用于晶片級封裝的由墊限定的接觸的制作方法
【專利摘要】本發(fā)明提供了一種器件和制造工藝，其采用晶片級封裝工藝來制造包括由墊限定的接觸的半導(dǎo)體器件。在各實施方式中，采用本發(fā)明工藝的晶片級封裝器件包括：基板；鈍化層；頂部金屬觸墊；薄膜，其中形成有導(dǎo)通孔；再分布層結(jié)構(gòu)，其構(gòu)造成與頂部金屬觸墊接觸；以及位于薄膜和再分布層結(jié)構(gòu)上的電介質(zhì)層。在各實施方式中，采用本發(fā)明工藝的用于制造晶片級封裝器件的方法包括：處理基板；形成鈍化層；沉積頂部金屬觸墊；形成薄膜，其中形成有導(dǎo)通孔；在形成于薄膜中的導(dǎo)通孔中形成再分布層結(jié)構(gòu)；以及在薄膜和再分布層結(jié)構(gòu)上形成電介質(zhì)層。
【專利說明】用于晶片級封裝的由墊限定的接觸
【背景技術(shù)】
[0001]封裝技術(shù)已經(jīng)發(fā)展到開發(fā)更小、更便宜、更可靠和更環(huán)保的封裝。例如，芯片級封裝技術(shù)已經(jīng)開發(fā)成采用表面積不大于集成電路芯片的面積的1.2倍的可直接表面安裝的封裝。晶片級封裝(WLP)是芯片級封裝技術(shù)，其涵蓋了集成電路芯片在分割之前封裝在晶片級的多種工藝。晶片級封裝將晶片制造方法擴(kuò)展至包括器件互連和器件保護(hù)方法。因此，晶片級封裝通過允許在晶片級對晶片制造、封裝、測試和燒焊處理一體化而簡化了制造方法。
[0002]半導(dǎo)體器件的制造中使用的傳統(tǒng)制造方法采用顯微光刻法將集成電路圖案化到由諸如硅、砷化鎵等半導(dǎo)體形成的圓形晶片中。通常，圖案化的晶片被分割成單個集成電路芯片或裸片，以將集成電路彼此分開。單個集成電路芯片使用多種封裝技術(shù)被組裝或封裝，以形成可以安裝到印刷電路板上的半導(dǎo)體器件。

【發(fā)明內(nèi)容】

[0003]本發(fā)明描述了采用晶片級封裝工藝的器件和制造工藝，該晶片級封裝工藝包括由墊限定的接觸，其中頂部金屬觸墊的表面與對應(yīng)的再分布層完全接觸。該晶片級封裝器件為包含在器件封裝中的嵌入式集成電路芯片(裸片)提供與其它器件提供的機(jī)械保護(hù)類似的機(jī)械保護(hù)，同時保持晶片級封裝中固有的優(yōu)點(例如，更低的成本、更小的封裝尺寸、高引腳數(shù)，等等)。在各實施方式中，采用本發(fā)明工藝的晶片級封裝器件包括:基板；鈍化層；頂部金屬觸墊；薄膜，其中形成有導(dǎo)通孔；再分布層結(jié)構(gòu)，其構(gòu)造成與頂部金屬觸墊接觸；以及位于薄膜和再分布層結(jié)構(gòu)上的電介質(zhì)層。在各實施方式中，采用本發(fā)明工藝的用于制造晶片級封裝器件的方法包括:處理基板；形成鈍化層；沉積頂部金屬觸墊；形成薄膜，其中形成有導(dǎo)通孔；在形成于薄膜中的導(dǎo)通孔中形成再分布層結(jié)構(gòu)；以及在薄膜和再分布層結(jié)構(gòu)上形成電介質(zhì)層。
[0004]該
【發(fā)明內(nèi)容】
被提供來介紹下文在【具體實施方式】中進(jìn)一步描述的簡化形式的概念的選擇。該
【發(fā)明內(nèi)容】
并不用來標(biāo)識所要求保護(hù)的主題的關(guān)鍵特征或必要特征，也不用來幫助確定所要求保護(hù)的主題的范圍。
【專利附圖】

【附圖說明】
[0005]將參照附圖進(jìn)行詳細(xì)描述。說明書和附圖的不同實例中可以使用相同的附圖標(biāo)記表示相似或相同的項目。
[0006]圖1是示意性局部剖面?zhèn)纫晥D，示出了根據(jù)本發(fā)明的示例性實施方式的晶片級封裝器件，其中，該晶片級封裝器件包括:由墊限定的接觸區(qū)、頂部金屬觸墊、再分布層結(jié)構(gòu)、鈍化層、薄膜以及基板。
[0007]圖2是示出在用于制造諸如圖1所示器件的晶片級封裝器件的示例性實施方式中的方法的流程圖。
[0008]圖3A至3F是示意性局部剖面?zhèn)纫晥D，示出了根據(jù)圖2所示方法制造諸如圖1所示器件的晶片級封裝器件?！揪唧w實施方式】
[0009]概述
[0010]晶片級封裝是芯片級封裝技術(shù)，其涵蓋了集成電路芯片在分割之前在晶片級進(jìn)行封裝的多種工藝。晶片級封裝將晶片制造方法擴(kuò)展至包括器件互連和器件保護(hù)方法。因此，晶片級封裝通過允許在晶片級對晶片制造、封裝、測試和燒焊處理一體化而簡化了制造方法。與一些封裝工藝相比，晶片級封裝一般實現(xiàn)起來成本較低，這是由于該封裝發(fā)生在晶片級，而其它類型的封裝在條級(strip level)執(zhí)行。
[0011]然而，晶片級封裝器件包括諸如再分布層布線和觸墊電阻、電遷移和性能問題、工藝裕度和裸片尺寸等挑戰(zhàn)。觸墊電阻問題包括由于殘留在觸墊上的薄膜、工藝變化導(dǎo)致的接觸電阻的變化，以及關(guān)鍵尺寸不線性地按比例縮放(即不同的特征尺寸具有不同的處理偏差)。當(dāng)觸墊不完全接觸再分布層時(例如，當(dāng)觸墊的一部分抵接鈍化層或電介質(zhì)層時)，接觸電阻增加，這是不希望的。此外，利用由導(dǎo)通孔限定的接觸(例如，其中再分布層和觸墊之間的接觸區(qū)域由電介質(zhì)層中的導(dǎo)通孔的尺寸來確定)，伴隨不期望的工藝變化會出現(xiàn)更小的接觸區(qū)域，諸如變化的接觸區(qū)域(例如，小于或大于期望的導(dǎo)通孔尺寸，導(dǎo)通孔中具有殘留材料區(qū)域，等)。
[0012]因此，本發(fā)明描述了晶片級封裝器件和工藝，包括用于使觸墊的電阻最小化的由墊限定的接觸(例如，頂部金屬觸墊的遠(yuǎn)離半導(dǎo)體基板的表面完全抵接對應(yīng)的再分布層)。因此，如果薄膜工藝裕度更大(例如，薄膜形成處理較少依賴于薄膜工藝變化)，則可提供對于給定的頂部金屬觸墊尺寸來說接觸電阻減小了的半導(dǎo)體器件，這種半導(dǎo)體器件更好地節(jié)省空間(例如，對于給定的接觸區(qū)域來說頂部金屬觸墊較小)，并且允許頂部金屬觸墊和再分布層結(jié)構(gòu)之間的接觸區(qū)域縮小到30μπι以下。在各實施方式中，采用根據(jù)本發(fā)明的示例性技術(shù)的晶片級封裝器件包括:基板；頂部金屬觸墊；鈍化層；薄膜；再分布層結(jié)構(gòu)，其形成在所述薄膜中并由所述薄膜限定；以及電介質(zhì)層，其設(shè)置在所述薄膜和所述再分布層結(jié)構(gòu)上。在實施方式中，采用本發(fā)明工藝的用于制造具有由墊限定的接觸的晶片級封裝器件的方法包括:處理基板；形成鈍化層；沉積頂部金屬觸墊；形成薄膜，其中形成有導(dǎo)通孔；形成再分布層結(jié)構(gòu)；以及在薄膜和再分布層結(jié)構(gòu)上形成電介質(zhì)層。由墊限定的接觸降低了接觸電阻。
[0013]示例性實施方式
[0014]圖1示出根據(jù)本發(fā)明的示例性實施方式的晶片級封裝器件100。如圖所示，晶片級封裝器件100包括半導(dǎo)體基板102。在各實施方式中，晶片級封裝器件100包括其中有時形成有一個或多個集成電路的半導(dǎo)體基板102。半導(dǎo)體基板102可包括諸如硅晶片(例如，P-型晶片、η-型晶片，等等)、鍺晶片等半導(dǎo)體晶片基板的其中形成有的一個或多個集成電路的一部分。該集成電路可在半導(dǎo)體晶片基板的表面附近通過適當(dāng)?shù)那暗拦ば?FEOL)制造工藝來形成。在各實施方式中，集成電路可以包括數(shù)字集成電路，模擬集成電路，混合信號集成電路，其組合等等。該集成電路可通過適當(dāng)?shù)那暗拦ば?FEOL)制造工藝來形成。在一個實施例中，半導(dǎo)體基板102包括其中形成有集成電路的硅半導(dǎo)體晶片，其中該硅半導(dǎo)體晶片包括背面涂層。
[0015]如圖1所示，晶片級封裝器件100包括鈍化層104。鈍化層104可以設(shè)置在觸墊(例如，頂部金屬觸墊106)的周圍，以起到使集成電路和觸墊電絕緣的作用。在各實施方式中，鈍化層104可包括苯并環(huán)丁烯(BCB)聚合物材料、聚酰亞胺(PI)材料、聚苯并惡唑(PBO)材料、氧化物材料(例如，二氧化硅(Si02))、和/或它們的組合物等。
[0016]晶片級封裝器件100包括設(shè)置在半導(dǎo)體基板102上的頂部金屬觸墊106(例如，觸墊)。在各實施方式中，頂部金屬觸墊106可以包括設(shè)置在半導(dǎo)體基板102的表面上的為觸墊的一個或多個面陣形式的觸墊。另外，頂部金屬觸墊106可以包括半導(dǎo)體基板102的構(gòu)造成用作電氣部件之間的電觸頭的指定表面區(qū)。頂部金屬觸墊106的數(shù)量和構(gòu)造可以根據(jù)集成電路的復(fù)雜性和構(gòu)造、半導(dǎo)體基板102的尺寸和形狀等等而變化。頂部金屬觸墊106提供電觸頭，通過該電觸頭，半導(dǎo)體基板102中的集成電路經(jīng)由再分布層結(jié)構(gòu)110和其它電氣互連件互連到諸如其它半導(dǎo)體器件、印刷電路板等外部部件。在各實施方式中，頂部金屬觸墊106可以包括鋁、銅、金，等等。
[0017]如圖1所示，晶片級封裝器件100包括形成在鈍化層104上的薄膜108。在各實施方式中，薄膜108可包括構(gòu)造成充當(dāng)電絕緣體的材料層。各種材料(例如，苯并環(huán)丁烯(BCB)聚合物材料、聚酰亞胺(PI)材料、聚苯并惡唑(PBO)材料、氧化物材料(例如，二氧化硅(Si02))、和/或它們的組合物)可以用作薄膜108。在【具體實施方式】中，薄膜108可包括聚苯并惡唑(PBO)材料。
[0018]如圖1所示，薄膜108和鈍化層104包括形成于其中的導(dǎo)通孔或開口。形成于薄膜108和鈍化層104中的導(dǎo)通孔或開口的功能是用作晶片級封裝器件100的多個層(例如，頂部金屬觸墊106和再分布層結(jié)構(gòu)110)之間的豎直連接通路。接觸電阻取決于至少兩種薄膜(例如ΡΒ0)的工藝變化。第一是當(dāng)導(dǎo)通孔比目標(biāo)(例如，頂部金屬觸墊106)小時。第二是當(dāng)薄膜的側(cè)壁處存在更大占地區(qū)域時。在這兩種情況下，接觸電阻較高。
[0019]晶片級封裝器件100還包括形成在頂部金屬觸墊106以及鈍化層104的一部分上并與薄膜108相鄰設(shè)置的再分布層結(jié)構(gòu)110。在各實施方式中，再分布層結(jié)構(gòu)110包括再分布層，其用作使晶片級封裝器件100中的電互連件重新分布的重新布線和互連系統(tǒng)。再分布層將導(dǎo)電墊(例如，頂部金屬觸墊106)與另一部件(例如，焊接凸點，未示出)電互連。此夕卜，再分布層結(jié)構(gòu)110還可包括其它相關(guān)的互連部件，諸如凸點下金屬化物(UBM)、觸墊等。
[0020]在各實施方式中，再分布層結(jié)構(gòu)110可以包括圖案化的金屬薄膜線(如鋁、銅等)。在一個【具體實施方式】中，再分布層結(jié)構(gòu)110包括已經(jīng)沉積在頂部金屬觸墊106和鈍化層104的一部分上的圖案化薄膜銅線。在該實施方式中，再分布層結(jié)構(gòu)110和頂部金屬觸墊106之間的接觸是“由墊限定的接觸”，其中，薄膜108中的導(dǎo)通孔或開口比鈍化層104中的導(dǎo)通孔或開口大，并且頂部金屬觸墊的遠(yuǎn)離半導(dǎo)體基板102的表面與再分布層結(jié)構(gòu)110抵接和充分接觸。該實施方式的優(yōu)點包括最小的接觸電阻、較好的晶片級封裝工藝裕度和較小的所需裸片面積。再分布層結(jié)構(gòu)110除了連接到例如結(jié)合墊、觸墊、柱子或金屬線路之外與半導(dǎo)體基板102和其它部件電絕緣。在各實施方式中，再分布層結(jié)構(gòu)110構(gòu)造成使得再分布層結(jié)構(gòu)110和頂部金屬觸墊106之間的接觸面積與鈍化層104中的導(dǎo)通孔的尺寸相同。在【具體實施方式】中，頂部金屬觸墊106具有大約30 μ m的尺寸，鈍化層104具有大約30 μ m的導(dǎo)通孔尺寸，薄膜108具有大約48 μ m的開口，并且再分布層具有大約48 μ m的尺寸。由導(dǎo)通孔限定的接觸包括如下接觸，其中頂部金屬觸墊106遠(yuǎn)離半導(dǎo)體基板102的表面的一部分與再分布層結(jié)構(gòu)110接觸并且一部分與薄膜108接觸。當(dāng)使用由導(dǎo)通孔限定的接觸時，由于工藝變化而無法實現(xiàn)頂部金屬觸墊106和再分布層結(jié)構(gòu)110之間的接觸面積與鈍化層104中導(dǎo)通孔的尺寸相同。
[0021]如圖1所示，晶片級封裝器件100包括:形成在再分布層結(jié)構(gòu)110和薄膜108上的電介質(zhì)層112，其起到保護(hù)再分布層結(jié)構(gòu)110的作用。在一些實施方式中，電介質(zhì)層112包括苯并環(huán)丁烯(BCB)聚合物材料、聚酰亞胺(PI)材料、聚苯并惡唑(PBO)材料、氧化物材料(例如，二氧化硅(Si02))、和/或它們的組合物等。在一些實施方式中，電介質(zhì)層112可以作為不同的層被形成或使用適當(dāng)沉積方法在不同步驟中被形成。
[0022]在形成電介質(zhì)層112之后，另外的層(例如，電互連件，封裝層，電介質(zhì)層和/或鈍化層，和/或構(gòu)造成充當(dāng)結(jié)構(gòu)支撐的層)可被添加到晶片級封裝器件100上電介質(zhì)層112外面。另外，晶片級封裝器件100可以在另外的層形成之后被單體化為單個半導(dǎo)體器件，并結(jié)合到印刷電路板(未示出)上，由此形成電子裝置。印刷電路板可以包括電路板，用于機(jī)械支撐電子部件和用于利用由層壓到非導(dǎo)電基板上的銅片進(jìn)行蝕刻而形成的導(dǎo)電通路、軌道或信號跡線電連接電子部件(例如，單個半導(dǎo)體器件)。
[0023]示例性制造方法
[0024]圖2示出示例性方法200，其采用晶片級封裝工藝來制造包括由墊限定的接觸的諸如圖1所示晶片級封裝器件100的半導(dǎo)體器件。圖3A到3F示出了用于制造半導(dǎo)體器件(例如，圖1所示的晶片級封裝器件100)的示例性由墊限定的接觸的部分300。
[0025]因此，處理基板(方塊202)。圖3A示出了半導(dǎo)體基板302的一部分，當(dāng)該部分利用適當(dāng)?shù)腇EOL制造工藝被處理時,該部分包括光可限定(photodefinable)的電介質(zhì)膜和/或集成電路基板，該集成電路基板包括形成于其中的一個或多個集成電路。經(jīng)處理的半導(dǎo)體基板302和/或集成電路可以按各種方式被構(gòu)造。例如，處理集成電路可包括處理數(shù)字集成電路、模擬集成電路、混合信號集成電路等。經(jīng)處理的集成電路被連接到提供電觸頭的一個或多個導(dǎo)電層(例如，凸點界面，再分布層，等)，集成電路通過電觸頭互連到與半導(dǎo)體基板302 (例如，觸墊)相關(guān)聯(lián)的其它部件上。
[0026]將頂部金屬觸墊沉積在半導(dǎo)體基板上(方塊204)。如圖3B所示，頂部金屬觸墊306形成在半導(dǎo)體基板302上并且構(gòu)造為用作半導(dǎo)體基板302(例如，形成在半導(dǎo)體基板302中的集成電路)和再分布層結(jié)構(gòu)310之間的電互連件。此外，沉積頂部金屬觸墊306可以包括在形成鈍化層304之前將頂部金屬觸墊306沉積在半導(dǎo)體基板302上。在實施方式中，形成頂部金屬觸墊306包括在形成鈍化層304之前將頂部金屬觸墊306沉積在半導(dǎo)體基板302上以及蝕刻鈍化層304以露出頂部金屬觸墊306。
[0027]將鈍化層形成在半導(dǎo)體基板上(方塊206)。圖3C示出將鈍化層304沉積在半導(dǎo)體基板302上。形成鈍化層304可以包括利用一個或多個適當(dāng)?shù)某练e工藝，如物理氣相沉積、化學(xué)氣相沉積、分子束外延，等等。在一些實施方式中，形成鈍化層304還可以包括至少部分地露出半導(dǎo)體基板302和/或觸墊(例如，頂部金屬觸墊306)的蝕刻步驟。在實施方式中，形成鈍化層304包括在頂部金屬觸墊306被沉積在半導(dǎo)體基板302上之后形成和/或蝕刻鈍化層304。形成鈍化層304可以包括在將頂部金屬觸墊306沉積在半導(dǎo)體基板302上之后形成鈍化層304。
[0028]將薄膜形成在鈍化層和頂部金屬觸墊上(方塊208)。如圖3D所示，薄膜308形成在鈍化層304的一部分上，使鈍化層304的最靠近頂部金屬層306的部分露出(例如，薄膜308中的開口比鈍化層304中的開口大并且比頂部金屬觸墊306大)。在各實施方式中，形成薄膜308包括利用一個或多個適當(dāng)?shù)某练e工藝，例如，物理氣相沉積、化學(xué)氣相沉積、分子束外延，等等。在各實施方式中，薄膜308可包括適當(dāng)?shù)碾娊橘|(zhì)材料，如苯并環(huán)丁烯聚合物(BCB)、聚酰亞胺(PI)，聚苯并惡唑(PBO)、二氧化硅(Si02)、其它的聚合物，等等。
[0029]在實施方式中，形成薄膜包括通過旋涂一層PBO到鈍化層304和頂部金屬觸墊306上而形成薄膜308。旋涂包括將抗蝕劑材料的粘性液體溶液分配到晶片中，并且晶片迅速旋轉(zhuǎn)而產(chǎn)生抗蝕劑材料的厚度均勻的層。旋涂方法產(chǎn)生抗蝕劑材料的均勻的薄層，通常具有大約5至10納米的均勻度。如上所述，可以利用形成薄膜308的其它方法。在一個實施方式中，薄膜308形成在鈍化層304的一部分上，在該部分處薄膜308隨后被蝕刻并且在其中形成導(dǎo)通孔或開口。在該實施方式中，導(dǎo)通孔或開口可以構(gòu)造成使得再分布層結(jié)構(gòu)310可以形成在導(dǎo)通孔或開口中。導(dǎo)通孔可以包括位于層(例如，鈍化層304、薄膜308 )中的允許不同層之間導(dǎo)電連接的小開口，并且可以使用光刻工藝(例如，應(yīng)用光致抗蝕劑、蝕刻所述光致抗蝕劑、并除去所述光致抗蝕劑)來形成該開口。
[0030]然后將再分布層結(jié)構(gòu)沉積在鈍化層、頂部金屬觸墊上和薄膜的導(dǎo)通孔或開口中(方塊210)。如圖3E所示，再分布層結(jié)構(gòu)310被沉積在薄膜的圖案化區(qū)域(例如，導(dǎo)通孔)中。形成再分布層結(jié)構(gòu)310可以包括形成再分布層以及形成相應(yīng)的結(jié)合墊、凸點下金屬化層(11110、娃通孔(13\0或貫通芯片通孔(1:111'01^11-(3111卩via)、接線和/或金屬層、和其它電互連件。在各實施方式中，形成再分布層結(jié)構(gòu)310包括形成包括UBM和結(jié)合墊的再分布層。此外，形成再分布層結(jié)構(gòu)310可以包括形成可被施加在鈍化層304的一部分和頂部金屬觸墊306上的諸如多晶硅的導(dǎo)電材料，或諸如鋁或銅的金屬。
[0031]在一個【具體實施方式】中，形成再分布層結(jié)構(gòu)310包括沉積銅作為再分布層結(jié)構(gòu)310中的金屬線。在該實施方式中，沉積銅的再分布層結(jié)構(gòu)310可以包括使用電鍍方法。銅可以利用外部電極和施加 的電流而被電解鍍。電鍍銅可以包括將晶片級封裝器件100安裝在陰極上和將晶片級封裝器件100浸到包含銅離子的電鍍液中。惰性陽極(例如，鉬陽極)也被浸入銅離子溶液中。電壓施加在兩個電極之間并且電流驅(qū)動銅離子朝向晶片級封裝器件100，從而在頂部金屬觸墊306上形成金屬銅(例如，再分布層結(jié)構(gòu)310的金屬線)。在其它實施方式中，沉積銅的再分布層結(jié)構(gòu)310可以包括化學(xué)鍍(即，沒有施加磁場的沉積)、物理氣相沉積(例如，濺射，蒸發(fā)等)，和/或化學(xué)氣相沉積方法。在另一個具體的實施方式中，沉積再分布層結(jié)構(gòu)310包括將銅層濺射到鈍化層304的一部分、頂部金屬觸墊306上，并濺射到薄膜308中形成的導(dǎo)通孔中。濺射包括從目標(biāo)(即，被沉積的材料源)噴射材料到表面(例如，薄膜308、鈍化層304、和/或頂部金屬觸墊306)上。諸如銅、銀、鎢、鋁、及其合金的其它材料也可以適合用在沉積再分布層結(jié)構(gòu)310中?？梢杂糜诔练e再分布層結(jié)構(gòu)310的其它方法可以包括研磨、化學(xué)機(jī)械平坦化、和/或其它拋光工藝。
[0032]接著，將電介質(zhì)層形成在薄膜和再分布層結(jié)構(gòu)上(方塊212)。如圖3F所示，電介質(zhì)層312被形成在薄膜308和再分布層結(jié)構(gòu)310上。在各實施方式中，電介質(zhì)層312用作電絕緣體以及支撐結(jié)構(gòu)。合適的電介質(zhì)材料可包括苯并環(huán)丁烯聚合物(BCB)、聚酰亞胺(PI)、聚苯并惡唑(ΡΒ0)、二氧化娃(Si02)、氮化物(Si3N4)材料,等等。在實施方式中，形成電介質(zhì)層312包括在再分布層結(jié)構(gòu)310和薄膜308上形成一層聚合物，其中電介質(zhì)層312起到電絕緣和對晶片級封裝器件100的后續(xù)層進(jìn)行結(jié)構(gòu)支撐的作用。[0033]一旦形成電介質(zhì)層312，可以采用另外的方法來添加后續(xù)層和將晶片級封裝器件100的各個集成電路芯片分割成單個半導(dǎo)體封裝。
[0034]結(jié)論
[0035]雖然以專用于結(jié)構(gòu)特征和/或處理操作的語言描述了本發(fā)明主題，但是應(yīng)當(dāng)理解，在所附權(quán)利要求中限定的主題并非必須限于上述具體特征或行為。相反，上述具體特征和行為是作為實施權(quán)利要求的示例性形式公開的。
【權(quán)利要求】
1.一種晶片級封裝器件，包括: 半導(dǎo)體基板； 鈍化層，其設(shè)置在所述半導(dǎo)體基板上； 頂部金屬觸墊，其設(shè)置在所述半導(dǎo)體基板上； 薄膜，其設(shè)置在所述鈍化層上； 再分布層結(jié)構(gòu)，其設(shè)置在所述頂部金屬觸墊以及所述鈍化層的至少一部分上，所述再分布層結(jié)構(gòu)至少部分地設(shè)置在形成于所述薄膜中的導(dǎo)通孔中；和電介質(zhì)層，其形成在所述薄膜和所述再分布層結(jié)構(gòu)上。
2.根據(jù)權(quán)利要求1所述的晶片級封裝器件，其中，所述半導(dǎo)體基板包括經(jīng)處理的硅晶片。
3.根據(jù)權(quán)利要求1所述的晶片級封裝器件，其中，所述頂部金屬觸墊包括銅觸墊。
4.根據(jù)權(quán)利要求1所述的晶片級封裝器件，其中，所述頂部金屬觸墊包括如下頂部金屬觸墊，即，所述頂部金屬觸墊的一整個表面與所述再分布層結(jié)構(gòu)相接觸。
5.根據(jù)權(quán)利要求1所述的晶片級封裝器件，其中，所述薄膜包括聚苯并惡唑(PBO)膜。
6.根據(jù)權(quán)利要求1所 述的晶片級封裝器件，其中，所述再分布層結(jié)構(gòu)包括與所述鈍化層的一部分相接觸的再分布層。
7.根據(jù)權(quán)利要求1所述的晶片級封裝器件，其中，所述再分布層結(jié)構(gòu)包括凸塊下金屬化物。
8.一種電子裝置，包括: 印刷電路板；和 晶片級封裝器件，其結(jié)合到所述印刷電路板，所述晶片級封裝器件包括: 半導(dǎo)體基板； 鈍化層，其設(shè)置在所述半導(dǎo)體基板上； 頂部金屬觸墊，其設(shè)置在所述半導(dǎo)體基板上； 薄膜，其設(shè)置在所述鈍化層上； 再分布層結(jié)構(gòu)，其設(shè)置在所述頂部金屬觸墊以及所述鈍化層的至少一部分上，并且至少部分地設(shè)置在形成于所述薄膜中的導(dǎo)通孔中；和 電介質(zhì)層，其形成在所述薄膜和所述再分布層結(jié)構(gòu)上。
9.根據(jù)權(quán)利要求8所述的電子裝置，其中，所述半導(dǎo)體基板包括經(jīng)處理的硅晶片。
10.根據(jù)權(quán)利要求8所述的電子裝置，其中，所述頂部金屬觸墊包括銅觸墊。
11.根據(jù)權(quán)利要求8所述的電子裝置，其中，所述頂部金屬觸墊包括如下頂部金屬觸墊，即，所述頂部金屬觸墊的一整個表面與所述再分布層結(jié)構(gòu)相接觸。
12.根據(jù)權(quán)利要求8所述的電子裝置，其中，所述薄膜包括聚苯并惡唑(PBO)膜。
13.根據(jù)權(quán)利要求8所述的電子裝置，其中，所述再分布層結(jié)構(gòu)包括與所述鈍化層的一部分相接觸的再分布層。
14.根據(jù)權(quán)利要求8所述的電子裝置，其中，所述再分布層結(jié)構(gòu)包括凸塊下金屬化物。
15.—種方法,包括: 在鈍化層的一部分上形成薄膜，其中所述鈍化層和頂部金屬觸墊已形成在半導(dǎo)體基板上；在所述頂部金屬層以及所述鈍化層的至少一部分上形成由墊限定的再分布層結(jié)構(gòu)，所述由墊限定的再分布層結(jié)構(gòu)至少部分地形成在所述薄膜中的導(dǎo)通孔中；和在所述薄膜和所述由墊限定的再分布層結(jié)構(gòu)上形成電介質(zhì)層。
16.根據(jù)權(quán)利要求15所述的方法，其中，所述半導(dǎo)體基板包括硅晶片。
17.根據(jù)權(quán)利要求15所述的方法，其中，所述頂部金屬觸墊包括銅觸墊。
18.根據(jù)權(quán)利要求15所述的方法，其中，所述頂部金屬觸墊包括如下觸墊，即，所述觸墊的一整個表面與所述再分布層結(jié)構(gòu)相接觸。
19.根據(jù)權(quán)利要求15所述的方法，其中，形成薄膜包括形成聚苯并惡唑(PBO)膜。
20.根據(jù)權(quán)利要求15所述的方法，其中，形成由墊限定的再分布層結(jié)構(gòu)包括形成與所述鈍化層的一部分相接觸的再分布層。
【文檔編號】H01L21/60GK104037145SQ201410082088
【公開日】2014年9月10日 申請日期:2014年3月7日 優(yōu)先權(quán)日:2013年3月7日
【發(fā)明者】T·周, R·阿格拉瓦爾, A·喬杜里 申請人:馬克西姆綜合產(chǎn)品公司