半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體器件及其制造方法，該半導(dǎo)體器件具有功率MOSFET，該功率MOSFET同時實現(xiàn)低導(dǎo)通電阻和高擊穿電壓。先在n型襯底SUB上形成低濃度的p型外延層EP，在有源部中由多個溝道TR來界定多個有源區(qū)域AC，所述溝道TR形成于外延層EP并按第1方向延伸，且在與第1方向正交的第2方向上具有第1間隔。即形成如下的超結(jié)結(jié)構(gòu)：在相鄰的溝道TR之間的外延層EP形成具有漏極偏移層作用的n型擴散區(qū)域NR，在溝道TR的側(cè)壁和n型擴散區(qū)域NR之間的外延層EP形成與溝道區(qū)域（p型擴散區(qū)域PCH）連接的p型擴散區(qū)域PR。接下來從位于有源部的端部上的溝道TR的側(cè)壁朝向外周部的外延層EP形成具有規(guī)定寬度的n型擴散區(qū)域NRE，從而提高漏極耐壓。
【專利說明】半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明公開了一種半導(dǎo)體器件及其制造技術(shù)，特別是可適用于如具有超結(jié)結(jié)構(gòu)的功率 M0SFET(Power Metal Oxide Semiconductor Field Effect Transistor,金屬氧化物半導(dǎo)體場效應(yīng)晶體管)的半導(dǎo)體器件的技術(shù)。
【背景技術(shù)】
[0002]超結(jié)結(jié)構(gòu)通過將窄間距的pn結(jié)單元進行周期性排列，便可同時實現(xiàn)低導(dǎo)通電阻和高的結(jié)擊穿電壓。但是，由于Pn結(jié)單元的外周部分并非必然是周期性結(jié)構(gòu)(即不再是超結(jié)結(jié)構(gòu)，所以還必須考慮如何才能在Pn結(jié)單元的外周部分不采用超結(jié)結(jié)構(gòu)而得到高的擊穿電壓。
[0003]例如，在美國專利第2009085147號專利申請書(專利文獻I)及美國專利第2005181564號專利申請書(專利文獻2)中，公開了如下的技術(shù)，即通過與導(dǎo)通層為相同導(dǎo)電類型來形成外周部分，并通過降低外周部分的單位單元內(nèi)的雜質(zhì)濃度，便可容易獲得高的擊穿電壓的技術(shù)。
[0004]另外，在美國專利第2006231915號專利申請書(專利文獻3)中公開了用寬且厚的絕緣膜覆蓋外周部分以獲得高擊穿電壓的技術(shù)。
[0005]另外，在美國專利第2005181577號專利申請書(專利文獻4)中公開了不在外周部分的槽側(cè)面導(dǎo)入雜質(zhì)以獲得高的周圍擊穿電壓的技術(shù)。
[0006]專利文獻I美國專利第2009085147號專利申請書
[0007]專利文獻2美國專利第2005181564號專利申請書
[0008]專利文獻3美國專利第2006231915號專利申請書
[0009]專利文獻4美國專利第2005181577號專利申請書

【發(fā)明內(nèi)容】

[0010]如上述專利文獻I?專利文獻4中所公開的技術(shù)中，公開了為了使超結(jié)結(jié)構(gòu)獲得穩(wěn)定的擊穿電壓而對pn結(jié)單元的外周部分的結(jié)構(gòu)提供了各種方案。但是，所提出的各種方案中，都難以同時實現(xiàn)低導(dǎo)通電阻和高擊穿電壓的目的。而且，還存在增加了制造工序數(shù)等亟待解決的技術(shù)問題。
[0011]本發(fā)明的所述內(nèi)容及所述內(nèi)容以外的目的和新特征在本說明書的描述及附圖說
明中寫明。
[0012]根據(jù)一實施方式，在η型襯底上形成低濃度的P型外延層，在有源部中，由形成于外延層且按第I方向延伸的多個槽來界定多個有源區(qū)域。在相鄰的槽之間的外延層形成具有功率MOSFET的漏極偏移層作用的η型擴散區(qū)域，并在槽的側(cè)壁和η型擴散區(qū)域之間的外延層形成和功率MOSFET的溝道區(qū)域連接的P型擴散區(qū)域。而且，在外延層從位于有源部端部的槽的側(cè)壁朝向外周部形成具有規(guī)定寬度的η型擴散區(qū)域。
[0013]根據(jù)一實施方式，可提供具有同時實現(xiàn)了低導(dǎo)通電阻和高的結(jié)擊穿電壓的功率MOSFET的半導(dǎo)體器件。另外，僅通過簡單的方法便可制造出所述半導(dǎo)體器件。
【專利附圖】

【附圖說明】
[0014]圖1所示的是形成第I實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片主要部分的平面圖。
[0015]圖2所示的是將形成第I實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部的一部分及外周部的一部分進行放大后的主要部分的平面圖(相當(dāng)于圖1所示的B區(qū)域的主要部分的平面圖)。
[0016]圖3所示的是形成第I實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部的一部分及外周部的一部分的主要部分剖面圖(相當(dāng)于沿著圖1中的A-A'線剖開的剖面的主要部分剖面圖)。
[0017]圖4所示的是第I實施方式中具有超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體器件制造工序中將半導(dǎo)體芯片的有源部的一部分及外周部的一部分進行放大的主要部分剖面圖(相當(dāng)于沿著圖1的A-A'線剖開的剖面的主要部分剖面圖)。
[0018]圖5所示的是接著圖4的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0019]圖6所示的是接著圖5的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0020]圖7所示的是接著圖6的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0021]圖8所示的是接著圖7的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0022]圖9所示的是接著圖8的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0023]圖10所示的是接著圖9的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0024]圖11所示的是接著圖10的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0025]圖12所示的是接著圖11的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0026]圖13所示的是接著圖12的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0027]圖14所示的是接著圖13的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0028]圖15所示的是接著圖14的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0029]圖16所示的是接著圖15的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0030]圖17所示的是接著圖16的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0031]圖18所示的是接著圖17的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0032]圖19所示的是接著圖18的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0033]圖20所示的是接著圖19的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0034]圖21所示的是接著圖20的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0035]圖22所示的是接著圖21的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0036]圖23所示的是接著圖22的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0037]圖24所示的是接著圖23的半導(dǎo)體器件制造工序中和圖4同樣位置的主要部分剖面圖。
[0038]圖25所示的是第I實施方式中功率MOSFET的雜質(zhì)濃度分布圖。
[0039]圖26所示的是第I實施方式中漏極電壓為OV時功率MOSFET的內(nèi)部電場強度和空乏層的分布圖。
[0040]圖27所示的是第I實施方式中漏極電壓為IOV時功率MOSFET的內(nèi)部電場強度和空乏層的分布圖。
[0041]圖28所示的是第I實施方式中漏極電壓為100V時功率MOSFET的內(nèi)部電場強度和空乏層的分布圖。
[0042]圖29所示的是第I實施方式的變形例中形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部及外周部一部分的主要部分剖面圖。
[0043]圖30所示的是第2實施方式中形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部及外周部一部分的主要部分剖面圖。
[0044]圖31所示的是將第2實施方式中具有超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體器件制造工序中的半導(dǎo)體芯片的有源部的一部分及外周部的一部分進行放大的主要部分剖面圖。
[0045]圖32所示的是接著圖31的半導(dǎo)體器件制造工序中和圖31同樣位置的主要部分剖面圖。
[0046]圖33所示的是接著圖32的半導(dǎo)體器件制造工序中和圖31同樣位置的主要部分剖面圖。
[0047]圖34所示的是接著圖33的半導(dǎo)體器件制造工序中和圖31同樣位置的主要部分剖面圖。
[0048]圖35所示的是接著圖34的半導(dǎo)體器件制造工序中和圖31同樣位置的主要部分剖面圖。
[0049]圖36所示的是第3實施方式中形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部及外周部一部分的主要部分剖面圖。
[0050]圖37所示的是第4實施方式中形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部及外周部一部分的主要部分剖面圖。
[0051]圖38所示的是第5實施方式中形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部一部分的透視圖。
[0052]圖39所示的是第6實施方式中形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部一部分的透視圖。
[0053]圖40所示的是第7實施方式中形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部一部分的透視圖。
[0054]圖41所示的是第8實施方式中形成第I例的超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部的一部分及外周部的一部分的主要部分剖面圖。
[0055]圖42所示的是第8實施方式中形成第2例的超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部及外周部一部分的主要部分剖面圖。
[0056](符號說明)
[0057]AC 有源區(qū)域
[0058]AL 鋁膜
[0059]CNT 接觸孔 [0060]EP 外延層
[0061]GE 柵極電極
[0062]GI柵極絕緣膜
[0063]GTR柵極用的溝道
[0064]IS絕緣膜
[0065]LIS層間絕緣膜
[0066]MD接觸布線
[0067]MG柵極布線
[0068]ML保護環(huán)布線
[0069]MS源極布線
[0070]NI, N2η 型區(qū)域
[0071]NR, NRE, NRGη 型擴散區(qū)域
[0072]NSη型擴散區(qū)域(源極區(qū)域)
[0073]NSGη型擴散區(qū)域
[0074]NSPη型擴散區(qū)域(源極區(qū)域)
[0075]OCa, OCb開口部
[0076]PI, Ρ2P 型區(qū)域
[0077]PCH, PCHPP型擴散區(qū)域(溝道區(qū)域)
[0078]PR, PRGρ型擴散區(qū)域
[0079]PS多結(jié)晶硅膜
[0080]SC半導(dǎo)體芯片
[0081]SO氧化膜
[0082]SUB襯底
[0083]TR, TRG溝道[0084]θ 1，θ 2，θ 3，θ 4 角度【具體實施方式】
[0085]在以下實施方式中，為了方便，在必要時將幾個部分或?qū)嵤┓绞椒指顏碚f明，除了需要特別說明的以外，這些都不是彼此獨立且無關(guān)系的，而是與其它一部分或者全部的變形例、詳細(xì)內(nèi)容及補充說明等相互關(guān)聯(lián)的。
[0086]另外，在以下實施方式中提及要素數(shù)等(包括個數(shù)、數(shù)值、量、范圍等)時，除了特別說明及原理上已經(jīng)明確限定了特定的數(shù)量等除外，所述的特定數(shù)并非指固定的數(shù)量，而是可大于等于該特定數(shù)或可小于等于該特定數(shù)。
[0087]而且，在以下實施方式中，除了特別說明及原理上已經(jīng)明確了是必要時除外，所述的構(gòu)成要素(包括要素步驟等)也并非是必須的要素。
[0088]在實施方式等的敘述上，對于材料及構(gòu)成等方面，除了寫明了僅限于所述材料外，“由A構(gòu)成” “具有Α” “包括A ”等的表述還指主要構(gòu)成要素除了 A以外還有其他要素。同樣地，在以下實施方式中提及的構(gòu)成要素等的形狀、位置關(guān)系等時，除了特別說明時及原理上已經(jīng)明確了并非如此時，實質(zhì)上包括與前述形狀等相近或者類似的。同理，前述的數(shù)值及范圍也同樣包括與其相近的。
[0089]以下根據(jù)附圖詳細(xì)說明本發(fā)明的實施方式。為了說明實施方式的所有圖中，為了使圖面簡單易懂，有時會給平面圖加上剖面線。而且，所有圖中原則上對具有同一功能的構(gòu)件采用同一符號，并省略掉重復(fù)的說明。另外，在除了需要特別說明的以外，對具有同一或同樣的部分原則上不進行重復(fù)說明。
[0090]本實施方式中所使用的功率MOSFET是一種被廣泛應(yīng)用于各種電源電路及用于汽車方面的大功率的功率器件，如為多個由η溝道型或P溝道型的MOSFET構(gòu)成的單位單元并聯(lián)而成的一個元件等。
[0091](第I實施方式)
[0092](半導(dǎo)體器件)
[0093]下面用圖1?圖3對第I實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的結(jié)構(gòu)進行說明。圖1所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的主要部分的平面圖。圖2所示的是將形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部的一部分及外周部的一部分進行放大后的主要部分的平面圖(相當(dāng)于圖1中的B區(qū)域的主要部分的平面圖)。圖3所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部及外周部一部分的主要部分剖面圖(相當(dāng)于圖1中的A-A'線剖開的剖面的主要部分剖面圖)。
[0094]半導(dǎo)體芯片SC的有源部中形成有功率M0SFET。所述功率MOSFET例如形成于ρ型外延層EP,所述P型外延層EP形成于由η型單結(jié)晶娃構(gòu)成的襯底SUB的主表面(表面)上。襯底SUB的電阻例如不超過5m Ω.cm,而外延層EP的電阻為I?50 Ω - cm,即襯底SUB的電阻相對較低(高濃度)，而外延層EP的電阻相對較高(低濃度)。外延層EP的厚度是根據(jù)功率MOSFET的耐壓來決定的，例如，耐壓為30V時厚度為3?4μ m、耐壓為100V時厚度為5?6 μ m。
[0095]在外延層EP沿著第I方向(圖1中的X方向)形成有離外延層EP的上表面具有第I深度的多個溝道TR，且由填埋于溝道TR內(nèi)部的絕緣膜IS來界定多個有源區(qū)域AC。多個溝道TR為具有一定的間隔和一定的寬度的條紋圖案。
[0096]在相鄰的溝道TR之間的外延層EP按第2方向(圖1中的y方向)形成有具有第I寬度的η型擴散區(qū)域NR，所述第2方向俯視時與第I方向正交，而且，在溝道TR的側(cè)壁和η型擴散區(qū)域NR之間的外延層EP形成有ρ型擴散區(qū)域PR。即，在相鄰的溝道TR之間的外延層EP中，從溝道TR的一側(cè)向溝道TR的另一側(cè)側(cè)壁(朝向第2方向)形成有:從溝道TR的一側(cè)側(cè)壁起具有第2寬度的ρ型擴散區(qū)域PR和具有第I寬度的η型擴散區(qū)域NR，以及從溝道TR的另一側(cè)壁起具有第3寬度的ρ型擴散區(qū)域PR。此時，優(yōu)選第2寬度和第3寬度為相同的情況。
[0097]η型擴散區(qū)域NR具有功率MOSFET的漏極偏移層的作用，且ρ型擴散區(qū)域PR與功率MOSFET的溝道區(qū)域(ρ型擴散區(qū)域PCH)連接。η型擴散區(qū)域NR的雜質(zhì)濃度例如為5E16cnT3左右，P型擴散區(qū)域PR的雜質(zhì)濃度例如為lE17cm —3左右。
[0098]另外，在半導(dǎo)體芯片SC的有源部的端部，從位于所述端部的溝道TR的側(cè)壁朝向半導(dǎo)體芯片SC的外周部(朝向第2方向)，在外延層EP形成有P型擴散區(qū)域PR及η型擴散區(qū)域 NRE。
[0099]而且，在外延層EP的上表面?zhèn)壬希┮晻r在相鄰的溝道TR之間的外延層EP的正中間(因缺乏加工精度等具體的妥當(dāng)措施，所以并非限定于正中間，而是還必須考慮到偏差范圍等)沿著第I方向形成有柵極電極GE。
[0100]在形成于外延層EP的、且離外延層EP的上表面具有第3深度的柵極用的溝道GTR內(nèi)隔著柵極絕緣膜GI形成有柵極電極GE。多個柵極電極GE為條紋圖案。柵極絕緣膜GI如由氧化硅膜構(gòu)成，柵極電極GE例如由多結(jié)晶硅膜構(gòu)成。
[0101]而且，在外延層EP的上表面?zhèn)刃纬捎须x外延層EP的上表面具有第4深度的η型擴散區(qū)域NS，以及以圍住所述η型擴散區(qū)域NS的方式形成的、離外延層EP的上表面具有第5深度的ρ型擴散區(qū)域PCH。η型擴散區(qū)域NS具有功率MOSFET的源極區(qū)域的作用，ρ型擴散區(qū)域PCH具有功率MOSFET的溝道區(qū)域的作用。其中，ρ型擴散區(qū)域PCH的第5深度比η型擴散區(qū)域NS的第4深度深，ρ型擴散區(qū)域PCH與上述ρ型擴散區(qū)域PR連接。
[0102]構(gòu)成源極區(qū)域的η型擴散區(qū)域NS及構(gòu)成溝道區(qū)域的ρ型擴散區(qū)域PCH位于形成有柵極電極GE的柵極用的溝道GTR的兩側(cè)。柵極用的溝道GTR在俯視時具有第4寬度，且所述第4寬度比η型擴散區(qū)域NR的第I寬度窄。而且，柵極用的溝道GTR的第3深度比ρ型擴散區(qū)域PCH的第5深度深，而且柵極用的溝道GTR的底部抵達η型擴散區(qū)域NR。
[0103]在半導(dǎo)體芯片SC的外周部形成有保護環(huán)。所述保護環(huán)形成于半導(dǎo)體芯片SC的整個周圍，且在對半導(dǎo)體晶片進行半導(dǎo)體芯片SC的劃片后，半導(dǎo)體芯片SC的上端部和有源部將被電隔離，從而具有保護功率MOSFET的作用。
[0104]在平面圖中，保護環(huán)由以圍住所述有源部的方式形成的溝道TRG、形成于所述溝道TRG兩側(cè)的外延層EP的ρ型擴散區(qū)域PRG、以及形成于ρ型擴散區(qū)域PRG外側(cè)的外延層EP的η型擴散區(qū)域NRG構(gòu)成。
[0105]形成于外周部上的溝道TRG以圍住有源部的方式整體相連成一個環(huán)狀。而且，沿著半導(dǎo)體芯片SC各邊形成的溝道TRG雖為直線，但在接近半導(dǎo)體芯片的角部的溝道TRG的部分在俯視時具有第I曲率半徑。
[0106]外周部的ρ型擴散區(qū)域PRG例如與有源部的P型擴散區(qū)域PR同時形成，外周部的η型擴散區(qū)域NRG例如與有源部的η型擴散區(qū)域NR，NRE同時形成。P型擴散區(qū)域PRG的雜質(zhì)濃度如為lE17cm —3左右、η型擴散區(qū)域NRG的雜質(zhì)濃度如為5E16cm —3左右。
[0107]而且，在外延層EP的上表面?zhèn)刃纬捎须x外延層EP的上表面具有第6深度的η型擴散區(qū)域NSG。外周部的η型擴散區(qū)域NSG例如與有源部的η型擴散區(qū)域NS同時形成。另外，η型擴散區(qū)域NSG與η型擴散區(qū)域NRG連接，并經(jīng)由η型擴散區(qū)域NRG與襯底SUB電連接。
[0108]從位于有源部的端部上的溝道TR的側(cè)壁朝向外周部形成的低電阻(高濃度)的η型擴散區(qū)域NRE和從位于外周部的溝道TRG的側(cè)壁朝向有源部形成的低電阻(高濃度)的η型擴散區(qū)域NRG之間為高電阻(低濃度)的外延層ΕΡ。
[0109]半導(dǎo)體芯片SC的有源部及外周部上以覆蓋功率MOSFET的方式形成有層間絕緣膜LIS0在所述層間絕緣膜LIS形成有開口部OCa，OCb及接觸孔CNT。在形成有有源部的開口部OCa下方的溝道TR內(nèi)的絕緣膜IS的一部分被蝕刻后，功率MOSFET的η型擴散區(qū)域NS及P型擴散區(qū)域PCH的一部分從溝道TR的側(cè)壁露出。另外，形成于外周部的開口部OCb下的溝道TRG內(nèi)的絕緣膜IS的一部分被蝕刻后，保護環(huán)的η型擴散區(qū)域NSG及ρ型擴散區(qū)域PRG的一部分從溝道TRG的側(cè)壁露出。另外，柵極電極GE的一部分也從接觸孔CNT中露出。
[0110]此時，填埋于溝道TR內(nèi)的絕緣膜IS的上表面位于比η型擴散區(qū)域NS(功率MOSFET的源極區(qū)域)的離外延層EP的上表面的第4深度更深的位置，且比ρ型擴散區(qū)域PCH (功率MOSFET的溝道區(qū)域)的離外延層EP的上表面的第5深度更淺的位置上。
[0111]在形成有開口部OCa，OCb及接觸孔CNT的狀態(tài)下，在層間絕緣膜LIS上相互隔開形成有:與有源部的η型擴散區(qū)域NS及ρ型擴散區(qū)域PCH連接的源極布線MS ;與柵極電極GE連接的柵極布線MG ;與外周部的η型擴散區(qū)域NSG及ρ型擴散區(qū)域PRG連接的保護環(huán)布線ML。而且，在襯底SUB的背面形成有接觸布線MD。
[0112]形成于有源部上的源極布線MS與從溝道TR的側(cè)壁露出的η型擴散區(qū)域NS及ρ型擴散區(qū)域PCH連接。
[0113]形成于外周部的保護環(huán)布線ML經(jīng)由η型擴散區(qū)域NSG，NRG與襯底SUB電連接。第I實施方式中，為了阻止漏電流或來自半導(dǎo)體芯片SC的端部的水分侵入而使半導(dǎo)體芯片SC的表面與保護環(huán)布線ML連接，但是也可不通過表面保護膜或在安裝有半導(dǎo)體芯片SC的狀態(tài)下形成也可。
[0114](半導(dǎo)體器件的制造方法)
[0115]下面通過圖4?圖24按工序順序?qū)Φ贗實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的制造方法進行說明。圖4?圖24所示的是具有超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體器件的制造工序中將半導(dǎo)體芯片的有源部的一部分及外周部的一部分進行放大的主要部分剖面圖(相當(dāng)于沿圖1中的A-A'線剖開的剖面的主要部分剖面圖)。
[0116]首先如圖4所示，準(zhǔn)備由參雜了高濃度η型雜質(zhì)的單結(jié)晶硅構(gòu)成的襯底SUB。此時的襯底SUB是一種被稱為半導(dǎo)體晶片的平面形狀略呈圓形的半導(dǎo)體薄板，其電阻如不超過
5m Ω.cm。
[0117]接下來，通過外延成長法在襯底SUB主面形成由參雜了低濃度P型雜質(zhì)的單結(jié)晶硅構(gòu)成的外延層EP。外延層EP的電阻如為I?50 Ω.cm。另外，外延層EP的厚度根據(jù)功率MOSFET的耐壓來決定，例如，耐壓為30V時厚度為3?4 μ m、耐壓為100V時厚度為5?6μ m。
[0118]接下來如圖5所示，如通過熱氧化處理，在外延層EP的上表面形成氧化膜S0。
[0119]接下來如圖6所示，將通過光刻技術(shù)成像的光致抗蝕劑膜作為掩膜，并在之后的工序中通過異向干蝕刻法除去在外延層EP形成槽的區(qū)域的氧化膜S0。
[0120]接下來如圖7所示，以氧化膜SO為掩膜，通過異向干蝕刻法除去外延層EP后，便可形成貫穿外延層EP且到達襯底SUB的溝道TR。有源區(qū)域AC由有源部上的溝道TR界定。溝道TR的寬度如為0.3?1.5 μ m。
[0121]同時還在形成有外周部保護環(huán)的區(qū)域中形成溝道TRG。如圖1所示，形成于外周部上的溝道TRG以圍住有源部的方式整體連成一個環(huán)狀。而且，雖然沿著半導(dǎo)體芯片各邊形成的溝道TRG為直線，但是俯視時在半導(dǎo)體芯片的角部附近的溝道TRG的部分具有第I曲
率半徑。
[0122]形成于有源部上的多個溝道TR中，相鄰的溝道TR的間隔全部相同。對此，形成于有源部的端部上的溝道TR和形成于外周部上的溝道TRG之間的間隔比形成于有源部上的相鄰的溝道TR的間隔大。
[0123]接下來如圖8所示，使η型雜質(zhì)(例如磷(P))相對于法線具有規(guī)定的角度Θ 1，并向溝道TR，TRG 一側(cè)的側(cè)壁注入離子。由此，便在溝道TR，TRG 一側(cè)的側(cè)壁側(cè)的外延層EP形成η型區(qū)域NI。規(guī)定的角度Θ I優(yōu)選設(shè)定為磷(P)離子無法抵達溝道TR，TRG的底部的角度。
[0124]接下來如圖9所示，使η型雜質(zhì)(例如磷(P))相對于法線具有規(guī)定的角度Θ 2，并向溝道TR，TRG的另一側(cè)側(cè)壁注入離子。由此，溝道TR，TRG的另一側(cè)的側(cè)壁側(cè)的外延層EP形成η型區(qū)域Ν2。規(guī)定的角度Θ2與上述角度Θ I相同，磷(P)離子設(shè)定為不達到溝道TR, TRG底部的角度。
[0125]接下來如圖10所示，通過進行熱處理，可使注入溝道TR，TRG兩側(cè)壁的磷(P)離子活性化及熱擴散。由此，有源部中，便可在相鄰的溝道TR之間的整個有源區(qū)域AC形成η型擴散區(qū)域NR，從位于有源部端部上的溝道TR的側(cè)壁朝向外周部形成η型擴散區(qū)域NRE。另夕卜，在外周部中，在溝道TRG的兩側(cè)壁側(cè)的外延層EP形成η型擴散區(qū)域NRG。熱處理溫度及時間，有源部中相鄰的溝道TR之間的整個有源區(qū)域AC設(shè)定為η型擴散區(qū)域NR，熱處理溫度例如為1000?1200。。。
[0126]在形成于有源部的端部的溝道TR的外周部側(cè)的外延層EP也形成有η型擴散區(qū)域NRE。但是，形成于有源部的端部上的溝道TR和形成于外周部上的溝道TRG之間的整個區(qū)域上不形成η型擴散區(qū)域NRE，NRG，形成于有源部的端部上的溝道TR和形成于外周部上的溝道TRG之間存在沒形成有η型擴散區(qū)域NRE，NRG的外延層ΕΡ。
[0127]接下來如圖11所示，使P型雜質(zhì)(如硼(B))相對于法線具有規(guī)定的角度Θ3，并向溝道TR，TRG的一側(cè)壁注入離子。由此，便可在溝道TR，TRG的一側(cè)壁側(cè)的外延層EP形成P型區(qū)域Ρ1。規(guī)定的角度Θ3與上述的角度Θ1，Θ2相同，而且，硼(B)離子優(yōu)選設(shè)定為不抵達溝道TR，TRG底部的角度。
[0128]接下來如圖12所示，使P型雜質(zhì)(如硼(B))相對于法線具有規(guī)定的角度Θ 4，并向溝道TR，TRG的另一側(cè)壁注入離子。由此，便可在溝道TR，TRG的另一側(cè)壁側(cè)的外延層EP形成P型區(qū)域Ρ2。其中，規(guī)定的角度Θ4與上述角度Θ1，Θ2, Θ 3相同，優(yōu)選設(shè)定為硼(B)離子不抵達溝道TR，TRG底部的角度。
[0129]接下來如圖13所示，如通過濕蝕刻法除去氧化膜SO后再進行熱處理，便可使注入溝道TR，TRG兩側(cè)壁的硼(B)離子激活。由此，便可在溝道TR的兩側(cè)壁側(cè)的外延層EP形成P型擴散區(qū)域PR。熱處理溫度及時間設(shè)定為不使有源部的相鄰溝道TR之間的整個有源區(qū)域AC都為ρ型擴散區(qū)域PR，熱處理溫度例如為800?900°C。因此，有源部的相鄰的溝道TR之間的有源區(qū)域AC中，從一個溝道TR的側(cè)壁向另一個溝道TR的側(cè)壁形成有ρ型擴散區(qū)域PR、η型擴散區(qū)域NR及ρ型擴散區(qū)域PR。
[0130]接下來如圖14所示,通過CVD (Chemical Vapor Deposition,化學(xué)氣相沉積法)法在外延層EP的上表面堆積絕緣膜IS (如氧化硅膜)。
[0131]此時，雖在溝道TR，TRG的內(nèi)部也填埋有絕緣膜IS，但也可在填埋于溝道TR，TRG內(nèi)部的絕緣膜IS形成“巢”(或稱為空孔)。此時，在圖3所示的最終結(jié)構(gòu)中也存在空孔。由于空孔的存在，所以只需填埋絕緣膜IS便可提高絕緣性。S卩，可提高功率MOSFET的耐壓。
[0132]接下來如圖15所示，通過光刻技術(shù)將圖形化后的光致抗蝕劑膜作為掩膜，并在之后的工序中，通過異向干蝕刻法除去形成柵極電極的區(qū)域中的絕緣膜is。
[0133]接下來如圖16所示，將絕緣膜IS作為掩膜，并通過異向干蝕刻法除去外延層EP，便可在形成于有源部的外延層EP的各有源區(qū)域AC中的η型擴散區(qū)域NR形成柵極用的溝道 GTR。
[0134]接下來如圖17所示，通過濕蝕刻法、干蝕刻法以及CMP (Chemical MechanicalPolishing,化學(xué)機械拋光)法等除去外延層EP的上表面的絕緣膜IS，并使外延層EP的上表面露出。此時，填埋在對有源區(qū)域AC進行界定的溝道TR，TRG內(nèi)部的絕緣膜IS不被除去。
[0135]接著在包括柵極用的溝道GTR的內(nèi)壁(側(cè)壁及底面)的外延層EP的上表面上形成由氧化膜構(gòu)成的功率MOSFET的柵極絕緣膜GI。
[0136]接下來如圖18所示，在外延層EP的上表面上堆積η型雜質(zhì)，(例如堆積參雜了磷(P)的多結(jié)晶硅膜PS)。此時，柵極用的溝道GTR內(nèi)部也填埋有多結(jié)晶硅膜PS。
[0137]接下來如圖19所示，通過對柵極用的溝道GTR的內(nèi)部以外的多結(jié)晶硅膜PS進行蝕刻，僅在柵極用的溝道GTR內(nèi)部殘留多結(jié)晶硅膜PS，便可形成功率MOSFET的柵極電極GE。
[0138]接下來如圖20所示，將通過光刻技術(shù)進行圖形化后的光致抗蝕劑膜作為掩膜，并將P型雜質(zhì)(如硼(B))離子注入有源部的外延層ΕΡ。接著，再通過熱處理，使所述P型雜質(zhì)擴散以形成P型擴散區(qū)域PCH。所述ρ型擴散區(qū)域PCH則成為功率MOSFET的溝道區(qū)域。并以使從P型擴散區(qū)域PCH的離外延層EP的上表面的深度比柵極用的溝道GTR的離外延層EP的上表面的深度淺的方式形成ρ型擴散區(qū)域PCH。
[0139]接下來，將通過光刻技術(shù)進行圖形化后的光致抗蝕劑膜作為掩膜，將η型雜質(zhì)(如砷(As))的離子注入有源部及外周部的外延層ΕΡ。接下來進行熱處理，使所述η型雜質(zhì)擴散并在有源部形成η型擴散區(qū)域NS，在外周部形成η型擴散區(qū)域NSG。形成于有源部上的η型擴散區(qū)域NS成為功率MOSFET的源極區(qū)域。并以η型擴散區(qū)域NS的離外延層EP的上表面的深度比P型擴散區(qū)域PCH的離外延層EP的上表面的深度淺的方式形成η型擴散區(qū)域NS。
[0140]接下來如圖21所示，在外延層EP的上表面上堆積層間絕緣膜LIS，如通過CVD法堆積氧化硅膜。
[0141]接下來如圖22所示，將通過光刻技術(shù)進行圖形化后的光致抗蝕劑膜作為掩膜，在位于溝道TR，TRG上方的層間絕緣膜LIS形成開口部OCa，OCb。而且，除去填埋開口部OCa下方的柵極絕緣膜GI及溝道TR中的絕緣膜IS的一部分，以使有源部的η型擴散區(qū)域NS(功率MOSFET的源極區(qū)域)及ρ型擴散區(qū)域PCH (功率MOSFET的溝道區(qū)域)從溝道TR的側(cè)壁露出。同時，除去填埋位于開口部OCb下方的柵極絕緣膜GI及溝道TRG中的絕緣膜IS的一部分，以使外周部的η型擴散區(qū)域NSG及ρ型擴散區(qū)域PRG從溝道TRG的側(cè)壁露出。
[0142]本實施方式中，填埋于溝道TR中的絕緣膜IS的上表面位于比η型擴散區(qū)域NS(功率MOSFET的源極區(qū)域)的離外延層EP的上表面的深度更深的位置上，但比ρ型擴散區(qū)域PCH (功率MOSFET的溝道區(qū)域)的離外延層EP的上表面的深度更淺的位置上。
[0143]另外，雖然圖中未示出，但是還形成有使柵極電極GE與柵極布線連接的接觸孔(圖2中的接觸孔CNT )。
[0144]接下來如圖23所示，在具有開口部OCa，OCb的內(nèi)部及接觸孔(圖2中的接觸孔CNT)內(nèi)部的層間絕緣膜LIS上，如通過濺射法堆積鋁(AL)膜AL。
[0145]接下來如圖24所示，將通過光刻技術(shù)進行圖形化后的光致抗蝕劑膜作為掩膜，對鋁(AL)膜AL進行蝕刻。由此，有源部中便形成有:與η型擴散區(qū)域NS (功率MOSFET的源極區(qū)域)及P型擴散區(qū)域PCH (功率MOSFET的溝道區(qū)域)電連接的源極布線MS ;以及與柵極電極GE電連接的柵極布線(圖1及圖2中的柵極布線MG)。另外，在外周部形成經(jīng)由η型擴散區(qū)域NSG及η型擴散區(qū)域NRG與襯底SUB電連接的保護環(huán)布線ML。
[0146]雖然圖中未示出，但接下來還以覆蓋源極布線MS、柵極布線(圖1及圖2中的柵極布線MG)及保護環(huán)布線ML的方式，在外延層EP的上表面上堆積聚酰亞胺膜作為表面保護膜。接下來在所述聚酰亞胺膜上分別形成抵達源極布線MS、柵極布線(圖1及圖2中的柵極布線MG)及保護環(huán)布線ML的開口部。
[0147]接下來對襯底SUB的背面(與主面為相反的一面)進行磨削,在所述襯底SUB的厚度成為規(guī)定的厚度后，在襯底SUB的背面形成由金屬膜構(gòu)成的接觸布線(圖3中的接觸布線MD)。之后，沿著分割區(qū)域(或者說沿著切割線)切斷襯底SUB，便可如圖1所示，對各半導(dǎo)體芯片SC進行劃片。
[0148](原理及效果)
[0149]圖25所示的是第I實施方式中功率MOSFET的雜質(zhì)濃度分布圖。圖中按照η_、η、η+及η++的順序表示η型雜質(zhì)濃度由低變高的區(qū)域，同樣地，按ρ_、ρ、ρ+及P++的順序表示P型雜質(zhì)濃度由低變高的區(qū)域。
[0150]有源部的有源區(qū)域就是濃度較高的η型區(qū)域。相反地，位于有源部的端部上的槽與位于外周部上的槽之間、以及半導(dǎo)體芯片的外周部為低濃度的P—型區(qū)域。另外，有源部為高濃度的η型區(qū)域的柱和P++型區(qū)域的柱交互排列的超結(jié)結(jié)構(gòu)。
[0151]如果用圖3所示的功率MOSFET的結(jié)構(gòu)進行說明的話，就是將外延層EP的雜質(zhì)濃度調(diào)整為lE15cm_3左右、將η型擴散區(qū)域NR的雜質(zhì)濃度調(diào)整為5E16cm_3左右、將ρ型擴散區(qū)域PR的雜質(zhì)濃度調(diào)整為lE17cm_3左右，由此便可獲得100V的漏極耐壓。另外，有源區(qū)域AC的η型擴散區(qū)域NR及ρ型擴散區(qū)域PR的雜質(zhì)濃度隨著超結(jié)結(jié)構(gòu)的間距、以及η型擴散區(qū)域NR的寬度和ρ型擴散區(qū)域PR的寬度的變化而值也跟著變化。[0152]外延層EP的雜質(zhì)濃度及厚度設(shè)定為:形成于襯底SUB之間的pn結(jié)的擊穿電壓比形成于有源區(qū)域AC的η型擴散區(qū)域NR和ρ型擴散區(qū)域PR之間形成的pn結(jié)的擊穿電壓高。在漏極耐壓較高的功率MOSFET中，需使外延層EP的雜質(zhì)濃度更低、且使厚度更厚。
[0153]圖26、圖27及圖28所示的是漏極電壓分別為0V、IOV及100V時第I實施方式中的功率MOSFET的內(nèi)部電場強度和空乏層的分布圖。
[0154]如圖26所示，漏極電壓為OV時(Vds = 0V)，只存在基于pn結(jié)的內(nèi)置電位差的電場。
[0155]如圖27所示，漏極電壓為IOV時(Vds = 10V)，有源部的有源區(qū)域AC中，空乏層橫向延伸，但由于雜質(zhì)濃度高而導(dǎo)致空乏層的寬度過窄，所以空乏層內(nèi)將產(chǎn)生較強的電場。另一方面,在外周部中，由于有源部端部的槽和外周部的槽之間的槽P_型區(qū)域的雜質(zhì)濃度過低，所以在P—型區(qū)域側(cè)上空乏層大幅延伸。因此，外周部(位于有源部的端部的槽和位于外周部的槽之間)的空乏層內(nèi)的電場強度比有源部(有源區(qū)域AC)的空乏層內(nèi)的電場強度低。
[0156]如圖28所示，漏極電壓為100V時(Vds = 100V)，漏極/源極之間將出現(xiàn)雪崩擊穿(電壓)，而且有源部的有源區(qū)域AC及外周部中，空乏層都達到外延層的上表面。但是，在上述狀態(tài)中，在有源部的有源區(qū)域AC的pn結(jié)中電場強度最大，而外周部的電場強度變?nèi)?。即，由此可知，外周部具有比有源部的有源區(qū)域AC更高的耐壓。
[0157]由于有源部的有源區(qū)域AC的耐壓是通過向槽的側(cè)壁進行離子注入而形成的η型區(qū)域(η型擴散區(qū)域NR)及ρ++型區(qū)域(ρ型擴散區(qū)域PR)各自的雜質(zhì)濃度決定的，所以可以單獨設(shè)定外周部的P—型區(qū)域(外延層EP)的雜質(zhì)濃度。在不影響到外周部的結(jié)構(gòu)設(shè)計的情況下將超結(jié)結(jié)構(gòu)的間距、η型區(qū)域(η型擴散區(qū)域NR)的雜質(zhì)濃度及ρ++區(qū)域(ρ型擴散區(qū)域PR)的雜質(zhì)濃度設(shè)為最合適的值，所以可以很容易地實現(xiàn)高性能的功率M0SFET。
[0158]另外，外周部的耐壓僅由外周部的？_型區(qū)域(外延層EP)的雜質(zhì)濃度和厚度決定的，所以不會影響超結(jié)結(jié)構(gòu)的間距、槽的深度、η型區(qū)域(η型擴散區(qū)域NR)的雜質(zhì)濃度及ρ型區(qū)域(P型擴散區(qū)域PR)的雜質(zhì)濃度。
[0159]如上所述，根據(jù)第I實施方式，可在無需追加復(fù)雜的制造工序的情況下使有源部的端部也獲得高耐壓，所以可通過簡便的制造方法制造出具有實現(xiàn)了低導(dǎo)通電阻和高的結(jié)擊穿電壓的超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體器件。
[0160](第I實施方式的變形例)
[0161]下面通過圖29對第I實施方式的變形例中的超結(jié)結(jié)構(gòu)的功率MOSFET進行說明。圖29所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部的一部分及外周部的一部分的主要部分剖面圖。
[0162]圖3所示的第I實施方式中的超結(jié)結(jié)構(gòu)的功率MOSFET中，雖然溝道TR的底部到達襯底SUB，但是由于制造工序的偏差，有時溝道TR的底部也可能沒抵達襯底SUB。這樣的話，有可能導(dǎo)致功率MOSFET的耐壓降低。
[0163]例如，在溝道TR的寬度足夠大時，在向有源部的溝道TR的側(cè)壁進行ρ型雜質(zhì)的離子注入時(圖11及圖12中所說明的P型雜質(zhì)的離子注入工序)，以及向溝道TR的底部進行離子注入來注入P型雜質(zhì)時，在所所述部分形成比溝道TR的側(cè)壁的ρ型擴散區(qū)域PR更高濃度的P型層。如果高濃度的P型層和高濃度的η型襯底SUB之間的間隔過小，該部分的耐壓將成為有源部中最小，所以可能導(dǎo)致功率MOSFET的耐壓也低于所期望達到的耐壓值。[0164]因此，在形成溝道TR時，對襯底SUB深挖至一半，便可使溝道TR的底部位于襯底SUB的內(nèi)部。由此，即溝道TR的底部被注入了 ρ型雜質(zhì)的離子，因濃度較高的襯底SUB的η型雜質(zhì)可與P型雜質(zhì)相抵消，所以可避免形成高濃度的P型層和高濃度的η型襯底SUB之間形成結(jié)。
[0165](第2實施方式)
[0166]第2實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET與源極區(qū)域和源極布線連接的位置與第I實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET不同。S卩，第I實施方式的功率MOSFET中，形成于外延層的槽的側(cè)壁與源極區(qū)域和源極布線連接，第2實施方式的功率MOSFET中，外延層的上表面與源極區(qū)域和源極布線連接。
[0167](半導(dǎo)體器件)
[0168]下面通過圖30對第2實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的結(jié)構(gòu)進行說明。圖30所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片有源部的一部分及外周部的一部分的主要部分剖面圖。
[0169]下面對第2實施方式的功率MOSFET中的源極區(qū)域的結(jié)構(gòu)和源極區(qū)域與源極布線的連接部分進行說明，由于其他結(jié)構(gòu)與第I實施方式中的功率MOSFET相同，所以在此不再進行重復(fù)說明。
[0170]如圖30所示，在外延層EP沿著第I方向(圖1中的X方向)形成有多個溝道TR，且通過填埋在溝道TR內(nèi)部的絕緣膜IS來界定多個有源區(qū)域AC。填埋于溝道TR中的絕緣膜IS的上表面位于比后述的η型擴散區(qū)域NS (功率MOSFET的源極區(qū)域)的離外延層EP的上表面的深度淺的位置上。
[0171]在外延層EP的上表面?zhèn)刃纬捎须x外延層EP的上表面具有第5深度的ρ型擴散區(qū)域PCH以及離外延層EP的上表面具有第4深度的η型擴散區(qū)域NS。ρ型擴散區(qū)域PCH具有功率MOSFET的溝道區(qū)域的作用，η型擴散區(qū)域NS具有功率MOSFET的源極區(qū)域的作用。P型擴散區(qū)域PCH的第5深度比η型擴散區(qū)域NS的第4深度深，ρ型擴散區(qū)域PCH與ρ型擴散區(qū)域PR連接。
[0172]而且，在外延層EP的上表面?zhèn)壬?，在平面圖中相鄰的溝道TR之間的外延層ΕΡ，沿著第I方向(圖1中的X方向)形成有柵極電極GE。柵極電極GE隔著柵極絕緣膜GI形成在外延層EP的柵極用的溝道GTR內(nèi)。
[0173]構(gòu)成源極區(qū)域的η型擴散區(qū)域NS及構(gòu)成溝道區(qū)域的ρ型擴散區(qū)域PCH位于形成有柵極電極GE的柵極用的溝道GTR兩側(cè)的外延層ΕΡ。但是，η型擴散區(qū)域NS雖然與柵極用的溝道GTR相接地形成，但是并不與界定有源區(qū)域AC的溝道TR相接。另一方面，ρ型擴散區(qū)域PCH與柵極用的溝道GTR和溝道TR相接地形成。即，在平面圖中，在外延層EP的上表面上的柵極電極GE的兩側(cè)形成有η型擴散區(qū)域NS，而其外側(cè)形成有ρ型擴散區(qū)域PCH。
[0174]在形成于半導(dǎo)體芯片SC的有源部及外周部上的層間絕緣膜LIS形成有開口部OCa。對位于形成于有源部的開口部OCa之下的柵極絕緣膜GI被蝕刻，且在外延層EP的上表面上露出η型擴散區(qū)域NS及ρ型擴散區(qū)域PCH的一部分。
[0175]在形成有所述開口部OCa的狀態(tài)下，形成有在層間絕緣膜LIS上與η型擴散區(qū)域NS及ρ型擴散區(qū)域PCH連接的源極布線MS，但是，源極布線MS在外延層EP的上表面上與η型擴散區(qū)域NS及ρ型擴散區(qū)域PCH的一部分連接。[0176](半導(dǎo)體器件的制造方法)
[0177]下面通過圖31?圖35按工序順序?qū)Φ?實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的制造方法進行說明。圖31?圖35所示的是具有超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體器件的制造工序中，將半導(dǎo)體芯片的有源部的一部分及外周部的一部分進行放大后的主要部分剖面圖。另外，由于在柵極用的溝道內(nèi)形成功率MOSFET的柵極電極之前的制造工序(圖19)與第I實施方式相同，所以在此不再重復(fù)說明。
[0178]接著圖19之后，如圖31所示，將通過光刻技術(shù)進行圖形化后的光致抗蝕劑膜作為掩膜，將P型雜質(zhì)(如硼(B))的離子注入到有源部的外延層EP中。接下來通過熱處理使所述P型雜質(zhì)擴散并形成P型擴散區(qū)域PCH。所述ρ型擴散區(qū)域PCH成為功率MOSFET的溝道區(qū)域。以使P型擴散區(qū)域PCH的離外延層EP的上表面的深度比柵極用的溝道GTR的離外延層EP的上表面的深度淺的方式形成ρ型擴散區(qū)域PCH。
[0179]ρ型擴散區(qū)域PCH形成于從柵極用的溝道GTR至溝道TR之間的整個外延層EP。
[0180]接下來將通過光刻技術(shù)進行圖形化后的光致抗蝕劑膜作為掩膜，將η型雜質(zhì)(如砷(As)的離子注入到有源部及外周部的外延層EP中。接下來通過熱處理使所述η型雜質(zhì)擴散并在有源部中形成η型擴散區(qū)域NS，并在外周部中形成η型擴散區(qū)域NSG。形成于有源部的η型擴散區(qū)域NS成為功率MOSFET的源極區(qū)域。以使η型擴散區(qū)域NS的離外延層EP的上表面的深度比ρ型擴散區(qū)域PCH的離外延層EP的上表面的深度淺的方式形成η型擴散區(qū)域NS。
[0181]另外，有源部的η型擴散區(qū)域NS并非形成于從柵極用的溝道GTR到溝道TR之間的整個外延層ΕΡ，其雖然與柵極用的溝道GTR相接，但是不與界定有源區(qū)域AC的溝道TR相接。因此，在平面圖中，在外延層EP的上表面上，柵極電極GE的兩側(cè)形成有η型擴散區(qū)域NS，并在外側(cè)形成有ρ型擴散區(qū)域PCH。
[0182]外周部的η型擴散區(qū)域NSG與η型擴散區(qū)域NRG連接。
[0183]接下來如圖32所示，在外延層EP的上表面通過CVD法堆積層間絕緣膜LIS(如氧化硅膜)。
[0184]接下來如圖33所示，將通過光刻技術(shù)進行圖形化后的光致抗蝕劑膜作為掩膜，在位于溝道TR，TRG上方的層間絕緣膜LIS形成開口部OCa, OCb。而且，還除去位于開口部OCa下方的柵極絕緣膜GI，以使有源部的η型擴散區(qū)域NS (功率MOSFET的源極區(qū)域)及ρ型擴散區(qū)域PCH (功率MOSFET的溝道區(qū)域)露出。同時還除去位于開口部OCb下方的柵極絕緣膜GI，以使外周部的η型擴散區(qū)域NSG露出。
[0185]此時，應(yīng)該注意除去柵極絕緣膜GI時不要使填埋于溝道TR中的絕緣膜IS被蝕亥|J。由此，便可使填埋于溝道TR中的絕緣膜IS的上表面位于比η型擴散區(qū)域NS (功率MOSFET的源極區(qū)域)的離外延層EP的上表面的深度淺的位置上。
[0186]另外，雖然圖中未示出，但是還形成有將柵極電極GE與柵極布線進行連接的接觸孔。
[0187]接下來如圖34所示，在包括開口部OCa，OCb的內(nèi)部及接觸孔內(nèi)部的層間絕緣膜LIS上，例如通過濺射法堆積鋁(AL)膜AL。
[0188]接下來如圖35所示，將通過光刻技術(shù)進行圖案化后的光致抗蝕劑膜作為掩膜，對鋁(AL)膜AL進行蝕刻。由此，便可在有源部形成與η型擴散區(qū)域NS (功率MOSFET的源極區(qū)域)及P型擴散區(qū)域PCH (功率MOSFET的溝道區(qū)域)電連接的源極布線MS，以及與柵極電極GE電連接的柵極布線。另外，還在外周部形成經(jīng)由η型擴散區(qū)域NSG及η型擴散區(qū)域NRG與襯底SUB電連接的保護環(huán)布線ML。
[0189]之后與第I實施方式一樣，形成表面保護膜及接觸布線等。
[0190]如上所述，根據(jù)第2實施方式，除了第I實施方式的効果之外，由于無需使界定有源區(qū)域AC的溝道TR的側(cè)壁與源極布線MS連接，所以可抑制因加工偏差等導(dǎo)致的功率MOSFET的特性變化。
[0191](第3實施方式)
[0192]第3實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的柵極電極構(gòu)造與第I實施方式中的超結(jié)結(jié)構(gòu)的功率MOSFET不同。S卩，第I實施方式的功率MOSFET中，使用于由填埋在外延層形成的槽內(nèi)的導(dǎo)電膜構(gòu)成的柵極電極，即所謂的溝道型柵極電極，但第3實施方式中的功率MOSFET使用的是由形成于外延層上表面的導(dǎo)電膜構(gòu)成的柵極電極，即所謂的平面型柵極電極。
[0193](半導(dǎo)體器件)
[0194]下面通過圖36對第3實施方式中的超結(jié)結(jié)構(gòu)的功率MOSFET的結(jié)構(gòu)進行說明。圖36所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部及外周部一部分的主要部分剖面圖
[0195]第3實施方式的功率MOSFET中對柵極電極、源極區(qū)域及溝道區(qū)域的結(jié)構(gòu)進行了說明，由于其他的結(jié)構(gòu)跟第I實施方式中的功率MOSFET —樣，所以在此不再進行重復(fù)說明。
[0196]如圖36所示，在外延層EP沿著第I方向(圖1中的x方向)形成有多個溝道TR，通過填埋于溝道TR內(nèi)部的絕緣膜IS來界定多個有源區(qū)域AC。
[0197]有源區(qū)域AC的外延層EP的上表面上，隔著柵極絕緣膜GI形成有多個柵極電極GE，在平面圖中，所有的柵極電極GE成為沿第I方向延伸的條紋圖案。柵極電極GE兩側(cè)的外延層EP形成有η型擴散區(qū)域NSP，且以圍住所述η型擴散區(qū)域NSP的方式形成有ρ型擴散區(qū)域PCHP。η型擴散區(qū)域NSP具有功率MOSFET的源極區(qū)域的作用，ρ型擴散區(qū)域PCHP具有功率MOSFET的溝道區(qū)域的作用。另外，P型擴散區(qū)域PCHP與溝道TR的側(cè)壁相接且與形成于外延層EP的ρ型擴散區(qū)域PR連接。
[0198]半導(dǎo)體芯片SC的有源部及外周部中，以覆蓋功率MOSFET的方式形成有層間絕緣膜LIS。所述層間絕緣膜LIS形成有開口部0Ca，0Cb。位于有源部中的開口部OCa下方的溝道TR內(nèi)的絕緣膜IS的一部分被蝕刻，功率MOSFET的η型擴散區(qū)域NSP及ρ型擴散區(qū)域PCHP的一部分從溝道TR的側(cè)壁露出。另外，位于外周部中的開口部OCb下方的溝道TRG內(nèi)的絕緣膜IS被蝕刻，使保護環(huán)的η型擴散區(qū)域NSG及P型擴散區(qū)域PRG的一部分從溝道TRG的側(cè)壁露出。
[0199]此時，填埋于溝道TR內(nèi)的絕緣膜IS的上表面位于比η型擴散區(qū)域NSP (功率MOSFET的源極區(qū)域)的離外延層EP的上表面的深度更深、但比ρ型擴散區(qū)域PCHP (功率MOSFET的溝道區(qū)域)的離外延層EP的上表面的深度淺的位置上。
[0200]在形成有所述開口部OCa，OCb的狀態(tài)下，在層間絕緣膜LIS上相互隔離形成與有源部的η型擴散區(qū)域NSP及ρ型擴散區(qū)域PCHP連接的源極布線MS、以及與外周部的η型擴散區(qū)域NSG及ρ型擴散區(qū)域PRG連接的保護環(huán)布線ML。[0201]形成于有源部上的源極布線MS與從溝道TR的側(cè)壁露出的η型擴散區(qū)域NSP及ρ型擴散區(qū)域PCHP連接。
[0202]如上所述，根據(jù)第3實施方式，除了第I實施方式的効果之外，由于無需形成柵極用的溝道的工序，所以半導(dǎo)體器件的生產(chǎn)性比第I實施方式更高。
[0203](第4實施方式)
[0204]第4實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的源極區(qū)域及溝道區(qū)域的結(jié)構(gòu)與第3實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET不同。S卩，第4實施方式的功率MOSFET中，柵極電極的結(jié)構(gòu)與第3實施方式中的功率MOSFET—樣，即所謂的平面型的柵極結(jié)構(gòu)，但是，在柵極電極一側(cè)的外延層形成源極區(qū)域及溝道區(qū)域。
[0205](半導(dǎo)體器件)
[0206]下面用圖37對第4實施方式中的超結(jié)結(jié)構(gòu)的功率MOSFET的結(jié)構(gòu)進行說明。圖37所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片有源部的一部分及外周部的一部分的主要部分剖面圖。
[0207]第4實施方式的功率MOSFET中，已對柵極電極、源極區(qū)域及溝道區(qū)域的結(jié)構(gòu)進行了說明，由于其他結(jié)構(gòu)與第I實施方式中的功率MOSFET—樣，所以在此不再進行重復(fù)說明。
[0208]圖37所示的是在外延層EP沿著第I方向(圖1中的x方向)形成有多個溝道TR，且由填埋于溝道TR內(nèi)部的絕緣膜IS界定多個有源區(qū)域AC。
[0209]有源部的相鄰的溝道TR之間的外延層EP配置有:在外延層EP的厚度方向上形成的η型擴散區(qū)域NR、以及在外延層EP的厚度方向上形成的ρ型擴散區(qū)域PR。即，相鄰的溝道TR之間的外延層EP中，從溝道TR的一個側(cè)壁朝向溝道TR的其他側(cè)壁形成在平面圖中從溝道TR的一個側(cè)壁起具有第I寬度的η型擴散區(qū)域NR，從溝道TR的另一側(cè)壁朝向溝道TR的另一側(cè)壁形成在平面圖中具有第2寬度的ρ型擴散區(qū)域PR。
[0210]另外，在有源部的端部，從位于所述端部的溝道TR的側(cè)壁朝向外周部地僅形成有η型擴散區(qū)域NRE。在與圖37所示的芯片端部為相反側(cè)的芯片端，有源部的端部，從位于所述端部的溝道TR的側(cè)壁朝向外周部地僅形成有ρ型擴散區(qū)域PR。
[0211]另外，在外周部的外延層EP形成有溝道TRG，且在溝道TRG的內(nèi)部填埋有絕緣膜
IS。從溝道TRG的一個側(cè)壁朝向有源部地在外延層EP僅形成P型擴散區(qū)域PRG，從溝道TRG的另一側(cè)壁朝向半導(dǎo)體芯片的外緣部地在外延層EP僅形成有η型擴散區(qū)域NRG。在與圖37所示的芯片端為相反側(cè)的芯片端，從溝道TRG的一個側(cè)壁朝向有源部地在外延層EP僅形成有η型擴散區(qū)域NRG，從溝道TRG的另一側(cè)壁朝向半導(dǎo)體芯片的外緣部地在外延層EP僅形成有P型擴散區(qū)域PRG。
[0212]而且，在有源區(qū)域AC的外延層EP的上表面上，隔著柵極絕緣膜GI形成有多個柵極電極GE，在平面圖中，所有的柵極電極GE為沿著第I方向延伸的條紋圖案。僅在柵極電極GE的一側(cè)(形成有ρ型擴散區(qū)域PR的一側(cè))的外延層EP中形成有η型擴散區(qū)域NSP，且以圍住所述η型擴散區(qū)域NSP的方式形成有ρ型擴散區(qū)域PCHP。η型擴散區(qū)域NSP具有功率MOSFET的源極區(qū)域的作用，ρ型擴散區(qū)域PCHP具有功率MOSFET的溝道區(qū)域的作用。另外，P型擴散區(qū)域PCHP與ρ型擴散區(qū)域PR連接，所述ρ型擴散區(qū)域PR與溝道TR的側(cè)壁相接地形成于外延層ΕΡ。
[0213]半導(dǎo)體芯片SC的有源部及外周部上，以覆蓋功率MOSFET的方式形成有層間絕緣膜LIS。在所述層間絕緣膜LIS形成有開口部OCa，OCb。形成于有源部中的開口部OCa的開口寬度約為形成有η型擴散區(qū)域NSP及ρ型擴散區(qū)域PCHP —側(cè)的溝道TR的寬度的一半左右。形成于有源部的開口部OCa下方的溝道TR內(nèi)的絕緣膜IS被部分蝕刻，而且功率MOSFET的η型擴散區(qū)域NSP及ρ型擴散區(qū)域PCHP的一部分從溝道TR的一側(cè)側(cè)壁露出。另夕卜，形成于外周部的開口部OCb下方的溝道TRG內(nèi)的絕緣膜IS被部分蝕刻，保護環(huán)的η型擴散區(qū)域NSG、η型擴散區(qū)域NRG及ρ型擴散區(qū)域PRG的一部分從溝道TRG的側(cè)壁露出。
[0214]此時，填埋于溝道TR中的絕緣膜IS的上表面位于比η型擴散區(qū)域NSP (功率MOSFET的源極區(qū)域)的離外延層EP的上表面的深度更深、且比ρ型擴散區(qū)域PCHP (功率MOSFET的溝道區(qū)域)的離外延層EP的上表面的深度淺的位置上。
[0215]在形成有所述開口部OCa，OCb的狀態(tài)下，在層間絕緣膜LIS上相互隔離形成有與有源部的η型擴散區(qū)域NSP及ρ型擴散區(qū)域PCHP連接的源極布線MS、以及與外周部的η型擴散區(qū)域NSG，NRG及ρ型擴散區(qū)域PRG連接的保護環(huán)布線ML。
[0216]形成于有源部上的源極布線MS與從溝道TR的側(cè)壁露出的η型擴散區(qū)域NSP及ρ型擴散區(qū)域PCHP連接。
[0217]如上所述，第4實施方式中除了第I實施方式的効果之外，由于無需形成柵極用的溝道的工序，因此半導(dǎo)體器件的生產(chǎn)性比第I實施方式更高。而且，由于僅在柵極電極GE一側(cè)的外延層EP形成η型半導(dǎo)體區(qū)域NSP及溝道區(qū)域PCHP，所以可使形成于外延層EP的η型半導(dǎo)體區(qū)域NR的寬度更大，且可降低漏極偏移層的電阻。
[0218]另外，第4實施方式中，在具有平面型柵極結(jié)構(gòu)的功率MOSFET中，雖然在柵極電極一側(cè)的外延層形成了源極區(qū)域及溝道區(qū)域，但在具有溝道型柵極結(jié)構(gòu)的功率MOSFET中，也可在柵極電極一側(cè)的外延層形成源極區(qū)域及溝道區(qū)域。
[0219](第5實施方式)
[0220]第5實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的多個柵極電極的延伸方向與第I實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET不同。S卩，第I實施方式中，功率MOSFET中的多個柵極電極在平面圖中與界定有源區(qū)域的溝道的延伸方向位于同一方向，但第5實施方式的功率MOSFET中，多個柵極電極以與界定有源區(qū)域的槽的延伸方向在平面圖中正交的方式形成。
[0221](半導(dǎo)體器件)
[0222]下面用圖38對第5實施方式中的超結(jié)結(jié)構(gòu)的功率MOSFET的結(jié)構(gòu)進行說明。圖38所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部的一部分的透視圖。
[0223]第5實施方式的功率MOSFET中，對界定柵極電極及有源區(qū)域的槽的配置情況進行了說明，由于其他方面的結(jié)構(gòu)與第I實施方式中的功率MOSFET相同，所以在此不再進行重復(fù)說明。
[0224]如圖38所示，在有源部的外延層ΕΡ，沿著第I方向(圖38中的χ方向)形成有多個溝道TR，且由填埋在溝道TR內(nèi)部的絕緣膜IS來界定多個有源區(qū)域。多個溝道TR為條紋圖案。
[0225]另一方面，沿著在平面圖中與第I方向正交的第2方向(圖38中的y方向)形成有多個柵極電極GE。柵極電極GE隔著柵極絕緣膜GI形成于外延層EP中的柵極用的溝道GTR內(nèi)。多個柵極電極GE為條紋圖案。
[0226]在形成有柵極電極GE的柵極用的溝道GTR的兩側(cè)配置有構(gòu)成源極區(qū)域的η型擴散區(qū)域NS及構(gòu)成溝道區(qū)域的ρ型擴散區(qū)域PCH。
[0227]如上所述，根據(jù)第5實施方式，可無需考慮溝道TR的間距而決定柵極電極GE的間距。溝道TR的間隔是決定漏極耐壓的設(shè)計參數(shù)，且因作為目標(biāo)的漏極耐壓不同而使最合適的值不同。另一方面，柵極電極GE的間距是一個影響到功率MOSFET的溝道電阻及柵極電容的設(shè)計參數(shù)。如想降低溝道電阻時使柵極電極GE的間距變小，如想將柵極電容變小時需將柵極電極GE的間距放大。根據(jù)功率MOSFET使用條件的不同而優(yōu)選不同的配置，采用第5實施方式的結(jié)構(gòu)，可在不影響漏極耐壓的情況下決定柵極電極GE的間距，所以可進行更靈活的設(shè)計。
[0228](第6實施方式)
[0229]第6實施方式中，超結(jié)結(jié)構(gòu)的功率MOSFET中的多個柵極電極延伸的方向與第3實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET不同。即，第3實施方式的功率MOSFET中，多個柵極電極以與界定有源區(qū)域的槽的延伸方向相同的方向延伸，但是第6實施方式的功率MOSFET中，多個柵極電極以與界定有源區(qū)域的槽的延伸方向為正交的方向延伸的方式形成。
[0230](半導(dǎo)體器件)
[0231]下面通過圖39對第6實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的結(jié)構(gòu)進行說明。圖39所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部的一部分的透視圖。
[0232]第6實施方式的功率MOSFET中，對界定柵極電極及有源區(qū)域的槽的配置情況進行了說明，此外的其他結(jié)構(gòu)與第3實施方式中的功率MOSFET相同，所以在此不再進行重復(fù)說明。
[0233]如圖39所示，在有源部的外延層EP，沿著第I方向(圖39中的χ方向)形成有多個溝道TR，并由填埋于溝道TR內(nèi)的絕緣膜IS來界定多個有源區(qū)域。多個溝道TR為條紋圖案。
[0234]另一方面，沿著在平面圖中與第I方向正交的第2方向(圖39中的y方向)形成有多個柵極電極GE。柵極電極GE隔著柵極絕緣膜GI形成于外延層EP的上表面上。多個柵極電極GE為條紋圖案。柵極電極GE兩側(cè)的外延層EP形成有具有源極區(qū)域功能的η型擴散區(qū)域NSP，且以圍住所述η型擴散區(qū)域NSP的方式形成具有有溝道區(qū)域功能的ρ型擴散區(qū)域 PCHP。
[0235]如上所述，第6實施方式可獲得與第5實施方式同樣的效果。
[0236](第7實施方式)
[0237]第7實施方式的超結(jié)結(jié)構(gòu)的功率MOSFET中，多個柵極電極的延伸方向與第6實施方式中的超結(jié)結(jié)構(gòu)的功率MOSFET不同。S卩，第6實施方式的功率MOSFET中，柵極電極兩側(cè)的外延層形成有具有源極區(qū)域作用的η型擴散區(qū)域及具有溝道區(qū)域功能的ρ型擴散區(qū)域，但第7實施方式的功率MOSFET中，在柵極電極的一側(cè)的外延層形成具有源極區(qū)域功能的η型擴散區(qū)域及具有溝道區(qū)域功能的P型擴散區(qū)域。
[0238](半導(dǎo)體器件)
[0239]下面通過圖40對第7實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的結(jié)構(gòu)進行說明。圖40所示的是形成超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部一部分的透視圖。
[0240]第6實施方式的功率MOSFET中，對具有源極區(qū)域功能的η型擴散區(qū)域及具有溝道區(qū)域功能的P型擴散區(qū)域的配置情況進行了說明，此外的其他結(jié)構(gòu)與第6實施方式中的功率MOSFET相同，所以在此不再進行重復(fù)說明。
[0241]如圖40所示，在有源部的外延層EP，沿著第I方向(圖40中的χ方向)形成有多個溝道TR，且由填埋于溝道TR內(nèi)部的絕緣膜IS來界定多個有源區(qū)域。多個溝道TR為條紋圖案。
[0242]另一方面，沿著在平面圖中與第I方向正交的第2方向(圖40中的y方向)形成有多個柵極電極GE。柵極電極GE隔著柵極絕緣膜GI形成于外延層EP的上表面上。多個柵極電極GE為條紋圖案。在柵極電極GE —側(cè)的外延層EP形成有具有源極區(qū)域功能的η型擴散區(qū)域NSP，且以圍住所述η型擴散區(qū)域NSP的方式形成有具有溝道區(qū)域功能的ρ型擴散區(qū)域PCHP。
[0243]如上所述，第7實施方式中，除了具有與第5實施方式同樣的效果之外，還可降低柵漏極間的電容。由此，便可滿足對于高速開關(guān)要求的各種用途。
[0244](第8實施方式)
[0245]第8實施方式的超結(jié)結(jié)構(gòu)的功率MOSFET中，從界定有源區(qū)域的槽兩側(cè)側(cè)壁起在外延層形成具有一定寬度的P型擴散區(qū)域的結(jié)構(gòu)方面與第I至第7實施方式中的超結(jié)結(jié)構(gòu)的功率MOSFET不同。S卩，第I至第7實施方式中的功率MOSFET的所述ρ型擴散區(qū)域都抵達襯底，但第8實施方式中功率MOSFET的上述ρ型擴散區(qū)域并未抵達襯底。
[0246](半導(dǎo)體器件)
[0247]下面通過圖41及圖42對第8實施方式中超結(jié)結(jié)構(gòu)的功率MOSFET的結(jié)構(gòu)進行說明。圖41所示的是形成第I例超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部的一部分及外周部的一部分的主要部分剖面圖。圖42所示的是形成第2例超結(jié)結(jié)構(gòu)的功率MOSFET的半導(dǎo)體芯片的有源部及外周部一部分的主要部分剖面圖
[0248]第8實施方式的功率MOSFET中，對從界定有源區(qū)域的槽的兩側(cè)側(cè)壁起在外延層形成具有一定寬度的P型擴散區(qū)域的結(jié)構(gòu)進行了說明，此外其他方面的結(jié)構(gòu)與第I至第7實施方式中的功率MOSFET相同，所以在此不再進行重復(fù)說明。
[0249]圖41所示的第I例是在第I實施方式的功率MOSFET中，P型擴散區(qū)域PR的離外延層EP的上表面的深度比溝道TR的深度淺時的情況，其中，所述ρ型擴散區(qū)域PR形成于外延層EP且從界定有源區(qū)域AC的溝道TR的兩側(cè)側(cè)壁起具有一定的寬度。因此，ρ型擴散區(qū)域PR并未抵達襯底SUB，且ρ型擴散區(qū)域PR和η型擴散區(qū)域NR的接觸面積比第I實施方式的功率MOSFET的小。
[0250]另外，圖42所示的第2例是在第2實施方式的功率MOSFET中，ρ型擴散區(qū)域PR的離外延層EP的上表面的深度比溝道TR的深度淺時的情況，其中，所述P型擴散區(qū)域PR形成于外延層EP且具且從界定有源區(qū)域AC的溝道TR的兩側(cè)側(cè)壁起具有一定的寬度。因此，P型擴散區(qū)域PR并未到達襯底SUB，且ρ型擴散區(qū)域PR和η型擴散區(qū)域NR的接觸面積比第2實施方式的功率MOSFET的小。
[0251]例如在通過圖11及圖12說明的第I實施方式的半導(dǎo)體器件的制造工序中，進行P型雜質(zhì)的離子注入時通過調(diào)整注入角度便可形成未抵達襯底SUB的P型擴散區(qū)域PR。
[0252]一般來說，超結(jié)結(jié)構(gòu)的功率MOSFET與一維結(jié)結(jié)構(gòu)的功率MOSFET相比，pn結(jié)的面積較大，且pn結(jié)在無偏壓的狀態(tài)下結(jié)容量變大。但是，根據(jù)第8實施方式，可降低ρ型擴散區(qū)域PR和η型擴散區(qū)域NR的pn結(jié)電容。[0253]但是，由于接近漏極(襯底SUB)側(cè)的部分不是超結(jié)結(jié)構(gòu)，所以為了確保漏極耐壓，則有必要降低η型擴散區(qū)域NR的雜質(zhì)濃度，因而導(dǎo)通電阻將上升。因此，第8實施方式中的超結(jié)結(jié)構(gòu)的功率MOSFET是一種在導(dǎo)通電阻上升時也想降低輸出電容時有效的結(jié)構(gòu)。
[0254]以上根據(jù)實施方式具體地說明了本案發(fā)明人所作的發(fā)明，但是本發(fā)明并不受到所述實施方式的限定，在不超出其要旨的范圍內(nèi)能夠進行種種變更，在此無需贅言。
[0255]例如，在上述實施方式中，超結(jié)結(jié)構(gòu)的功率MOSFET是由η溝道型的MOSFET單位單元的結(jié)構(gòu)，但是如果將η型替換為ρ型，也可為由ρ溝道型的MOSFET的單位單元結(jié)構(gòu)。
【權(quán)利要求】
1.一種半導(dǎo)體器件，所述半導(dǎo)體器件具有形成有功率MOSFET的有源部和形成于所述有源部周圍的外周部，其特征在于， 具有: 第I導(dǎo)電類型的襯底；以及 第2導(dǎo)電類型的外延層，形成于所述襯底上，所述第2導(dǎo)電類型與所述第I導(dǎo)電類型不同； 其中，所述有源部具有: 多個第I槽，形成于所述外延層且離所述外延層的上表面具有第I深度，所述多個第I槽在平面圖中在第I方向上延伸且在第2方向上相互間以第I間隔隔開，其中，所述第2方向在平面圖中與所述第I方向正交； 第I絕緣膜，填埋于所述第I槽的內(nèi)部； 所述第I導(dǎo)電類型的第I擴散區(qū)域，形成于相鄰的所述第I槽之間的所述外延層，且在所述第2方向上具有比所述第I間隔小的第I寬度；以及 所述第2導(dǎo)電類型的第2擴散區(qū)域，形成于所述第I槽的側(cè)壁和所述第I擴散區(qū)域之間的所述外延層，且在所述第2方向上具有第2寬度。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述第2擴散區(qū)域形成于所述第I槽的兩個側(cè)壁側(cè)的所述外延層。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述第2擴散區(qū)域僅形成于所述第I槽的一個側(cè)壁的所述外延層。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述第I擴散區(qū)域由通過傾斜離子注入法從所述第I槽的側(cè)壁導(dǎo)入的所述第I導(dǎo)電類型的雜質(zhì)離子形成； 所述第2擴散區(qū)域由通過傾斜離子注入法從所述第I槽的側(cè)壁導(dǎo)入的所述第2導(dǎo)電類型的雜質(zhì)離子形成。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有: 保護環(huán)布線，以在平面圖中包圍所述有源部的方式形成在所述外周部的所述外延層上； 其中，所述保護環(huán)布線經(jīng)由形成于所述外周部的所述外延層的第3擴散區(qū)域而與所述襯底電連接。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于， 還具有: 第2槽，形成于所述保護環(huán)布線下方的所述外延層，且離所述外延層的上表面具有第2深度；以及 第2絕緣膜，填埋于所述第2槽的內(nèi)部； 其中，靠近所述第2槽的半導(dǎo)體芯片的角部的部分在平面圖中具有第I曲率半徑。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述第I槽的底部位于所述襯底內(nèi)部。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第2擴散區(qū)域的離所述外延層的上表面的深度比所述第I槽的所述第I深度淺。
9.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有: 柵極電極，隔著柵極絕緣膜地形成在相鄰的所述第I槽之間的所述外延層上； 第I導(dǎo)電類型的源極區(qū)域，形成于所述柵極電極的兩側(cè)的所述外延層；以及 第2導(dǎo)電類型的溝道區(qū)域，以圍住所述源極區(qū)域的方式形成，且與所述第2擴散區(qū)域連接。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有: 柵極電極，隔著柵極絕緣膜地形成在相鄰的所述第I槽之間的所述外延層上； 第I導(dǎo)電類型的源極區(qū)域，形成于所述柵極電極的一側(cè)的所述外延層； 第2導(dǎo)電類型的溝道區(qū)域，以圍住所述源極區(qū)域的方式形成，且與所述第2擴散區(qū)域連接。
11.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有: 第3槽，形成于相鄰的所述第I槽之間的所述外延層，且離所述外延層的上表面具有第3深度； 柵極電極，隔著柵極絕緣膜地形成于所述第3槽的內(nèi)部； 所述第I導(dǎo)電類型的源極區(qū)域，形成于所述柵極電極的兩側(cè)的所述外延層，且離所述外延層的上表面具有比第3深度淺的第4深度；以及 所述第2導(dǎo)電類型的溝道區(qū)域，以圍住所述源極區(qū)域的方式形成于所述柵極電極的兩側(cè)的所述外延層，且與所述第2擴散區(qū)域連接。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于， 還具有: 源極電極，與所述源極區(qū)域及所述溝道區(qū)域電連接； 其中，填埋于所述第I槽的內(nèi)部的所述第I絕緣膜的上表面位于比所述源極區(qū)域與所述溝道區(qū)域的界面更深的位置； 所述源極電極在所述第I槽的側(cè)壁與所述源極區(qū)域及所述溝道區(qū)域連接。
13.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于， 還具有: 源極電極，與所述源極區(qū)域及所述溝道區(qū)域電連接； 其中，填埋于所述第I槽的內(nèi)部的所述第I絕緣膜的上表面位于比所述源極區(qū)域與所述溝道區(qū)域的界面更淺的位置； 所述源極電極在所述外延層的上表面與所述源極區(qū)域及所述溝道區(qū)域連接。
14.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有: 第3槽，形成于相鄰的所述第I槽之間的所述外延層，且離所述外延層的上表面具有第3深度； 柵極電極，隔著柵極絕緣膜地形成在所述第3槽的內(nèi)部；所述第I導(dǎo)電類型的源極區(qū)域，形成于所述柵極電極的一側(cè)的所述外延層，且離所述外延層的上表面具有比所述第3深度淺的第4深度； 所述第2導(dǎo)電類型的溝道區(qū)域，以圍住所述源極區(qū)域的方式形成于所述柵極電極的一側(cè)的所述外延層，且與所述第2擴散區(qū)域連接。
15.如權(quán)利要求14所述 的半導(dǎo)體器件，其特征在于， 還具有: 與所述源極區(qū)域及所述溝道區(qū)域電連接的源極電極； 其中，填埋于所述第I槽的內(nèi)部的所述第I絕緣膜的上表面位于比所述源極區(qū)域與所述溝道區(qū)域的界面更深的位置； 所述源極電極在所述第I槽的側(cè)壁與所述源極區(qū)域及所述溝道區(qū)域連接。
16.如權(quán)利要求14所述的半導(dǎo)體器件，其特征在于， 還具有: 與所述源極區(qū)域及所述溝道區(qū)域電連接的源極電極； 其中，填埋于所述第I槽的內(nèi)部的所述第I絕緣膜的上表面位于比所述源極區(qū)域與所述溝道區(qū)域的界面更淺的位置； 所述源極電極在所述外延層的上表面與所述源極區(qū)域及所述溝道區(qū)域連接。
17.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有: 形成于相鄰的所述第I槽之間且在平面圖中在所述第I方向上延伸的柵極電極。
18.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 還具有: 形成于相鄰的所述第I槽之間且在平面圖中在所述第2方向上延伸的柵極電極。
19.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 在填埋于所述第I槽的內(nèi)部的所述第I絕緣膜中形成有空孔。
20.一種半導(dǎo)體器件的制造方法，所述半導(dǎo)體器件包括:形成有功率MOSFET的有源部、以及形成于所述有源部周圍的外周部，所述制造方法的特征在于包括: 工序(a)，在第I導(dǎo)電類型的襯底上形成與所述第I導(dǎo)電類型不同的第2導(dǎo)電類型的外延層; 工序(b)，在所述有源部的所述外延層形成多個第I槽，所述第I槽在平面圖中在第I方向上延伸，且在第2方向上以第I間隔相互隔開，而且離所述外延層的上表面具有第I深度，其中，所述第2方向在平面圖中與第I方向正交； 工序(C)，在所述工序(b)之后，從所述第I槽的側(cè)壁向所述外延層傾斜注入所述第I導(dǎo)電類型的第I雜質(zhì)離子； 工序(d)，在所述工序(c)之后，進行熱處理，以使所述第I雜質(zhì)離子在相鄰的所述第I槽之間的整個所述外延層擴散； 工序(e)，在所述工序(d)之后，從所述第I槽的側(cè)壁向所述外延層傾斜注入所述第2導(dǎo)電類型的第2雜質(zhì)離子； 工序(f)，在所述工序(e)之后，進行熱處理，以所述第2雜質(zhì)離子不擴散到相鄰的所述第I槽之間的整個所述外延層的方式對所述第2雜質(zhì)離子進行擴散；工序(g)，在所述 工序(f)之后，在所述第I槽的內(nèi)部填埋第I絕緣膜。
【文檔編號】H01L21/336GK103972291SQ201410042866
【公開日】2014年8月6日 申請日期:2014年1月29日 優(yōu)先權(quán)日:2013年2月5日
【發(fā)明者】可知剛 申請人:瑞薩電子株式會社