一種存儲裝置及其制造方法
【專利摘要】本發(fā)明公開了一種存儲裝置及其制造方法，該存儲裝置包含一集成電路襯底及多個疊層，疊層由絕緣材料分隔的多個導(dǎo)電條構(gòu)成，包含導(dǎo)電條的至少一底部平面、導(dǎo)電條的多個中間平面及導(dǎo)電條的一頂部平面。裝置包含電荷儲存結(jié)構(gòu)，位于疊層中多個中間平面中的導(dǎo)電條的側(cè)表面與多個位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件之間的交點的接口區(qū)域。至少一參考線結(jié)構(gòu)是正交排列于疊層上方，包含垂直導(dǎo)電元件位于疊層間并與導(dǎo)電條的底部平面和襯底之間的參考導(dǎo)體電性連通，及鏈接元件位于疊層上方并連接垂直導(dǎo)電元件。垂直導(dǎo)電元件的導(dǎo)電性可高于半導(dǎo)體體元件。
【專利說明】一種存儲裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是關(guān)于高密度存儲裝置，特別是關(guān)于多層存儲單元平面排列于其中，以提供一三維(3D)陣列的一種存儲裝置及其制造方法。
【背景技術(shù)】
[0002]隨著集成電路中裝置的臨界尺寸縮小至常見的存儲單元技術(shù)的界限，設(shè)計者一直在尋找用以疊層多個存儲單元平面的技術(shù)，以達(dá)到更大的儲存容量，并降低每位的成本。舉例而言，Lai 等人(Lai’et al.,“A Mult1-Layer Stackable Thin-Film Transistor (TFT)NAND-Type Flash Memory, ” IEEE Int1 I Electron Devices Meeting,Il_13Dec.2006)及 Jung 等人(Jung et al., “Three Dimensionally Stacked NAND Flash MemoryTechnology Using Stacking Single Crystal Si Layers on ILD and TANOS Structurefor Beyond30nm Node,，，IEEE Int1 I Electron Devices Meeting, Il_13Dec.2006)將薄膜晶體管技術(shù)應(yīng)用于電荷捕捉存儲器技術(shù)。
[0003]此外，Johnson等人(Johnsonet al.，“512_Mb PROM With a Three-DimensionalArray of Diode / Ant1-fuse Memory cells, ^IEEE J.0f Solid-State Circuits,vol.38,n0.11, Nov.2003)已將交點陣列技術(shù)(cross-point array technique)應(yīng)用于反溶絲型存儲器(ant1-fuse memory)。在Johnson等人敘述的設(shè)計中，是提供字線及位線的多個層,其中存儲元件位于交點。存儲元件包括一 P+多晶硅陽極及一 N-多晶硅陰極，多晶硅陽極連接至字線，N-多晶硅陰極連接至位線，陽極與陰極是由反熔絲型材料分隔。
[0004]在Lai等人、Jung等人及Johnson等人所述的工藝中，對于各存儲層具有多個關(guān)鍵性的光刻(lithography)步驟。如此一來，制造裝置所需的關(guān)鍵性光刻步驟的數(shù)目是因?qū)嵭械膶訑?shù)而加乘。于是，雖然使用三維陣列而達(dá)成較高密度的好處，較高的制造成本限制了此一技術(shù)的使用。
[0005]Tanaka 等人(Tanaka et al.,“Bit Cost Scalable Technology with Punchand Plug Process for Ultra High density Flash Memory,，，2007Symposium on VLSITechnology Digest of Technical Papers, 12_14June2007, pagesl4_15)敘述了另一種于電荷捕捉存儲器技術(shù)中提供垂直反及(NAND)存儲單元的結(jié)構(gòu)。Tanaka等人所敘述的結(jié)構(gòu)包含一具有以類似于與非門極的方式運作的垂直通道的多柵極場效應(yīng)晶體管結(jié)構(gòu)，使用娃-氧-氮-氧-娃(Si Iicon-Oxide-Nitride-Oxi de-Si I icon, S0N0S)電荷捕捉技術(shù)，以于每個柵極/垂直通道接口建立一儲存點(storage site)。此一存儲結(jié)構(gòu)是以安排作為多柵極存儲單元的垂直通道的一半導(dǎo)體材料柱(pillar)為基礎(chǔ)，具有鄰接于襯底的一下方選擇柵極，及在頂部的一上方選擇柵極。多個水平控制柵極是使用與柱相交的平面電極層形成。用于控制柵極的平面電極層不需要關(guān)鍵性的光刻技術(shù)，從而節(jié)省成本。然而，各個垂直存儲單元需要許多關(guān)鍵性的光刻步驟。并且，依此方式可層疊的控制柵極有數(shù)目限制，由垂直通道的導(dǎo)電性及所使用的寫入和擦除處理等之類的因素所決定。
[0006]希望提供一種低成本的用于三維集成電路存儲器的陣列，包含可信且微小的存儲元件。

【發(fā)明內(nèi)容】

[0007]—種存儲裝置，包含多個存儲單元的多個反及串行的一陣列。此一裝置包含一集成電路襯底及多個疊層，疊層由絕緣材料分隔的多個導(dǎo)電條構(gòu)成，疊層包含導(dǎo)電條的至少一底部平面、導(dǎo)電條的多個中間平面及導(dǎo)電條的一頂部平面。
[0008]多個位線結(jié)構(gòu)是正交排列于多個疊層上方并具有與疊層共形的多個表面，位線結(jié)構(gòu)包含多個疊層間半導(dǎo)體體元件位于疊層之間，及多個鏈接元件位于疊層上方并連接疊層間半導(dǎo)體體元件。存儲裝置包含多個串行選擇開關(guān)及多個參考選擇開關(guān)，串行選擇開關(guān)位于疊層間半導(dǎo)體體元件與導(dǎo)電條的頂部平面之間的多個接口區(qū)域，參考選擇開關(guān)位于疊層間半導(dǎo)體體元件與導(dǎo)電條的底部平面之間的多個接口區(qū)域。
[0009]存儲裝置包含多個電荷儲存結(jié)構(gòu)，位于疊層中多個中間平面中的導(dǎo)電條的多個側(cè)表面與多個位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件之間的多個交點的多個接口區(qū)域。
[0010]于此處所述的技術(shù)的一方面，一參考導(dǎo)體是設(shè)置在導(dǎo)電條的底部平面與襯底之間。至少一參考線結(jié)構(gòu)是正交排列于多個疊層上方，至少一參考線結(jié)構(gòu)包含多個疊層間垂直導(dǎo)電元件位于疊層之間并與參考導(dǎo)體電性連通。至少一參考線結(jié)構(gòu)也包含多個鏈接元件位于這些疊層上方并連接疊層間垂直導(dǎo)電元件。疊層間垂直導(dǎo)電元件可具有高于疊層間半導(dǎo)體體元件的導(dǎo)電性。
[0011]于此處所述的技術(shù)的另一方面，至少某些在多個疊層中的導(dǎo)電條包括一娃本體(silicon body),具有娃化物層位于娃本體的相對于電荷儲存結(jié)構(gòu)所設(shè)置的側(cè)表面的一側(cè)上。
[0012]也提供制造此處所描述的存儲裝置的方法。
[0013]本發(fā)明的其他方面及優(yōu)點，可參照所附的圖式和下列的詳細(xì)說明與隨附的權(quán)利要求范圍。
【專利附圖】

【附圖說明】
[0014]圖1為一三維存儲裝置的示意圖。
[0015]圖2為對應(yīng)圖1所示三維示意圖的俯視視角的布局圖。
[0016]圖3為一包含譯碼結(jié)構(gòu)的三維存儲裝置的示意圖。
[0017]圖4為對應(yīng)圖3所示三維示意圖的俯視視角的布局圖。
[0018]圖5為圖4所示布局圖的替代布局圖。
[0019]圖6為繪示字線側(cè)壁硅化物形成體的布局圖。
[0020]圖7為繪示在一雙柵極垂直通道結(jié)構(gòu)中字線側(cè)壁硅化物形成體的三維示意圖。
[0021]圖8為繪示一垂直通道結(jié)構(gòu)的三維示意圖。
[0022]圖9為根據(jù)本發(fā)明一實施例的一集成電路的簡化方塊圖。
[0023]圖10為繪示制造一雙柵極垂直通道結(jié)構(gòu)的方法的流程圖。
[0024]圖11至圖18為繪示雙柵極垂直通道結(jié)構(gòu)的一例示制造流程的示意圖。
[0025]圖19至圖24為繪示在一垂直通道結(jié)構(gòu)中形成側(cè)壁硅化物的一實施例的一例示制造流程的示意圖。[0026]圖25至圖33為繪示在一垂直通道結(jié)構(gòu)中形成側(cè)壁硅化物的一實施例的一例示制造流程的示意圖。
[0027]【符號說明】
[0028]100:存儲裝置
[0029]101:底部柵極
[0030]110、1210、1211、1212、2210、2220、2230、2240:疊層
[0031]120、1520、2490、2791、2792:疊層間半導(dǎo)體體元件
[0032]130、150、361、362、363、431 ~438、440、460、480、531 ~538、540、560、580、660、680、1530、1550、1861、1862、1863:鏈接元件
[0033]140、1540:疊層間垂直導(dǎo)電兀件
[0034]1 60、1560:參考導(dǎo)體
[0035]170、190:開關(guān)
[0036]180:交點
[0037]211 ~216、411 ~416、421 ~426、511 ~516、521 ~526、722、724:752、754、962:
字線
[0038]231 ~238、964:位線
[0039]240:源極線
[0040]251、451:位線接觸點
[0041]255、455:源極線接觸點
[0042]281~288:第一上方線
[0043]290:第二上方層
[0044]371、372、373、471 ~474、491 ~494、571 ~574、591 ~594、671 ~674、691 ~694、1871、1872、1873:層間連接件
[0045]410、510、1910:第一組
[0046]420、520、1920:第二組
[0047]430,530:群組
[0048]602 ~608、762、764、1939、1941、1959、1961、3112、3114、3116、3118、3122、3124、3126、3128、3132、3134、3136、3138、3142、3144、3146、3148:側(cè)壁硅化物形成體
[0049]609、2395:區(qū)域
[0050]610、620:組
[0051]611 ~613、621~623、1930、1940、1950、1960、3111、3113、3115、3117、3121、3123、3125、3127、3131、3133、3135、3137、3141、3143、3145、3147:導(dǎo)電條
[0052]615、617、625、627:區(qū)塊
[0053]710、730、740:介電電荷儲存層
[0054]770:氧化物材料
[0055]812,814:柵極
[0056]820:垂直通道
[0057]832、834:電荷儲存結(jié)構(gòu)
[0058]840、1610、1710:箭號[0059]958:平面譯碼器
[0060]959:串行選擇線
[0061]960:存儲陣列
[0062]961:列譯碼器
[0063]963:行譯碼器
[0064]965:總線
[0065]966、968:區(qū)塊
[0066]967:數(shù)據(jù)總線
[0067]969:狀態(tài)機
[0068]971:數(shù)據(jù)輸入線
[0069]972:數(shù)據(jù)輸出線
[0070]974:其他電路
[0071]975:集成電路
[0072]1009 ?1080:方塊
[0073]1101:輔助柵極導(dǎo)體
[0074]1105、1905、2480、2505:絕緣材料
[0075]1110、1120、1130、1140:層
[0076]1310,2390,2990:存儲層
[0077]1410:層
[0078]1915:間隙
[0079]1931、1933、1943、1945、1951、1953、1963、1965:導(dǎo)電條
[0080]2090、3290:過渡金屬層
[0081]2501:參考導(dǎo)體層
[0082]2510、2520、2530、2540:犧牲層
[0083]2691、2692、2790、2801:開口
[0084]3090:第一導(dǎo)電材料
[0085]3101:溝道
[0086]BL:位線
[0087]CS:共同源極
[0088]GSL:接地選擇線
[0089]SL:源極線
[0090]SSL:串行選擇線
[0091]WL、WLO、WLN-1:字線
【具體實施方式】
[0092]以下將參照圖1至圖33，提供對于本發(fā)明實施例的詳細(xì)說明。
[0093]圖1為一三維(3D)的存儲裝置100的示意圖。存儲裝置100包含存儲單元反及(NAND)串行的一陣列，且可為一雙柵極垂直通道存儲陣列(Double-Gate VerticalChannelmemory array, DGVC)。存儲裝置100包含一集成電路襯底及多個由絕緣材料所分隔的導(dǎo)電條構(gòu)成的疊層，疊層包含導(dǎo)電條的至少一底部平面(GSL)、導(dǎo)電條的多個中間平面(WLs)及導(dǎo)電條的一頂部平面(SSLs)。在圖1所示的例子中，一個疊層110包含導(dǎo)電條的一底部平面(GSL)、自WLO至WLN-1的導(dǎo)電條的多個中間平面(WLs)及導(dǎo)電條的一頂部平面(SSLs)，其中 N 可為 8、16、32、64 等等。
[0094]多個位線結(jié)構(gòu)是正交排列于多個疊層上方，并具有與疊層共形(conformal)的表面，位線結(jié)構(gòu)包含多個疊層間半導(dǎo)體體元件(inter-stack semiconductor bodyelement) 120及多個鏈接元件(linking element) 130,疊層間半導(dǎo)體體元件120位于疊層之間，鏈接元件130位于疊層上方并連接疊層間半導(dǎo)體體元件120。此例中的鏈接元件130包括一半導(dǎo)體，例如多晶硅，該半導(dǎo)體具有相對高的摻雜濃度，因此鏈接元件130具有高于疊層間半導(dǎo)體體元件120的導(dǎo)電性，用以提供通道區(qū)予疊層中的存儲單元。
[0095]存儲裝置包含電荷儲存結(jié)構(gòu)，位于交點180的接口區(qū)域，交點180位于疊層中多個中間平面(WLs)中的導(dǎo)電條的側(cè)表面與多個位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件120之間。在所描述的例子中，位于交點180的存儲單元是于垂直、雙柵極的反及串行中，其中，在單一疊層間半導(dǎo)體體元件兩側(cè)的導(dǎo)電條表現(xiàn)為雙柵極，且存儲單元可以為了讀取、擦除和寫入作業(yè)而被共同操作。
[0096]一參考導(dǎo)體(reference conductor) 160是設(shè)置在導(dǎo)電條的底部平面(GSL)與集成電路襯底(未示于此)之間。至少一參考線結(jié)構(gòu)(reference line strucure)是正交排列于多個疊層上方，參考線結(jié)構(gòu)包含多個疊層間垂直導(dǎo)電元件(inter-stack verticalconductive element) 140及多個鏈接元件150,疊層間垂直導(dǎo)電元件140位于疊層之間并與參考導(dǎo)體160是電性連通(electrical communication)，鏈接元件150位于疊層110上方并連接疊層間垂直導(dǎo)電元件140。疊層間垂直導(dǎo)電元件140可具有高于疊層間半導(dǎo)體體元件120的導(dǎo)電性(conductivity)。
[0097]存儲裝置包含串行選擇開關(guān)(string select switch) 190及參考選擇開關(guān)(reference select switch) 170,串行選擇開關(guān)190位于疊層間半導(dǎo)體體元件120與導(dǎo)電條的頂部平面之間的接口區(qū)域，參考選擇開關(guān)170位于疊層間半導(dǎo)體體元件120與導(dǎo)電條的底部平面(GSL)之間的接口區(qū)域。在某些例子中，電荷儲存結(jié)構(gòu)的介電層可作為開關(guān)170、190的柵極介電層。
[0098]存儲裝置包含一第一上方導(dǎo)電層(未示于此)，連接至多個位線結(jié)構(gòu)，第一上方導(dǎo)電層包含多條總體位線(global bit line),總體位線稱接至感測電路(sensingcircuit) 0存儲裝置也包含一第二上方導(dǎo)電層(未示于此)，第二上方導(dǎo)電層可被圖案化，且可位于圖案化的第一上方導(dǎo)電層的上方或下方。第二上方導(dǎo)電層被連接至至少一參考線結(jié)構(gòu)，舉例而言，此一連接是通過接觸鏈接元件150。圖案化的第二上方導(dǎo)電層可將至少一參考線結(jié)構(gòu)連接至一參考電壓源(reference voltage source),或連接至用以提供參考電壓的電路。
[0099]在圖1所示的例子中，位線結(jié)構(gòu)的鏈接元件130包含重?fù)诫sN型半導(dǎo)體(N+摻雜半導(dǎo)體)材料。位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件120包含輕度摻雜半導(dǎo)體材料。在圖1所示的例子中，參考導(dǎo)體160包含N+摻雜半導(dǎo)體材料,至少一參考線結(jié)構(gòu)的鏈接元件150包含N+摻雜半導(dǎo)體材料。至少一參考線結(jié)構(gòu)的疊層間垂直導(dǎo)電元件140也包含N+摻雜半導(dǎo)體材料?；蛘?，在其他實施態(tài)樣中，金屬或金屬化合物可取代摻雜半導(dǎo)體。[0100]在一實施例中，為減少參考導(dǎo)體160的電阻，存儲裝置可包含一底部柵極101，底部柵極101靠近參考導(dǎo)體160。在讀取作業(yè)時，底部柵極101能夠通過施加至位于下方的襯底中的摻雜阱或其他位于下方的圖案化導(dǎo)體結(jié)構(gòu)的合適通過電壓來導(dǎo)通(turn on)，增加參考導(dǎo)體160的導(dǎo)電性。
[0101]圖2為對應(yīng)圖1所示三維示意圖的俯視視角的布局圖。位線231?234及位線235?238對應(yīng)至多個位線結(jié)構(gòu)(圖1)中的鏈接元件130。源極線240對應(yīng)至至少一參考線結(jié)構(gòu)(圖1)中的鏈接元件150 ;其他源極線可沿著陣列設(shè)置于間隔之中。位線(BitLine, BL)及源極線(Source Line, SL)是正交排列于字線(Word Line, WL) 211?216上方，字線是位于多個導(dǎo)電條的中間平面中。雖然在源極線240的各側(cè)只繪示了 4條位線，在源極線240各側(cè)可以有任何數(shù)目的位線。舉例而言，在源極線240的各側(cè)可以有8條或16條位線。
[0102]在圖2所示的例子中，存儲裝置包含一第一上方層，第一上方層包含第一上方線281?288。第一上方導(dǎo)電層可包含金屬、摻雜半導(dǎo)體或材料的組合。第一上方線281?288是經(jīng)由位線接觸點(contact) 251直接地連接至位線231?238，以最低化位線的負(fù)載電阻(loading resistance)。如在此所述,位線231?238對應(yīng)至多個位線結(jié)構(gòu)(圖1)中的鏈接元件130，如此，第一上方導(dǎo)電層連接至這些位線結(jié)構(gòu)。第一上方導(dǎo)電層可包含多條總體位線，總體位線耦接至感測電路(未示于此)。位線接觸點251的位置為一例的代表。位線接觸點的實體布局可為周期性或非周期性，為達(dá)成更佳的光刻曝光，其中可提供較規(guī)則的布局。
[0103]在圖2所示的例子中，存儲裝置包含一第二上方層290。第二上方導(dǎo)電層可包含金屬、摻雜半導(dǎo)體或材料的組合。第二上方層290是經(jīng)由源極線接觸點255直接地連接至源極線240，以最低化源極線的負(fù)載電阻。如在此所述，源極線240對應(yīng)至至少一參考線結(jié)構(gòu)(圖1)中的鏈接元件150，如此，第二上方導(dǎo)電層連接至該至少一參考線結(jié)構(gòu)。第二上方導(dǎo)電層可耦接至一參考電壓源(未示于此)。源極線接觸點255的位置為一例的代表。源極線接觸點的實體布局可為周期性或非周期性，為達(dá)成更佳的光刻曝光，其中可提供較規(guī)則的布局。
[0104]至少一參考線結(jié)構(gòu)中的疊層間垂直導(dǎo)電元件140 (圖1)可具有大于位線結(jié)構(gòu)中的疊層間半導(dǎo)體體元件120(圖1)的剖面面積。對應(yīng)地，源極線接觸點255可具有大于位線接觸點251的剖面面積。
[0105]圖3為一三維存儲裝置的示意圖，包含對于導(dǎo)電條中的用于水平字線及接地選擇線結(jié)構(gòu)的接墊(pad)區(qū)域的描繪，接墊區(qū)域是用于階狀式地接觸上方譯碼電路。導(dǎo)電條的頂部平面中的串行選擇線(String Selection Line, SSL)是獨立地f禹接至串行選擇線譯碼電路，并由串行選擇線譯碼電路所控制。
[0106]中間平面(WLs)中的導(dǎo)電條及底部平面(GSL)中的導(dǎo)電條被連接在一起，以減少譯碼面積和連帶的存儲裝置的整體尺寸。頂部平面(SSL)中的導(dǎo)電條是獨立地譯碼，以允許正確的位線譯碼。
[0107]存儲裝置可包含鏈接元件及層間連接件(interlayer connector),鏈接元件例如鏈接元件361及362，提供接墊區(qū)域與中間平面(WL)中的字線的組的連接，層間連接件例如層間連接件371及372，耦接至鏈接元件361及362中的著陸區(qū)(landing area)，其中鏈接元件包含開口，耦接至較低處的中間平面中的著陸區(qū)的層間連接件延伸穿過這些開口。著陸區(qū)是位于層間連接件底面與鏈接元件頂面之間的接口區(qū)域。
[0108]如圖3所繪示，用于多個中間平面中多個層的字線的組的層間連接件是排列成一階狀結(jié)構(gòu)。據(jù)此，層間連接件371及372被連接至多個中間平面中二個不同的層的著陸區(qū)。階狀結(jié)構(gòu)可形成于一字線譯碼區(qū)中，字線譯碼區(qū)靠近存儲單元反及串行的陣列的區(qū)域的邊界及周邊電路區(qū)域的邊界。
[0109]在圖3所示的例子中，存儲裝置包含鏈接元件及層間連接件，鏈接元件例如是一鏈接元件363,連接導(dǎo)電條的底部平面(GSL)中的接地選擇線(Ground Selection Line,GSL)的組，層間連接件例如是一層間連接件373，耦接至底部平面中的鏈接元件的著陸區(qū)，其中層間連接件延伸穿過中間平面(WLs)中的鏈接元件的開口。著陸區(qū)是位于層間連接件(例如層間連接件373)底面與鏈接元件(例如鏈接元件363)頂面之間的接口區(qū)域。
[0110]圖4為對應(yīng)圖3所示三維示意圖的俯視視角的布局圖。在圖4所示的例子中,位線結(jié)構(gòu)中的鏈接元件431?438的一群組430，及至少一參考線結(jié)構(gòu)中至少一鏈接元件440，是正交排列于中間平面(WL)中的字線的一第一組410及中間平面(WL)中的字線的鄰接的一第二組420上方。位線結(jié)構(gòu)中的鏈接元件431?438作為位線。至少一參考線結(jié)構(gòu)中的鏈接元件440作為源極線。在圖4所示的例子中，位線接觸點451將位線結(jié)構(gòu)中的鏈接元件431?438直接地連接至第一上方線(例如圖2中的281?288)。源極線接觸點455將至少一參考線結(jié)構(gòu)中的鏈接元件440直接地連接至第二上方層(例如圖2中的290)。位線接觸點及源極線接觸點的位置為一例的示意。實際上位線接觸點及源極線接觸點相對于字線的實體布局可為周期性或非周期性，為達(dá)成更佳的光刻曝光，其中可提供較規(guī)則的布局。
[0111]群組430包含中間平面(WL)中的字線411?416的一第一組410，及中間平面(WL)中的字線421?426的一第二組420。第一組410的成員是通過一鏈接元件耦接在一起，鏈接元件提供一接墊，層間連接件471?474的各者接觸接墊上的著陸區(qū)。類似于此，第二組420的成員是通過一鏈接元件稱接在一起,鏈接元件提供一接墊,層間連接件491?494的各者接觸接墊上的著陸區(qū)。
[0112]用于第一組410的層間連接件471?474是平行于群組430中的位線排列于群組430的一側(cè)。用于第二組420的層間連接件491?494是排列于群組430的相同側(cè)。導(dǎo)電條的頂部平面中對應(yīng)至第一組410及第二組420的串行選擇線，是由群組430的相反于層間連接件的一側(cè)，耦接至串行選擇線譯碼電路(未示于此)。
[0113]鏈接元件460連接用于存儲單元區(qū)塊一水平面(level)的一單一的圖案化字線結(jié)構(gòu)中的第一組410的字線。層間連接件471?474被耦接至鏈接元件460中的著陸區(qū)及字線譯碼電路(未示于此)。類似于此，鏈接元件480連接第二組420中的字線。層間連接件491?494被耦接至鏈接元件480中的著陸區(qū)及字線譯碼電路。著陸區(qū)是位于層間連接件底面與鏈接元件頂面之間的接口區(qū)域。
[0114]如在此對于圖3所作的敘述，用于多個中間平面中多個層的字線的組的層間連接件是排列成階狀結(jié)構(gòu)并接觸接墊(例如鏈接元件460、480)。據(jù)此，層間連接件471?474可連接至多個中間平面中四個不同層的著陸區(qū)，層間連接件491?494可連接至多個中間平面中相同、或不同的四個不同層的著陸區(qū)。
[0115]雖然如圖4所繪示，第一組410及第二組420各包含6條字線，各組中可以有更多條字線。舉例而言，第一組410及第二組420可各包含8、16或32條字線。類似于此，雖然至少一參考線結(jié)構(gòu)中的鏈接元件440的各側(cè)只繪示了 4條位線，鏈接元件440的各側(cè)可以有更多條位線。舉例而言，鏈接元件440的各側(cè)可有8條或16條位線。
[0116]圖4所示的布局可重復(fù)于水平和垂直方向。
[0117]圖5為一替代性的布局圖。對于圖4所作的敘述大致上皆可用于圖5。在圖5所示的例子中，位線結(jié)構(gòu)中的鏈接元件531?538的一群組530，及至少一參考線結(jié)構(gòu)中的至少一鏈接元件540，是正交排列于中間平面(WL)中字線511?516的一第一組510及中間平面(WL)中鄰接的字線521?526的一第二組520上方。位線結(jié)構(gòu)中的鏈接元件531?538作為位線。至少一參考線結(jié)構(gòu)中的鏈接元件540作為源極線。
[0118]用于第一組510的層間連接件571?574是于群組530的一側(cè)排列在鏈接元件560。用于第二組520的層間連接件591?594是在群組530的相反的另一側(cè)排列于鏈接元件580。
[0119]導(dǎo)電條的頂部平面中對應(yīng)至第一組510的串行選擇線，是由群組530的與用于字線的第二組520的層間連接件相同的該側(cè)，耦接至串行選擇線譯碼電路。導(dǎo)電條的頂部平面中對應(yīng)至字線的第二組520的串行選擇線，是由群組530的與用于字線的第一組510的層間連接件相同的該側(cè)，耦接至串行選擇線譯碼電路。
[0120]圖5所示的替代性布局提供字線譯碼電路與串行選擇線譯碼電路較大的工藝窗(process window),并且,此一替代性布局可于字線方向以鏡像方式重復(fù)，藉此，鏈接元件可于群組間共享，鏈接元件接觸被制造于每一其他組中且如所示般于相鄰的字線結(jié)構(gòu)以錯位方式排列的鏈接元件。
[0121]圖6為繪不字線側(cè)壁娃化物形成體(sidewall word line silicide formation)的布局圖。字線側(cè)壁硅化物形成體可降低字線結(jié)構(gòu)的電阻，及連帶的跨越一大陣列的字線電阻-電容延遲(RC delay)。存儲裝置包括包含多個鏈接元件及多個層間連接件的區(qū)塊(block),鏈接元件連接中間平面(WLs)中的字線的組,層間連接件稱接至鏈接元件的著陸區(qū)，其中相鄰區(qū)塊的字線的端(end)是經(jīng)由鏈接元件連接，鏈接元件包含多個開口，耦接至較低處的中間平面的著陸區(qū)的層間連接件延伸穿過開口。存儲裝置可進(jìn)一步包含側(cè)壁硅化物形成體(sidewall silicide formation),側(cè)壁娃化物形成體設(shè)置在相鄰區(qū)塊的至少一偵牝平行于相鄰區(qū)塊中的字線。
[0122]在圖6所示的例子中，存儲裝置包含相鄰的區(qū)塊615及617，區(qū)塊615、617包含一鏈接元件660及層間連接件671?674，鏈接元件660連接中間平面(WLs)中的字線的一組610，層間連接件671?674耦接至鏈接元件660的著陸區(qū)。相鄰區(qū)塊615、617中的字線的端是經(jīng)由鏈接元件660連接。
[0123]存儲裝置也包含相鄰的區(qū)塊625及627，區(qū)塊625、627包含一鏈接元件680及層間連接件691?694，鏈接元件680連接中間平面(WLs)中的字線的一組620，層間連接件691?694耦接至鏈接元件680的著陸區(qū)。相鄰區(qū)塊625、627中的字線的端是經(jīng)由鏈接元件680連接。
[0124]鏈接元件包含多個開口，耦接至較低處的中間平面中的著陸區(qū)的層間連接件延伸穿過開口。在圖3所示的例子中，鏈接元件361及362分別包含了耦接至較低處的中間平面中的著陸區(qū)的層間連接件372及373從中延伸穿越過的開口。[0125]在此例中包括鏈接元件660的字線結(jié)構(gòu)，包含了側(cè)壁硅化物形成體602、604，側(cè)壁硅化物形成體602及604設(shè)置在最外側(cè)的導(dǎo)電條611及613的側(cè)方上。并且，在此例中包括鏈接元件680的字線結(jié)構(gòu)，包含了側(cè)壁硅化物形成體606、608，側(cè)壁硅化物形成體606及608設(shè)置在最外側(cè)的導(dǎo)電條621及623的側(cè)方上。硅化物形成體可增進(jìn)用以于一大陣列中分布字線電壓的字線結(jié)構(gòu)的導(dǎo)電性。
[0126]關(guān)于圖6中的區(qū)域609，請參照圖7的三維示意圖而能有更詳盡的理解。
[0127]圖7為繪示在一雙柵極垂直通道結(jié)構(gòu)中字線側(cè)壁硅化物形成體的三維示意圖，對應(yīng)至圖6中的區(qū)域609。字線的二個層被繪示于此。二個層中的一第一層包含一字線722及一字線752。二個層中的一第二層包含一字線724及一字線754。這四條字線是位于字線的組(例如圖6中的610)中。字線722及724是在字線的組610之內(nèi)。字線752及754對應(yīng)至圖6中最外側(cè)的導(dǎo)電條611、613，并于其在字線的組610的一側(cè)的側(cè)壁上，分別具有側(cè)壁硅化物形成體762及764。
[0128]在圖7所示的例子中，介電電荷儲存層710及730，例如是氧-氮-氧(0xide-Nitride-0xide,0N0)材料，是形成于字線722及字線724的相對的側(cè)壁上，以形成電荷儲存結(jié)構(gòu)。介電電荷儲存層740可形成于字線752及字線754的一側(cè)壁上，該側(cè)壁是相反于字線的具有側(cè)壁硅化物形成體的一側(cè)壁。字線是由絕緣的氧化物材料770與上方或下方的其他字線分隔。
[0129]在一替代的實施例中，如圖33所繪示，存儲裝置可包含在多個導(dǎo)電條疊層中的相鄰疊層對，其中一存儲層2990可包含一多層的介電電荷儲存結(jié)構(gòu)，存儲層2990是設(shè)置在中間平面(WLs)中的導(dǎo)電條(例如3131及3133)的一第一側(cè)的側(cè)表面與多個位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件(例如2791)之間的交點的接口區(qū)域。存儲裝置可進(jìn)一步包含側(cè)壁硅化物形成體，例如3132及3134，設(shè)置在相鄰疊層對中導(dǎo)電條的中間平面(WLs)中的導(dǎo)電條(例如3131及3133)相對于第一側(cè)的一第二側(cè)的側(cè)表面上。
[0130]側(cè)壁硅化物形成體是平行于導(dǎo)電條的中間平面(WLs)中的字線，且正交于多個位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件。對于此一替代實施例的進(jìn)一步的敘述，將配合圖25至圖33提供。
[0131]圖8為繪示一垂直通道結(jié)構(gòu)的三維示意圖。在圖8所示的例子中，雙柵極的垂直通道結(jié)構(gòu)包含排列作為電荷儲存結(jié)構(gòu)832、834的介電層，以及垂直通道820，電荷儲存結(jié)構(gòu)832及834分別位于水平柵極812及814的側(cè)表面。電流是垂直流動，穿過垂直通道820，以箭號840表不。柵極812及814為疊層的中間平面(WLs)中的導(dǎo)電條的一部分。導(dǎo)電條可包括各種材料，包含摻雜半導(dǎo)體、金屬及導(dǎo)電化合物，例如是硅(Si)、鍺(Ge)、硅化鍺(SiGe)、碳化硅(SiC)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鉬(Pt)。垂直通道820為存儲裝置中的位線結(jié)構(gòu)的一部分，且可包括用以作為存儲單元的通道的半導(dǎo)體材料，這類材料例如硅
(Si)、鍺(Ge)、娃化鍺(SiGe)、砷化鎵(GaAs)、碳化娃(SiC)及石墨烯(grapheme)。存儲裝置中的電荷儲存結(jié)構(gòu)，包含電荷儲存結(jié)構(gòu)832及834，可包括快閃存儲技術(shù)中已知的多層介電電荷捕捉結(jié)構(gòu)，即本發(fā)明所屬【技術(shù)領(lǐng)域】中稱為SONOS、BE-SONOS、TANOS及MABE-S0N0S者。
[0132]圖9為根據(jù)本發(fā)明一實施例的一集成電路的簡化方塊圖。在圖9所示的例子中，集成電路975包含一雙柵極垂直通道存儲陣列960，存儲陣列960是實施如此處所述的源極線結(jié)構(gòu)及字線結(jié)構(gòu)上具有硅化物形成體的一或二者于一集成電路襯底上。一列譯碼器961被耦接至多條字線962，且沿著存儲陣列960中的列排列。一行譯碼器963被耦接至多條位線964 (或如前述的串行選擇線)，沿著存儲陣列960中的行排列，以自存儲陣列960的存儲單元讀取或?qū)懭霐?shù)據(jù)。一平面譯碼器958是于串行選擇線959 (或如前述的位線)上耦接至存儲陣列960中的多個平面。地址是提供于總線965而提供至行譯碼器963、列譯碼器961及平面譯碼器958。于此例中，區(qū)塊966中的感測放大器(sense amplifier)及數(shù)據(jù)輸入結(jié)構(gòu)(daa-1n structure)是經(jīng)由數(shù)據(jù)總線967稱接至行譯碼器963。數(shù)據(jù)是自集成電路975的輸入/輸出端或其他集成電路975內(nèi)部或外部的數(shù)據(jù)源，經(jīng)由數(shù)據(jù)輸入線971，提供至區(qū)塊966中的數(shù)據(jù)輸入結(jié)構(gòu)。在所述的實施例中，其他電路974被包含于集成電路內(nèi)，其他電路974例如是一般用途的處理器或特殊功能的處理器，或者是由可編程電阻存儲單元陣列(programmable resistance cell array)所支持的具有系統(tǒng)芯片功能的模塊組合。數(shù)據(jù)是自區(qū)塊966中的感測放大器，經(jīng)由數(shù)據(jù)輸出線972，提供至集成電路975的輸入/輸出端或其他集成電路975內(nèi)部或外部的數(shù)據(jù)目標(biāo)端(data destination)。
[0133]實施于此例中使用偏壓調(diào)整的狀態(tài)機969的控制器，控制區(qū)塊968中的電壓供應(yīng)器所產(chǎn)生或提供的偏壓調(diào)整供應(yīng)電壓(bias arrangement supply voltage)的應(yīng)用，偏壓調(diào)整供應(yīng)電壓例如是讀取或?qū)懭腚妷??？刂破骺墒褂帽景l(fā)明所屬【技術(shù)領(lǐng)域】所知的特殊目的邏輯電路(special-purpose logic circuitry)?；蛘?在替代性的實施例中，控制器包括一般用途的處理器，可實施于相同的集成電路中，執(zhí)行計算機程序以控制裝置的作業(yè)。在其他另外的實施例中，特殊目的邏輯電路與一般用途的處理器的組合可用以作為控制器。
[0134]圖10為繪示制造一存儲裝置的方法的流程圖。此一方法包含辨認(rèn)襯底上用以形成具有類似圖1所示結(jié)構(gòu)的三維區(qū)塊的區(qū)域。對于每一區(qū)域，該方法包含通過注入輔助柵極講(assist gate well)于襯底中，或通過圖案化襯底上的導(dǎo)電材料,形成輔助柵極導(dǎo)體(assist gate conductor)。于輔助柵極導(dǎo)體上方,是形成輔助柵極介電質(zhì)(例如二氧化硅)的一個層(方塊1009)。于此絕緣層的上方，工藝包含形成由絕緣材料分隔的一第一導(dǎo)電材料的多個層(方塊1010)，以及刻蝕這些層以定義導(dǎo)電條的多個疊層(方塊1020)。導(dǎo)電條的疊層包含導(dǎo)電條的至少一底部平面(GSL)、導(dǎo)電條的多個中間平面(WLs)及導(dǎo)電條的一頂部平面(SSLs)。
[0135]此一方法包含形成一存儲層于多個疊層中的導(dǎo)電條的側(cè)表面上(方塊1030)。存儲層接觸多個導(dǎo)電條的側(cè)表面。此一方法包含形成一第二導(dǎo)電材料的一層于多個疊層上的存儲層的上方，且第二導(dǎo)電材料的層與存儲層共形(方塊1040)。
[0136]此一方法包含刻蝕第二導(dǎo)電材料的層，以定義正交排列于多個疊層上方且與疊層共形的多個位線結(jié)構(gòu)(方塊1050)。位線結(jié)構(gòu)包含疊層間半導(dǎo)體體元件及鏈接元件，疊層間半導(dǎo)體體元件位于疊層之間，鏈接元件位于疊層上方并連接疊層間半導(dǎo)體體元件。
[0137]于此例中，刻蝕第二導(dǎo)電材料的層的步驟(方塊1050)也用于定義正交排列于多個疊層上方的至少一參考線結(jié)構(gòu)。參考線結(jié)構(gòu)包含多個疊層間垂直導(dǎo)電元件，疊層間垂直導(dǎo)電元件位于疊層之間，并與共同源極(Common Source, CS)導(dǎo)體材料的層電性連通。此夕卜，參考線結(jié)構(gòu)可包含多個鏈接元件，位于疊層上方，并連接疊層間垂直導(dǎo)電元件?？涛g第二導(dǎo)電材料的層的步驟停止于在輔助柵極介電質(zhì)的層之上的一水平面，如此，在該水平面以下的第二導(dǎo)電材料的層的部分仍保留下來，形成參考導(dǎo)體。參考導(dǎo)體被連接至參考線結(jié)構(gòu)及位線結(jié)構(gòu)，以允許參考線結(jié)構(gòu)至位線結(jié)構(gòu)的間的電性連通(方塊1050)。[0138]作為形成位線結(jié)構(gòu)的一項結(jié)果，存儲單元是形成于疊層的多個中間平面中的導(dǎo)電條的側(cè)表面與多個位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件之間的交點的接口區(qū)域。此外，串行選擇開關(guān)是設(shè)置在疊層間半導(dǎo)體體元件與導(dǎo)電條的頂部平面(SSLs)之間的接口區(qū)域，參考選擇開關(guān)是設(shè)置在疊層間半導(dǎo)體體元件與導(dǎo)電條的底部平面(GSL)之間的接口區(qū)域。存儲層可包括能夠作為用于串行選擇開關(guān)及參考選擇開關(guān)的柵極介電層的介電層。
[0139]在一實施例中，此一方法可包含以一第一能階(energy level),注入N+摻雜材料于多個位線結(jié)構(gòu)中的鏈接元件、參考導(dǎo)體及至少一參考線結(jié)構(gòu)中的鏈接元件(方塊1060)。此一方法可進(jìn)一步包含以一第二能階，注入N+摻雜材料于至少一參考線結(jié)構(gòu)的疊層間垂直導(dǎo)電元件(方塊1060)，其中第二能階高于第一能階。
[0140]至少一參考線結(jié)構(gòu)中的疊層間垂直導(dǎo)電元件可具有大于位線結(jié)構(gòu)中的疊層間半導(dǎo)體體元件的剖面面積,如圖2所示。
[0141]在一實施例，此一方法中刻蝕多個層以定義導(dǎo)電條的多個疊層的步驟(方塊1020)，可包含形成作為譯碼結(jié)構(gòu)的一部分而連接中間平面(WL)中的字線的組的多個鏈接元件。此一方法更包含于鏈接元件形成開口，以及形成耦接至多個鏈接元件的著陸區(qū)的作為譯碼結(jié)構(gòu)的另一部分的多個層間連接件，其中耦接至較低處的中間平面中的著陸區(qū)的層間連接件延伸穿過鏈接元件的開口(方塊1070)。
[0142]此一方法中刻蝕多個層以定義導(dǎo)電條的多個疊層的步驟(方塊1020)，可進(jìn)一步包含形成連接底部平面中的接地選擇線的組的多個鏈接元件。此一方法更包含形成耦接至底部平面中的鏈接元件的著陸區(qū)的多個層間連接件，其中層間連接件延伸穿過中間平面(WLs)中的鏈接元件的開口(方塊1070)。
[0143]在一實施例中，位線結(jié)構(gòu)中的位線的一群組及至少一參考線結(jié)構(gòu)中的至少一源極線，是正交排列于中間平面(WL)中的字線的一第一組及中間平面(WL)中的字線的鄰接的一第二組的上方，且用于第一組的層間連接件是平行于群組中的位線排列于群組的一側(cè)，用于第二組的層間連接件是排列于群組的相同側(cè)。
[0144]在一替代的實施例中，位線結(jié)構(gòu)中的位線的一群組及至少一參考線結(jié)構(gòu)中的至少一源極線，是正交排列于中間平面(WL)中的字線的一第一組及中間平面(WL)中的字線的鄰接的一第二組的上方，且用于第一組的層間連接件是平行于群組中的位線排列于群組的一側(cè)，用于第二組的層間連接件是排列于群組的一相反側(cè)。
[0145]在一實施例中，此一方法可包含形成包含多個鏈接元件及多個層間連接件的區(qū)塊，鏈接元件連接中間平面(WL)中的字線的組，層間連接件耦接至鏈接元件的著陸區(qū)，其中相鄰區(qū)塊的字線的端(end)是經(jīng)由鏈接元件連接，鏈接元件包含多個開口，耦接至較低處的中間平面的著陸區(qū)的層間連接件延伸穿過開口。此一方法可進(jìn)一步包含形成側(cè)壁硅化物形成體于相鄰區(qū)塊的至少一側(cè)，側(cè)壁硅化物形成體平行于相鄰區(qū)塊中的字線。
[0146]在一替代的實施例中，此一方法可包含形成相鄰疊層對于導(dǎo)電條的多個疊層中，其中電荷儲存結(jié)構(gòu)是設(shè)置在中間平面(WLs)中的字線的一第一側(cè)的側(cè)表面與多個位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件之間的交點的接口區(qū)域。此一方法可進(jìn)一步包含形成側(cè)壁硅化物形成體于相鄰疊層對中導(dǎo)電條的中間平面(WLs)中的字線相對于第一側(cè)的一第二側(cè)的側(cè)表面上。
[0147]此一方法可進(jìn)一步包含形成一第一上方導(dǎo)電層以及形成一第二上方導(dǎo)電層，第一上方導(dǎo)電層連接至多個位線結(jié)構(gòu)，包含耦接至感測電路的多條總體位線，第二上方導(dǎo)電層連接至至少一參考線結(jié)構(gòu)，耦接至一參考電壓源(方塊1080)。
[0148]圖11至圖18繪示雙柵極垂直通道結(jié)構(gòu)的一例示制造流程。圖11繪示制造流程中，在形成一輔助柵極導(dǎo)體1101以及由絕緣材料1105的層分隔的第一導(dǎo)電材料的多個層(例如層1110、1120、1130及1140)于一集成電路襯底(未示于此)上之后的階段。
[0149]圖12繪示制造流程中，在刻蝕這些層并停止于輔助柵極導(dǎo)體1101處，以定義導(dǎo)電條的多個疊層之后的階段，導(dǎo)電條的疊層包含疊層1210、1211及1212。疊層1210、1211及1212包含導(dǎo)電條的至少一底部平面(GSL)、導(dǎo)電條的多個中間平面(WLs)及導(dǎo)電條的一頂部平面(SSLs)。對于疊層1210，多個中間平面可包含自O(shè)至N-1的N個平面，如圖12所繪示。雖然未示于此，導(dǎo)電條是通過定義在用于刻蝕疊層的圖案中的接墊鏈接。在之后的步驟中，接墊可用以形成鏈接元件，鏈接元件例如是前述圖4及圖5所示的鏈接元件。
[0150]圖13繪示制造流程中，在形成一存儲層1310于多個疊層(包含疊層1210)中的導(dǎo)電條的上方及側(cè)方之后的階段。存儲層1310接觸多個導(dǎo)電條的側(cè)表面。存儲層1310可包括如前述討論中的一多層的介電電荷儲存結(jié)構(gòu)。
[0151]圖14繪示制造流程中，在形成一第二導(dǎo)電材料的層1410于多個疊層(包含疊層1210)上的存儲層1310的上方之后的階段，第二導(dǎo)電材料的層1410與存儲層1310共形。第二導(dǎo)電材料包括至少位于疊層之間的區(qū)域的一半導(dǎo)體，以作為存儲單元的垂直串行的通道區(qū)。
[0152]圖15繪示制造流程中，在對于第二導(dǎo)電材料的層1410進(jìn)行一圖案化且定時的刻蝕之后的階段，此一刻蝕被定時于在到達(dá)疊層之間的存儲層1310之前停止，如此，一參考導(dǎo)體(例如1560)是形成于各疊層間。也可以使用其他停止刻蝕以形成參考導(dǎo)體的工藝，包含使用在溝道中以預(yù)定深度設(shè)置于第二導(dǎo)體材料內(nèi)的一刻蝕停止層?？涛g的圖案定義多個位線結(jié)構(gòu)1520 / 1530，位線結(jié)構(gòu)1520 / 1530正交排列于多個疊層(包含疊層1210)上方并具有與其共形的表面。位線結(jié)構(gòu)1520 / 1530包含疊層間半導(dǎo)體體元件1520及鏈接元件1530，疊層間半導(dǎo)體體元件1520位于疊層之間并延伸至參考導(dǎo)體(例如1560)，鏈接元件1530位于疊層上方并連接疊層間半導(dǎo)體體元件1520。為了露出下方的結(jié)構(gòu)，在位線結(jié)構(gòu)的間的區(qū)域，圖中顯示了疊層中導(dǎo)電條的間的開口。然而這些開口將會被疊層中條狀物之間的絕緣材料填滿。
[0153]刻蝕第二導(dǎo)電材料的層的步驟也定義了至少一參考線結(jié)構(gòu)1540 / 1550，參考線結(jié)構(gòu)1540 / 1550正交排列于多個疊層上方。參考線結(jié)構(gòu)1540 / 1550包含疊層間垂直導(dǎo)電元件1540及鏈接元件1550，疊層間垂直導(dǎo)電元件1540延伸至疊層之間的參考導(dǎo)體(例如1560)，鏈接元件1550位于疊層上方并連接疊層間垂直導(dǎo)電元件1540。
[0154]圖15繪示參考導(dǎo)體1560作為圖案化、定時的刻蝕的結(jié)果留下，是設(shè)置在導(dǎo)電條的底部平面(GSL)與襯底上的輔助柵極導(dǎo)體1101之間。
[0155]存儲層1310可作為參考導(dǎo)體1560與輔助柵極導(dǎo)體1101之間的輔助柵極介電質(zhì)。
[0156]圖16繪示制造流程中，在位線結(jié)構(gòu)形成之后的階段，其中工藝包含依箭號1610所示方向，以一第一能階，注入N+摻雜材料于多個位線結(jié)構(gòu)中的鏈接元件1530、在位線結(jié)構(gòu)的間及位線結(jié)構(gòu)與參考線結(jié)構(gòu)之間的暴露區(qū)域的參考導(dǎo)體1560、以及至少一參考線結(jié)構(gòu)中的鏈接元件1550。第一能階可低于30keV，通常的摻雜量約每平方厘米為1X1014。[0157]如果位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件1520的輪廓是足夠地垂直(接近90度)于參考導(dǎo)體1560，位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件1520的側(cè)壁接受最少量的以第一能階摻雜的N+摻雜材料，而大部分的N+摻雜材料是注入?yún)⒖紝?dǎo)體1560中，據(jù)此減少參考導(dǎo)體1560的電阻。
[0158]圖17繪示制造流程中，于圖16的注入之后的階段，其中制造流程包含依箭號1710所不方向，以一第二能階，注入N+摻雜材料于至少一參考線結(jié)構(gòu)的疊層間垂直導(dǎo)電兀件1540的額外步驟，其中第二能階是高于第一能階。舉例而言，第二能階可為約30至50keV，通常的摻雜量約每平方厘米為I X IO14至I X IO150可使用一注入掩模(未示于此)，以在此一額外的注入步驟中，保護位線結(jié)構(gòu)及存儲陣列的其他部分。此一步驟可增進(jìn)用于參考線結(jié)構(gòu)的疊層間垂直導(dǎo)電元件1540的導(dǎo)電性。
[0159]至少一參考線結(jié)構(gòu)中的疊層間垂直導(dǎo)電元件1540可具有大于位線結(jié)構(gòu)中的疊層間半導(dǎo)體體元件1520的剖面面積，如圖2所繪示。
[0160]圖18繪示制造流程中，在一階狀刻蝕工藝(staircase etching process)之后的階段，階狀刻蝕工藝用以隔絕個別的串行選擇線，并用以形成耦接至多個疊層中的導(dǎo)電條的鏈接元件1861、1862及1863，鏈接元件1861、1862、1863包含用于層間連接件1871、1872及1873的著陸區(qū)。用于鏈接元件1861、1862、1863的接墊可在圖案化疊層的同時被圖案化(請見圖12)。
[0161]在一實施例中，如圖4所繪示，位線結(jié)構(gòu)中的位線的一群組430，及至少一參考線結(jié)構(gòu)中的至少一鏈接元件440，是正交排列于中間平面(WL)中的字線的一第一組410及中間平面(WL)中的字線的一第二組420的上方，且用于第一組410的層間連接件471?474是平行于群組430中的位線排列于群組430的一側(cè)，用于第二組420的層間連接件491?494是排列于群組430的相同側(cè)。
[0162]在一替代性的實施例中，如圖5所繪示，位線結(jié)構(gòu)中的鏈接元件531?538的一群組530，及至少一參考線結(jié)構(gòu)中的至少一鏈接元件540，是正交排列于中間平面(WL)中的字線的一第一組510及中間平面(WL)中的字線的一第二組520的上方，且用于第一組510的層間連接件571?574是平行于群組530中的位線排列于群組530的一側(cè)，用于第二組520的層間連接件591?594是排列于群組530的一相反側(cè)。
[0163]在一實施例中，制造流程可包含形成包括多個鏈接元件及多個層間連接件的區(qū)塊，鏈接元件連接中間平面(WLs)中的字線的組，層間連接件耦接至鏈接元件的著陸區(qū)，其中相鄰區(qū)塊的字線的端是經(jīng)由鏈接元件連接，且鏈接元件包含多個開口，耦接至較低處的中間平面的著陸區(qū)的層間連接件延伸穿過開口。制造流程可進(jìn)一步包含形成側(cè)壁硅化物形成體于相鄰區(qū)塊的至少一側(cè)，側(cè)壁硅化物形成體平行于相鄰區(qū)塊中的字線。側(cè)壁硅化物形成體可為例如使用自對準(zhǔn)娃化物工藝(Self-Aligned silicide process, SAlicideprocess)制造于字線的組的側(cè)壁上的娃化鈷(cobalt silicide,CoSix)、娃化鈦(titaniumsilicide, TiSix)或其他娃化合物(silicide compound)。
[0164]圖19至圖24繪示在一垂直通道結(jié)構(gòu)中形成側(cè)壁硅化物的一實施例的一例示制造流程。圖19為在類似于圖11所示的結(jié)構(gòu)中正交于導(dǎo)電條的一剖面，包含在一字線狹縫工藝(word line slit process)之后，由絕緣材料 1905分隔的導(dǎo)電條 1930、1940、1950、1960的中間平面(WL0及WLN-1)。此一狹縫工藝可為一圖案化刻蝕，用以將導(dǎo)電條切割成字線的多個組，暴露出中間平面(WLO及WLN-1)的側(cè)壁。圖19繪示字線的一第一組1910、字線的一第二組1920及位于二組之間的一間隙1915，其中個別的字線是將要形成。
[0165]雖然導(dǎo)電條的頂部平面(SSLs)及導(dǎo)電條的底部平面(GSL)未示于圖19至圖24中，制造流程可包含形成側(cè)壁硅化物形成體于頂部平面中的串行選擇線的組的一側(cè)，及底部平面中的接地選擇線的組的一側(cè)。
[0166]圖20繪示工藝中，在一形成硅化物的程序之后的階段，硅化物是形成于導(dǎo)電條1930、1940、1950、1960之間的暴露側(cè)，同時避免硅化物形成于相反側(cè)。硅化物可通過沉積一薄的硅化物前驅(qū)物，例如過渡金屬層2090，于字線的二個組的側(cè)壁上方。接著將結(jié)構(gòu)退火，使得硅化物前驅(qū)物與中間平面(WL0及WLN-1)中的導(dǎo)電材料反應(yīng)，形成低電阻的側(cè)壁硅化物形成體，例如字線的第一組1910的側(cè)壁硅化物形成體1939、1959，及字線的第二組1920的側(cè)壁硅化物形成體1941、1961。如圖21所示，在反應(yīng)形成側(cè)壁硅化物形成體1939、1959、1941及1961之后，是刻蝕掉殘留或多余的過渡金屬。
[0167]圖22繪示工藝中，在刻蝕多個層以分開導(dǎo)電條1930、1940、1950、1960，形成分開的導(dǎo)電條1931、1933、1943、1945、1951、1953、1963及1965之后的階段。這些分開的導(dǎo)電條定義導(dǎo)電條的多個疊層，例如字線的第一組1910的疊層2210及2220，與字線的第二組1920的疊層2230及2240。疊層包含導(dǎo)電條的至少一底部平面(GSL)(未示于此)、導(dǎo)電條的多個中間平面(WLs)及導(dǎo)電條的一頂部平面(SSLs)(未示于此)。多個中間平面可包含自O(shè)至N-1的N個平面。
[0168]圖23繪示工藝中，在形成一存儲層2390之后的階段，存儲層2390形成于多個疊層的未被側(cè)壁硅化物形成體1939、1959、1941及1961所覆蓋的導(dǎo)電條的側(cè)表面上。存儲層2390接觸此多個導(dǎo)電條的側(cè)表面。
[0169]圖24繪示工藝中，在形成第二導(dǎo)電材料的一層以形成疊層間半導(dǎo)體體元件2490之后的階段，疊層間半導(dǎo)體體元件2490形成于在多個疊層上的存儲層2390的上方，并具有與存儲層2390共形的表面。在制造流程中的某個部分，是以絕緣材料2480填充字線的二個組之間的間隙1915。雙柵極快閃存儲單元(區(qū)域2395)于導(dǎo)電條1951、1953與位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件2490之間的交點及其他類似的交點產(chǎn)生，以形成一三維存儲陣列。制造流程可接著如配合圖15所述的內(nèi)容繼續(xù)進(jìn)行，刻蝕第二導(dǎo)電材料的層等等。
[0170]圖25至圖33繪示在一垂直通道結(jié)構(gòu)中形成側(cè)壁硅化物的一實施例的一例示制造流程。在替代性的實施例中，電荷儲存結(jié)構(gòu)是設(shè)置在位于中間平面(WLs)中的字線的一第一側(cè)的側(cè)表面與多個位線結(jié)構(gòu)的疊層間半導(dǎo)體體元件之間的交點的接口區(qū)域，側(cè)壁硅化物形成體是設(shè)置在相鄰的疊層對中的導(dǎo)電條的中間平面(WLs)中的字線相對于第一側(cè)的一第二側(cè)的側(cè)表面。圖25繪示部分制成的一存儲裝置的剖面。在圖25所示的例子中，存儲裝置包含一參考導(dǎo)體層2501及多個犧牲層，多個犧牲層包含由絕緣材料2505所分隔的犧牲層 2510,2520,2530 及 2540。
[0171]圖26繪示工藝中，在通過形成刻蝕穿過多個犧牲層的開口 2691及2692，刻蝕多個犧牲層以定義多個相鄰疊層對之后的階段。開口 2691及2692是用以形成分享于相鄰疊層對之間的疊層間半導(dǎo)體體元件。
[0172]圖27繪示工藝中，在使用第二導(dǎo)電材料分別形成疊層間半導(dǎo)體體元件2791、2792于開口 2691、2692中，且刻蝕出延伸至參考導(dǎo)體層2501的開口之后的階段，延伸至參考導(dǎo)體層2501的開口例如是開口 2790，暴露出犧牲層2510、2520、2530及2540，并分隔相鄰疊層對。
[0173]圖28繪示工藝中，在移除由開口(例如開口 2790)暴露出的犧牲層2510、2520、2530及2540之后的階段。此一刻蝕工藝留下在多個疊層之中附著于作為疊層間半導(dǎo)體體元件的第二導(dǎo)電材料的絕緣材料2505的層，開口(例如開口 2801)位于絕緣材料2505的層之間。
[0174]圖29繪示工藝中，在形成存儲層2990于疊層間半導(dǎo)體體元件2791及2792的側(cè)表面上之后的階段。存儲層2990可包括快閃存儲技術(shù)中已知的一多層介電電荷儲存結(jié)構(gòu)，例如包含快閃存儲【技術(shù)領(lǐng)域】中稱為S0N0S、BE-SONOS, TANOS及MA BE-SONOS者。
[0175]圖30繪示工藝中，在形成第一導(dǎo)電材料3090的多個層于相鄰疊層對之間及上方之后的階段，第一導(dǎo)電材料3090的多個層填充因犧牲層的移除而留下的位于絕緣材料2505的層之間的開口，并形成于存儲層2990的上方。
[0176]圖31繪示工藝中，在刻蝕溝道(例如溝道3101)于導(dǎo)電條的疊層之間，移除第一導(dǎo)電材料3090的層中的多余材料以定義疊層之后的階段，疊層包含導(dǎo)電條3111、3113、3115及3117的至少一底部平面(GSL)、導(dǎo)電條3121、3123、3125及3127與導(dǎo)電條3131、3133,3135及3137的多個中間平面(WLs)及導(dǎo)電條3141、3143、3145及3147的頂部平面(SSLs)。
[0177]圖32繪示工藝中，在形成硅化物于導(dǎo)電條3111、3113、3115及3117、3121、3123、3125 及 3127、3131、3133、3135 及 3137 與 3141、3143、3145 及 3147 的側(cè)壁之后的階段，其中導(dǎo)電條包括一含硅的材料。硅化物工藝包含沉積一硅化物前驅(qū)物，例如過渡金屬層3290，于相鄰疊層對的側(cè)壁的上方。接著退火硅化物前驅(qū)物，以使其與導(dǎo)電條3111、3113、3115及 3117、3121、3123、3125 及 3127、3131、3133、3135 及 3137 與 3141、3143、3145 及 3147 中的硅反應(yīng)，以形成低電阻的側(cè)壁硅化物形成體，例如側(cè)壁硅化物形成體3122、3124、3126及3128、側(cè)壁硅化物形成體3132、3134、3136及3138、側(cè)壁硅化物形成體3142、3144、3146及3148與側(cè)壁硅化物形成體3112、3114、3116及3118。
[0178]圖33繪示工藝中，在刻蝕掉任何多余的硅化物前驅(qū)物之后的階段。制造流程接著如前述內(nèi)容繼續(xù)進(jìn)行，以例如完成具有雙柵及垂直反及串行的一三維存儲陣列。
[0179]綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種存儲裝置，包含多個存儲單元的多個反及串行的一陣列，該存儲裝置包括: 一集成電路襯底； 多個疊層，由絕緣材料分隔的多個導(dǎo)電條構(gòu)成，這些疊層包含多個導(dǎo)電條的至少一底部平面(GSL)、多個導(dǎo)電條的多個中間平面(WLs)及多個導(dǎo)電條的一頂部平面(SSLs)；一參考導(dǎo)體(CS)，設(shè)置在該底部平面與該集成電路襯底之間的一水平面； 多個位線結(jié)構(gòu)，正交排列于這些疊層上方并具有與這些疊層共形的多個表面，這些位線結(jié)構(gòu)包含多個疊層間半導(dǎo)體體元件位于這些疊層之間并連接至該參考導(dǎo)體，及多個鏈接元件位于這些疊層上方并連接這些疊層間半導(dǎo)體體元件； 多個電荷儲存結(jié)構(gòu)，位于這些疊層中這些中間平面中的這些導(dǎo)電條的多個側(cè)表面與這些位線結(jié)構(gòu)的這些疊層間半導(dǎo)體體元件之間的多個交點的多個接口區(qū)域； 至少一參考線結(jié)構(gòu)，正交排列于這些疊層上方，該至少一參考線結(jié)構(gòu)包含多個疊層間垂直導(dǎo)電元件位于這些疊層之間并連接至該參考導(dǎo)體，及多個鏈接元件位于這些疊層上方并連接這些疊層間垂直導(dǎo)電元件，這些疊層間垂直導(dǎo)電元件具有高于這些疊層間半導(dǎo)體體元件的導(dǎo)電性；以及 多個串行選擇開關(guān)及多個參考選擇開關(guān)，這些串行選擇開關(guān)位于這些疊層間半導(dǎo)體體元件與該頂部平面之間的多個接口區(qū)域，這些參考選擇開關(guān)位于這些疊層間半導(dǎo)體體元件與該底部平面之間的多個接口區(qū)域。
2.根據(jù)權(quán)利要求1所述的存儲裝置，包括一第一上方導(dǎo)電層，連接至這些位線結(jié)構(gòu)，該第一上方導(dǎo)電層包含多條總體位線，這些總體位線耦接至多個感測電路。
3.根據(jù)權(quán)利要求1所述的存儲裝置，包括一第二上方導(dǎo)電層，該第二上方導(dǎo)電層連接至該至少一參考線結(jié)構(gòu)，該第二上方導(dǎo)電層耦接至一參考電壓源。
4.根據(jù)權(quán)利要求1所述的存儲裝置，其中該參考導(dǎo)體包括N+摻雜半導(dǎo)體材料，該至少一參考線結(jié)構(gòu)的這些鏈接元件包括N+摻雜半導(dǎo)體材料。
5.根據(jù)權(quán)利要求1所述的存儲裝置，其中該至少一參考線結(jié)構(gòu)的這些疊層間垂直導(dǎo)電元件包括N+摻雜半導(dǎo)體材料。
6.根據(jù)權(quán)利要求1所述的存儲裝置，其中該至少一參考線結(jié)構(gòu)中的這些疊層間垂直導(dǎo)電元件具有大于這些位線結(jié)構(gòu)中的這些疊層間半導(dǎo)體體元件的剖面面積。
7.根據(jù)權(quán)利要求1所述的存儲裝置，更包括: 多個鏈接元件，連接這些中間平面(WLs)中多條字線的復(fù)陣列；以及多個層間連接件，耦接至連接這些字線的這些組的這些鏈接元件的多個著陸區(qū)，其中連接這些字線的這些組的這些鏈接元件包含多個開口，耦接至多個較低處的中間平面的多個著陸區(qū)的這些層間連接件延伸穿過這些開口。
8.根據(jù)權(quán)利要求7所述的存儲裝置，更包括: 多個鏈接元件，連接該底部平面(GSL)中多條接地選擇線的復(fù)陣列； 以及 多個層間連接件，耦接至該底部平面中的這些鏈接元件的多個著陸區(qū)，其中耦接至該底部平面中的這些鏈接元件的這些層間 連接件延伸穿過這些中間平面(WLs)中的這些連接元件的這些開口。
9.根據(jù)權(quán)利要求7所述的存儲裝置，其中這些位線結(jié)構(gòu)中的這些鏈接元件的一群組及該至少一參考線結(jié)構(gòu)中的至少一鏈接元件，是正交排列于這些中間平面(WL)中多條字線的一第一組及這些中間平面(WL)中多條字線的鄰接的一第二組的上方，且用于該第一組的這些層間連接件是平行于該群組中的這些位線排列于該群組的一側(cè)，用于該第二組的這些層間連接件是排列于該群組的相同側(cè)。
10.根據(jù)權(quán)利要求7所述的存儲裝置，其中這些位線結(jié)構(gòu)中的這些鏈接元件的一群組及該至少一參考線結(jié)構(gòu)中的至少一鏈接元件，是正交排列于這些中間平面(WL)中多條字線的一第一組及這些中間平面(WL)中多條字線的鄰接的一第二組的上方，且用于該第一組的這些層間連接件是平行于該群組中的這些位線排列于該群組的一側(cè)，用于該第二組的這些層間連接件是排列于該群組的一相反側(cè)。
11.根據(jù)權(quán)利要求1所述的存儲裝置，更包括: 多個區(qū)塊，包含多個鏈接元件連接這些中間平面(WLs)中多條字線的復(fù)陣列，及多個層間連接件耦接至這些鏈接元件的多個著陸區(qū)，其中這些區(qū)塊中相鄰的二區(qū)塊中的這些字線的多個端是經(jīng)由連接這些字線的這些組的這些鏈接元件連接，且連接這些字線的這些組的這些鏈接元件 包含多個開口，耦接至多個較低處的中間平面中的多個著陸區(qū)的多個層間連接件延伸穿過這些開口 ；以及 多個側(cè)壁硅化物形成體，設(shè)置在這些區(qū)塊中相鄰的二區(qū)塊的至少一側(cè)上，并平行于相鄰的該二相鄰區(qū)塊中的多條字線。
12.根據(jù)權(quán)利要求1所述的存儲裝置，更包括: 這些導(dǎo)電條疊層中的多個相鄰疊層對，其中多個電荷儲存結(jié)構(gòu)是設(shè)置在位于這些中間平面(WLs)中的多條字線的一第一側(cè)的多個側(cè)表面與這些位線結(jié)構(gòu)中的這些疊層間半導(dǎo)體體元件之間的多個交點的多個接口區(qū)域；以及 多個側(cè)壁硅化物形成體,設(shè)置在這些相鄰疊層對中的這些中間平面(WLs)中的這些字線相對于該第一側(cè)的一第二側(cè)的多個側(cè)表面。
13.一種用以制造一存儲裝置的方法，包括: 形成由絕緣材料分隔的一第一導(dǎo)電材料的多層于一集成電路襯底上； 刻蝕這些層，以定義多個導(dǎo)電條疊層，這些疊層包含多個導(dǎo)電條的至少一底部平面(GSL)、多個導(dǎo)電條的多個中間平面(WLs)及多個導(dǎo)電條的一頂部平面(SSLs)； 形成一存儲層于這些疊層中的多個導(dǎo)電條的多個側(cè)表面上，該存儲層接觸這些導(dǎo)電條的這些側(cè)表面； 形成一第二導(dǎo)電材料的一層于這些疊層上的該存儲層的上方并具有與該存儲層共形的一表面；以及 刻蝕該第二導(dǎo)電材料的該層，以定義多個位線結(jié)構(gòu)、至少一參考線結(jié)構(gòu)及一參考導(dǎo)體(CS)， 其中這些位線結(jié)構(gòu)是正交排列于這些疊層上方且具有與這些疊層共形的多個表面，這些位線結(jié)構(gòu)包含多個疊層間半導(dǎo)體體元件位于這些疊層之間并與該參考導(dǎo)體電性連通，及多個鏈接元件位于這些疊層上方并連接這些疊層間半導(dǎo)體體元件， 其中該至少一參考線結(jié)構(gòu)是正交排列于這些疊層上方，該至少一參考線結(jié)構(gòu)包含多個疊層間垂直導(dǎo)電元件位于這些疊層之間并與該參考導(dǎo)體電性連通，及多個鏈接元件位于這些疊層上方并連接這些疊層間垂直導(dǎo)電元件，且其中該參考導(dǎo)體(CS)是設(shè)置在該底部平面與該集成電路襯底之間的一水平面。
14.根據(jù)權(quán)利要求13所述的方法，包括以一第一能階，注入N+摻雜材料于這些位線結(jié)構(gòu)中的這些鏈接元件、該參考導(dǎo)體及該至少一參考線結(jié)構(gòu)的這些鏈接元件。
15.根據(jù)權(quán)利要求13所述的方法，包括: 以一第一能階，注入N+摻雜材料于這些位線結(jié)構(gòu)中的鏈接元件、該參考導(dǎo)體及該至少一參考線結(jié)構(gòu)中的這些鏈接元件；以及 以一第二能階，注入N+摻雜材料于該至少一參考線結(jié)構(gòu)的這些疊層間垂直導(dǎo)電元件； 其中該第二能階高于該第一能階。
16.根據(jù)權(quán)利要求13所述的方法，其中該至少一參考線結(jié)構(gòu)中的這些疊層間垂直導(dǎo)電元件具有大于這些位線結(jié)構(gòu)中的這些疊層間半導(dǎo)體體元件的剖面面積。
17.根據(jù)權(quán)利要求13所述的方法，其中刻蝕這些層的步驟包含形成多個鏈接元件連接這些中間平面(WL)中多條字線的復(fù)陣列，更包括: 形成多個開口于連接這些字線的這些組的這些鏈接元件中；以及 形成多個層間連接件耦接至連接這些字線的這些組的這些鏈接元件中的多個著陸區(qū)，其中耦接至多個較低處的中 間平面中的多個著陸區(qū)的這些層間連接件延伸穿過連接這些字線的這些組的這些鏈接元件的這些開口。
18.根據(jù)權(quán)利要求17所述的方法，其中刻蝕這些層的步驟包括形成多個鏈接元件連接該底部平面(GSL)中多條接地選擇線的復(fù)陣列，該方法更包括形成多個層間連接件耦接至該底部平面中的這些鏈接元件的多個著陸區(qū)，其中耦接至該底部平面中的這些鏈接元件的這些層間連接件延伸穿過這些中間平面(WLs)中的這些連接元件的這些開口。
19.根據(jù)權(quán)利要求17所述的方法，其中這些位線結(jié)構(gòu)中的這些鏈接元件的一群組及該至少一參考線結(jié)構(gòu)中的至少一鏈接元件，是正交排列于這些中間平面(WL)中的多條字線的一第一組及這些中間平面(WL)中的多條字線的鄰接的一第二組的上方，且用于該第一組的這些層間連接件是平行于該群組中的這些位線排列于該群組的一側(cè)，用于該第二組的這些層間連接件是排列于該群組的相同側(cè)。
20.根據(jù)權(quán)利要求17所述的方法，其中這些位線結(jié)構(gòu)中的這些鏈接元件的一群組及該至少一參考線結(jié)構(gòu)中的至少一鏈接元件，是正交排列于這些中間平面(WL)中的多條字線的一第一組及這些中間平面(WL)中的多條字線的鄰接的一第二組的上方，且用于該第一組的這些層間連接件是平行于該群組中的這些位線排列于該群組的一側(cè)，用于該第二組的這些層間連接件是排列于該群組的一相反側(cè)。
21.根據(jù)權(quán)利要求13所述的方法，更包括: 形成多個區(qū)塊，這些區(qū)塊包含多個鏈接元件連接這些中間平面(WLs)中多條字線的復(fù)陣列，及多個層間連接件耦接至連接這些字線的這些組的這些鏈接元件的多個著陸區(qū)，其中在這些區(qū)塊中相鄰的二區(qū)塊中的這些字線的多個端是經(jīng)由這些鏈接元件連接，且連接這些字線的這些組的這些鏈接元件包含多個開口，耦接至多個較低處的中間平面中的多個著陸區(qū)的多個層間連接件延伸穿過這些開口 ；以及 形成多個側(cè)壁硅化物形成體在這些區(qū)塊中相鄰的二區(qū)塊的至少一側(cè)上并平行于相鄰的該二區(qū)塊中的多條字線。
22.根據(jù)權(quán)利要求13所述的方法，更包括:在這些導(dǎo)電條疊層中形成多個相鄰疊層對，其中多個電荷儲存結(jié)構(gòu)是設(shè)置在位于這些中間平面(WLs)中多條字線的一第一側(cè)的多個側(cè)表面與這些位線結(jié)構(gòu)中的這些疊層間半導(dǎo)體體元件之間的多個交點的多個接口區(qū)域；以及 形成多個側(cè)壁硅化物形成體于這些相鄰疊層對中的這些中間平面(WLs)中的這些字線相對于該第一側(cè)的一第二側(cè)的多個側(cè)表面。
23.根據(jù)權(quán)利要求13所述的方法，包括形成一第一上方導(dǎo)電層連接至這些位線結(jié)構(gòu)，該第一上方導(dǎo)電層包含多條總體位線，這些總體位線耦接至多個感測電路。
24.根據(jù)權(quán)利要求13所述的方法，包括形成一第二上方導(dǎo)電層連接至該至少一參考線結(jié)構(gòu)并耦接至一參考電壓源。
25.一種存儲裝置，包含多個存儲單元的多個反及串行的一陣列，該存儲裝置包括: 一集成電路襯底； 多個導(dǎo)電條疊層，由絕緣材料分隔的多個導(dǎo)電條構(gòu)成，這些疊層包含多個導(dǎo)電條的至少一底部平面(GSL)、多個導(dǎo)電條的多個中間平面(WLs)及多個導(dǎo)電條的一頂部平面(SSLs)； 多個位線結(jié)構(gòu)，正交排列于這些疊層上方并具有與這些疊層共形的多個表面，這些位線結(jié)構(gòu)包含多個疊層間半導(dǎo)體體元件位于這些疊層之間，及多個鏈接元件位于這些疊層上方并連接這些疊層間半導(dǎo)體體元件； 多個電荷儲存結(jié)構(gòu)，位于這些疊層中的這些導(dǎo)電條的多個側(cè)表面與這些位線結(jié)構(gòu)的這些疊層間半導(dǎo)體體元件之間的多個交點的多個接口區(qū)域； 至少一參考線結(jié)構(gòu)，正交排列于這些疊層上方，包含多個疊層間垂直導(dǎo)電元件位于這些疊層之間，及多個鏈接元位于這些疊層上方并連接這些疊層間垂直導(dǎo)電元件；以及 多個側(cè)壁硅化物形成體,設(shè)置在這些疊層中的這些導(dǎo)電條的至少一個的一側(cè)的多個側(cè)表面上相對于這些導(dǎo)電條的該至少一個的一第二側(cè)，其中多個電荷儲存結(jié)構(gòu)是形成于該第二側(cè)的多個側(cè)表面上。
26.根據(jù)權(quán)利要求25所述的存儲裝置，更包括: 多個區(qū)塊，這些區(qū)塊包含多個鏈接元件連接這些中間平面(WLs)中多條字線的復(fù)陣列，及多個層間連接件耦接至連接這些字線的這些組的這些鏈接元件中的多個著陸區(qū)，其中這些區(qū)塊中相鄰的二區(qū)塊中的這些字線的多個端是經(jīng)由連接這些字線的這些組的這些鏈接元件連接，且連接這些字線的這些組的這些連結(jié)元包含多個開口，耦接至多個較低處的中間平面中的多個著陸區(qū)的多個層間連接件延伸穿過這些開口 ；以及 多個側(cè)壁硅化物形成體，設(shè)置在這些區(qū)塊中相鄰的二區(qū)塊的至少一側(cè)上，并平行于相鄰的該二區(qū)塊中的多條字線。
27.根據(jù)權(quán)利要求25所述的存儲裝置，更包括: 這些導(dǎo)電條疊層中的多個相鄰疊層對，其中多個電荷儲存結(jié)構(gòu)是設(shè)置在位于這些中間平面(WLs)中的多條字線的一第一側(cè)的多個側(cè)表面與這些位線結(jié)構(gòu)的這些疊層間半導(dǎo)體體元件之間的多個交點的多個接口區(qū)域；以及 多個側(cè)壁硅化物形成體,設(shè)置在這些相鄰疊層對中這些中間平面(WLs)中的這些字線相對于該第一側(cè)的一第二側(cè)的多個側(cè)表面。
28.根據(jù)權(quán)利要求25所述的存儲裝置，其中這些位線結(jié)構(gòu)中的這些鏈接元件的一群組及該至少一參考線結(jié)構(gòu)中的至少一鏈接元件，是正交排列于這些中間平面(WL)中多條字線的一第一組及這些中間平面(WL)中多條字線的鄰接的一第二組的上方，且用于該第一組的多個層間連接件是平行于該群組中的這些位線排列于該群組的一側(cè)，用于該第二組的多個層間連接件是排列于該群組的相同側(cè)。
29.根據(jù)權(quán)利要求25所述的存儲裝置，其中這些位線結(jié)構(gòu)中的這些鏈接元件的一群組及該至少一參考線結(jié)構(gòu)中的至少一鏈接元件，是正交排列于這些中間平面(WL)中多條字線的一第一組及這些中間平面(WL)中多條字線的鄰接的一第二組的上方，且用于該第一組的多個層間連接件是平行于該群組中的這些位線排列于該群組的一側(cè)，用于該第二組的多個層間連接件是排列于該群組的一相反側(cè)。
30.一種用以制造一存儲裝置的方法，包括: 形成由絕緣材料分隔的一第一導(dǎo)電材料的多層于一集成電路襯底上； 刻蝕這些層，以定義多個導(dǎo)電條疊層，這些疊層包含多個導(dǎo)電條的至少一底部平面(GSL)、多個導(dǎo)電條的多個中間平面(WLs)及多個導(dǎo)電條的一頂部平面(SSLs)； 形成一存儲層于這些疊層中的多個導(dǎo)電條的側(cè)表面上，該存儲層接觸這些導(dǎo)電條的側(cè)表面； 形成一第二導(dǎo)電材料的一層于這些疊層上的該存儲層的上方并具有與該存儲層共形的一表面； 刻蝕該第二導(dǎo)電材料的該層，以定義多個位線結(jié)構(gòu)及至少一參考線結(jié)構(gòu)， 其中這些位線結(jié)構(gòu)是正交排列于這些疊層上方且具有與這些疊層共形的多個表面，這些位線結(jié)構(gòu)包含多個疊層間半導(dǎo)體體元件位于這些疊層之間，及多個鏈接元件位于這些疊層上方并連接這些疊層間垂直導(dǎo)電元件，且 其中該至少一參考線結(jié)構(gòu)是正交排列于這些疊層上方，該至少一參考線結(jié)構(gòu)包含多個疊層間垂直導(dǎo)電元件位于這些疊層之間，及多個鏈接元件位于這些疊層上方并連接這些疊層間垂直導(dǎo)電元件；以及 形成多個側(cè)壁硅化物形成體于這些疊層中的這些導(dǎo)電條的至少一個的一側(cè)的多個側(cè)表面上相對于這些導(dǎo)電條的該至少一個的一第二側(cè)，其中該存儲層是形成于該第二側(cè)的多個側(cè)表面上。
31.根據(jù)權(quán)利要求30所述的方法，更包括: 形成多個區(qū)塊，這些區(qū)塊包含多個鏈接元件連接這些中間平面(WLs)中多條字線的復(fù)陣列，以及多個層間連接件耦接至連接這些字線的這些組的這些鏈接元件中的多個著陸區(qū)，其中在這些區(qū)塊中相鄰的二區(qū)塊中的這些字線的多個端是經(jīng)由連接這些字線的這些組的這些鏈接元件連接，且連接這些字線的這些組的這些鏈接元件包含多個開口，耦接至多個較低處的中間平面中的多個著陸區(qū)的多個層間連接件延伸穿過這些開口 ；以及 形成多個側(cè)壁硅化物形成體在這些區(qū)塊中相鄰的二區(qū)塊的至少一側(cè)上并平行于相鄰的該二區(qū)塊中的多條字線。
32.根據(jù)權(quán)利要求30所述的方法，更包括: 在這些導(dǎo)電條疊層中形成多個相鄰疊層對，其中多個電荷儲存結(jié)構(gòu)是設(shè)置在位于這些中間平面(WLs)中的多條字線的一第一側(cè)的多個側(cè)表面與這些位線結(jié)構(gòu)的這些疊層間半導(dǎo)體體元件之間的多個交點的多個接口區(qū)域；以及形成多個側(cè)壁硅化物形成體于這些相鄰疊層對中這些中間平面(WLs)中的這些字線相對于該第一側(cè)的一第二側(cè)的多個側(cè)表面。
33.根據(jù)權(quán)利要求30所述的方法，其中這些位線結(jié)構(gòu)中的這些鏈接元件的一群組及該至少一參考線結(jié)構(gòu)中的至少一鏈接元件，是正交排列于這些中間平面(WL)中多條字線的一第一組及這些中間平面(WL)中多條字線的鄰接的一第二組的上方，且用于該第一組的多個層間連接件是平行于該群組中的這些位線排列于該群組的一側(cè)，用于該第二組的多個層間連接件是排列于該群組的相同側(cè)。
34.根據(jù)權(quán)利要求30所述的方法，其中這些位線結(jié)構(gòu)中的這些鏈接元件的一群組及該至少一參考線結(jié)構(gòu)中的至少一鏈接元件，是正交排列于這些中間平面(WL)中多條字線的一第一組及這些中間平面(WL)中多條字線的鄰接的一第二組的上方，且用于該第一組的多個層間連接件是平行于該群組中的這些位線排列于該群組的一側(cè)，用于該第二組的多個層間連接件是排列于該群組的一相反側(cè)。
【文檔編號】H01L27/115GK103915441SQ201410008650
【公開日】2014年7月9日 申請日期:2014年1月6日 優(yōu)先權(quán)日:2013年1月9日
【發(fā)明者】呂函庭 申請人:旺宏電子股份有限公司