具有納米線存取晶體管的dram的制作方法
【專利摘要】一種半導體納米線與環(huán)繞式半導體部分(30D)一體地形成，該環(huán)繞式半導體部分接觸位于深溝槽上部部分并且接觸深溝槽電容器的內(nèi)部電極(16)的導電頂蓋結構(18)的側壁。半導體納米線(30N)懸于埋入絕緣體層(20)上方。柵電介質(zhì)層(32L)形成在包括半導體納米線和環(huán)繞式半導體部分的半導體材料結構(30P)的表面上。環(huán)繞式柵電極部分(30D)繞半導體納米線的中心部分形成并且形成柵分隔件(52)。去除圖案化的半導體材料結構的物理暴露部分，執(zhí)行選擇性外延和金屬化，以將半導體納米線的源側端部連接到導電頂蓋結構。
【專利說明】具有納米線存取晶體管的DRAM

【技術領域】
[0001]本公開涉及半導體結構，特別地，涉及包括納米線存取晶體管的動態(tài)隨機存取存儲器(DRAM)單元及其制造方法。

【背景技術】
[0002]為了得到高面積電容(area capacitance)和低器件泄漏，在各種半導體芯片中使用深溝槽電容器。通常，深溝槽電容器提供范圍在4fF(毫微微法)至120fF的電容。深溝槽電容器可被用作動態(tài)隨機存取存儲器(DRAM)中的電荷存儲單元，動態(tài)隨機存取存儲器可被設置為獨立式半導體芯片，或者可被嵌入片上系統(tǒng)(SoC)半導體芯片中。深溝槽電容器還可用于各種電路應用中，諸如用于射頻(RF)電路中的電荷泵或容性模擬組件中。
[0003]隨著半導體器件的尺寸縮放，采用具有環(huán)繞式(wraparound)柵結構的半導體納米線晶體管來提供優(yōu)于傳統(tǒng)場效應晶體管的增強的柵控制和更低的漏電流。然而，這種半導體納米線晶體管與深溝槽電容器的集成仍然是個挑戰(zhàn)，因為半導體納米線因半導體納米線的橫向尺寸小而固有地限制了與任何其它結構的接觸面積。


【發(fā)明內(nèi)容】

[0004]一種半導體納米線，與環(huán)繞式半導體部分一體地形成，該環(huán)繞式半導體部分接觸位于深溝槽上部部分并且接觸深溝槽電容器的內(nèi)部電極的導電頂蓋結構的側壁。半導體納米線懸于埋入絕緣體層上方。柵電介質(zhì)層形成在包括半導體納米線和環(huán)繞式半導體部分的圖案化的半導體材料結構的表面上。環(huán)繞式柵電極部分繞半導體納米線的中心部分形成并且形成柵分隔件。去除圖案化的半導體材料結構的物理暴露部分，執(zhí)行選擇性外延和金屬化，以將半導體納米線的源側端部連接到導電頂蓋結構。
[0005]根據(jù)本公開的一方面，一種半導體結構包括嵌入基板中的溝槽電容器。溝槽電容器包括內(nèi)部電極、節(jié)點電介質(zhì)和外部電極。該半導體結構還包括接觸內(nèi)部電極并且覆在內(nèi)部電極上的導電帶結構。另外，該半導體結構包括覆在基板中的絕緣體層上的半導體納米線。源區(qū)接觸半導體納米線的一端。源側金屬半導體合金部分接觸源區(qū)和導電帶結構。
[0006]根據(jù)本公開的另一方面，提供了一種形成半導體結構的方法。在包括操縱基板、埋入絕緣體層和頂部半導體層的絕緣體上半導體基板中，形成包括內(nèi)部電極、節(jié)點電介質(zhì)和外部電極的溝槽電容器。在所述內(nèi)部電極上方形成導電頂蓋結構。用頂部半導體層的一部分形成包括半導體納米線和環(huán)繞式半導體部分的圖案化的半導體材料結構，所述環(huán)繞式半導體部分橫向接觸所述導電頂蓋結構。形成所述半導體納米線的與所述環(huán)繞式半導體部分鄰接的部分。所述半導體納米線的端面被物理暴露。通過沉積至少一種導電材料，在所述物理暴露的端面和所述導電頂蓋結構之間形成導電路徑。

【專利附圖】

【附圖說明】
[0007]圖1A是根據(jù)本公開的實施例的在絕緣體上半導體(SOI)基板中形成深溝槽電容器、導電頂蓋結構和電介質(zhì)頂蓋結構之后的示例性半導體結構的俯視圖。
[0008]圖1B是沿著圖1A的垂直面B-B’的示例性半導體結構的垂直剖視圖。
[0009]圖2A是根據(jù)本公開的實施例的在將頂部半導體層光刻圖案化成圖案化的半導體材料結構之后的示例性半導體結構的俯視圖。
[0010]圖2B是沿著圖2A的垂直面B-B’的示例性半導體結構的垂直剖視圖。
[0011]圖3A是根據(jù)本公開的實施例的在去除光致抗蝕劑之后的示例性半導體結構的俯視圖。
[0012]圖3B是沿著圖3A的垂直面B-B’的示例性半導體結構的垂直剖視圖。
[0013]圖4A是根據(jù)本公開的實施例的在將圖案化的半導體材料部分變薄和變窄之后的示例性半導體結構的俯視圖。
[0014]圖4B是沿著圖4A的垂直面B-B’的示例性半導體結構的垂直剖視圖。
[0015]圖5A是根據(jù)本公開的實施例的在通過去除埋入絕緣體層的部分來底切半導體納米線和環(huán)繞式半導體部分之后的示例性半導體結構的俯視圖。
[0016]圖5B是沿著圖5A的垂直面B-B’的示例性半導體結構的垂直剖視圖。
[0017]圖6A是根據(jù)本公開的實施例的在形成柵電介質(zhì)層之后的示例性半導體結構的俯視圖。
[0018]圖6B是沿著圖6A的垂直面B-B’的示例性半導體結構的垂直剖視圖。
[0019]圖7A是根據(jù)本公開的實施例的在形成柵堆疊之后的示例性半導體結構的俯視圖。
[0020]圖7B是沿著圖7A的垂直面B-B’的示例性半導體結構的垂直剖視圖。
[0021]圖8A是根據(jù)本公開的實施例的在去除圖案化半導體材料部分的焊盤部分之后的示例性半導體結構的俯視圖。
[0022]圖8B是沿著圖8A的垂直面B_B’的示例性半導體結構的垂直剖視圖。
[0023]圖9A是根據(jù)本公開的實施例的在形成柵分隔件之后的示例性半導體結構的俯視圖。
[0024]圖9B是沿著圖9A的垂直面B_B’的示例性半導體結構的垂直剖視圖。
[0025]圖1OA是根據(jù)本公開的實施例的在去除圖案化的半導體材料結構的物理暴露部分之后的示例性半導體結構的俯視圖。
[0026]圖1OB是沿著圖1OA的垂直面B_B’的示例性半導體結構的垂直剖視圖。
[0027]圖1lA是根據(jù)本公開的實施例的在選擇性沉積源區(qū)和漏區(qū)之后的示例性半導體結構的俯視圖。
[0028]圖1lB是沿著圖1lA的垂直面B_B’的示例性半導體結構的垂直剖視圖。
[0029]圖12A是根據(jù)本公開的實施例的在形成各種金屬半導體合金部分之后的示例性半導體結構的俯視圖。
[0030]圖12B是沿著圖12A的垂直面B_B’的示例性半導體結構的垂直剖視圖。
[0031]圖13A是根據(jù)本公開的實施例的在形成接觸層級電介質(zhì)層和各種接觸通孔結構之后的示例性半導體結構的俯視圖。
[0032]圖13B是沿著圖13A的垂直面B_B’的示例性半導體結構的垂直剖視圖。
[0033]圖14A是根據(jù)本公開的實施例的示例性半導體結構的變形形式的俯視圖。
[0034]圖14B是沿著圖14A的垂直面B_B’的示例性半導體結構的變形形式的垂直剖視圖。

【具體實施方式】
[0035]如上所述，本公開涉及包括含納米線存取晶體管的動態(tài)隨機存取存儲器(DRAM)的半導體結構及其制造方法?，F(xiàn)在，用附圖詳細描述本公開的這些方面。注意的是，在不同實施例中，類似的參考標號表示類似的元件。附圖不一定按比例繪制。
[0036]參照圖1A和圖1B，根據(jù)本公開的實施例的示例性半導體結構包括絕緣體上半導體(SOI)基板8。SOI基板自下而上包括底部半導體層10、埋入絕緣體層20和頂部半導體層30L的堆疊，頂部半導體層30L可最初被設置為在埋入絕緣體層上方始終具有同一厚度的平整層。
[0037]底部半導體層10包括半導體材料。埋入絕緣體層20包括諸如氧化硅、氮化硅、電介質(zhì)金屬氧化物或其組合的電介質(zhì)材料。頂部半導體層30L包括可與底部半導體層10的半導體材料相同或不同的半導體材料。
[0038]底部半導體層10和頂部半導體層30L中的每個包括獨立選自基本半導體材料(例如，硅、鍺、碳或它們的合金)、II1-V半導體材料、或I1-VI半導體材料中的半導體材料。底部半導體層10和頂部半導體層30L各自的半導體材料可獨立地是單晶、多晶或非晶。在一個實施例中，底部半導體層10和頂部半導體層30L是單晶。在一個實施例中，底部半導體層10和頂部半導體層30L包括單晶硅。
[0039]在一個實施例中，底部半導體層10可被摻雜第一導電類型的摻雜物。第一導電類型可以是P型或η型。
[0040]在一個實施例中，頂部半導體層30L的厚度可以是5nm至300nm，埋入絕緣體層20的厚度可以是50nm至100nm,底部半導體層10的厚度可以是50微米至2mm,當然可針對這些層中的每個采用更小和更大的厚度。
[0041 ] 例如，可通過化學氣相沉積(CVD)或原子層沉積(ALD)，在SOI基板8上沉積至少一個焊盤層(未示出)。所述至少一個焊盤層可包括可用作在SOI基板8中形成深溝槽的蝕刻掩模的一個或多個層。如本文使用的，“深溝槽”是指從絕緣體上半導體(SOI)基板的最頂部表面延伸穿過頂部半導體層和埋入絕緣體層并且部分地進入下面的半導體層(即，底部半導體層10)的溝槽。
[0042]在一個實施例中，所述至少一個焊盤層中的每個可包括諸如氮化硅、電介質(zhì)金屬氮化物、摻雜硅的未摻雜氧化硅、或電介質(zhì)金屬氧化物。所述至少一個焊盤層的總厚度可以是10nm至2000nm,當然可采用更小和更大的厚度。
[0043]在一個實施例中，所述至少一個焊盤層可包括下焊盤層(未示出)和上焊盤層(未示出)的堆疊。下焊盤層可包括第一電介質(zhì)材料，上焊盤層可包括不同于第一電介質(zhì)材料的第二電介質(zhì)材料。在一個實施例中，下焊盤層可包括氧化硅，上焊盤層可包括氮化硅。在一個實施例中，下焊盤層的厚度可以是1nm至lOOnm，上焊盤層的厚度可以是40nm至360nm，當然針對下焊盤層和上焊盤層中的每個，還可采用更小和更大的厚度。
[0044]光致抗蝕劑層(未示出)可被施用到至少一個焊盤層上方并且可被光刻圖案化以形成開口，開口各自具有隨后將形成的深溝槽的區(qū)域。光致抗蝕劑層中的圖案可被轉印到至少一個焊盤層。隨后，可通過采用至少一個焊盤層作為蝕刻掩模的各向異性蝕刻，通過頂部半導體層30L、埋入絕緣體層20和底部半導體層10的上部部分轉印至少一個焊盤層中的圖案。針對至少一個焊盤層中的每個開口，形成深溝槽?？赏ㄟ^灰化(ashing)去除光致抗蝕劑，或者可在形成深溝槽的蝕刻過程期間消耗光致抗蝕劑。
[0045]對于深溝槽延伸通過的各種層，深溝槽的側壁可基本上垂直地重合。如本文使用的,如果在諸如圖1A的俯視圖中多個元件的側壁重疊，則這多個元件的側壁“垂直地重合”。如本文使用的，如果多個元件的側壁相對于完美垂直表面的橫向偏移在5nm內(nèi)，則這多個元件的側壁“基本上垂直地重合”。從SOI基板8的最頂部表面的平面起測量直至深溝槽的底表面的深溝槽深度可以是500nm至10微米，盡管還可采用更小和更大的深度。各深溝槽的橫向尺寸可受光刻能力限制，即，受將開口的圖像印刷到光致抗蝕劑層上的光刻工具的能力限制。在一個實施例中，深溝槽沿著平行于B-B’面的方向和沿著垂直于B-B’面的方向的“寬度”(即，側壁到側壁的距離)可以是32nm至150nm，盡管可在今后可用能夠印刷更小尺寸的光刻工具的情況下采用更小尺寸。
[0046]可通過在各深溝槽內(nèi)靠近底部半導體層10的側壁對底部半導體層12的一部分進行摻雜來形成埋入板12。例如，如本領域已知的，可通過從含摻雜物的一次性材料(諸如，摻雜硅酸鹽玻璃)向外擴散或者通過離子注入，引入摻雜物。另外，可采用在SOI基板8的底部半導體層10中形成埋入板12的任何其它方法代替含摻雜物的一次性材料向外擴散或離子注入。
[0047]在一個實施例中，埋入板12可摻雜有第二導電類型的摻雜物，第二導電類型與第一導電類型相反。例如，第一導電類型可以是P型并且第二導電類型可以是η型，或者反過來。在底部半導體層10的剩余部分和埋入板12之間形成ρ-η結。埋入板12中的摻雜物濃度可以是例如 1.0X 11Vcm3至 2.0X 12Vcm3，典型地，5.0X 11Vcm3至 5.0X 11Vcm3,盡管還可采用更小和更大的摻雜物濃度。
[0048]用于節(jié)點電介質(zhì)14的電介質(zhì)材料可保形地沉積在深溝槽中的所有物理暴露的側壁上和上焊盤層的頂表面上。用于節(jié)點電介質(zhì)14的電介質(zhì)材料可包括在本領域中已知的電容器中用作節(jié)點電介質(zhì)材料的任何電介質(zhì)材料。例如，用于節(jié)點電介質(zhì)14的電介質(zhì)材料可包括氮化硅和電介質(zhì)金屬氧化物材料(諸如，高介電常數(shù)(高k)的柵電介質(zhì)材料，如本領域已知的)中的至少一種。
[0049]可沉積用于內(nèi)部電極16的導電材料以完全填充深溝槽。導電材料可以是金屬材料或摻雜半導體材料。金屬材料可以是諸如W、T1、Ta、Cu或Al的基本金屬、或至少兩種基本金屬的合金、或至少一種金屬的導電金屬氮化物、或至少一種金屬的導電金屬氧化物。摻雜半導體材料可以是摻雜基本半導體材料、摻雜化合物半導體材料、或它們的合金?？赏ㄟ^物理氣相沉積(PVD)、化學氣相沉積(CVD)、電鍍、化學鍍(electroless plating)、或它們的組合沉積內(nèi)部電極16。用于內(nèi)部電極16的材料被沉積到的厚度足以完全填充深溝槽。
[0050]可通過下凹式蝕刻將用于內(nèi)部電極16的材料垂直凹進，達到埋入絕緣體層20的頂表面和埋入絕緣體層20的底表面之間的某一高度。對導電材料層的下凹式蝕刻可采用諸如反應性離子蝕刻的各向異性蝕刻、諸如濕蝕刻的各向同性蝕刻、或它們的組合?？蓪?jié)點電介質(zhì)14的材料選擇性進行下凹式蝕刻。
[0051]在凹進后，各內(nèi)部電極16的最頂部表面可基本上是平面的，并且可位于埋入絕緣體層20的頂表面的高度和埋入絕緣體層20的底表面的高度之間。如果表面的平整度受表面高度微觀變化的限制，則表面是基本平整的，所述表面高度微觀變化是伴隨本領域已知的半導體加工步驟出現(xiàn)的。此時，在內(nèi)部電極16上方存在腔體。
[0052]可通過蝕刻將節(jié)點電介質(zhì)14的物理暴露部分圖案化，所述蝕刻可以是濕蝕刻。例如，如果節(jié)點電介質(zhì)14包括氮化硅，則可通過采用熱磷酸的濕蝕刻去除節(jié)點電介質(zhì)14的物理暴露部分。埋入板12、節(jié)點電介質(zhì)14和內(nèi)部電極16的集合構成溝槽電容器(12、14、16)。埋入板12是溝槽電容器的外部節(jié)點，節(jié)點電介質(zhì)14是將外部電極與內(nèi)部電極分開的電介質(zhì)，內(nèi)部電極16是溝槽電容器的內(nèi)部電極。溝槽電容器被嵌入SOI基板8內(nèi)。埋入絕緣體層20覆在埋入板12 (B卩，外部電極)上。
[0053]例如，通過在腔體內(nèi)的各內(nèi)部電極16上方和至少一個焊盤層上方沉積導電材料，隨后將導電材料從至少一個焊盤層上方凹進并且可選地將導電材料在各深溝槽的上部部分凹進，用各深溝槽形成導電帶結構18。具體地，導電材料可以是金屬材料或摻雜半導體材料。金屬材料可以是諸如W、T1、Ta、Cu或Al的基本金屬、或至少兩種基本金屬的合金、或至少一種金屬的導電金屬氮化物、或至少一種金屬的導電金屬氧化物。摻雜半導體材料可以是摻雜基本半導體材料、摻雜化合物半導體材料、或它們的合金?？赏ㄟ^物理氣相沉積(PVD)、化學氣相沉積(CVD)、電鍍、化學鍍、或它們的組合沉積導電材料。沉積的導電材料的厚度足以完全填充腔體。
[0054]例如，可通過采用上部焊盤層作為停止層的化學機械平坦化(CMP)來平坦化導電材料。隨后，導電材料凹進到頂部半導體層30L的最頂部表面下方，以形成導電帶結構18。在一個實施例中，導電帶結構18的頂表面可位于頂部半導體層30L的頂表面處或位于其上方。導電帶結構18可包括與內(nèi)部電極16相同的材料或不同的材料。在導電帶結構18上方形成腔體。導電帶結構18接觸內(nèi)部電極16并且覆在內(nèi)部電極16上。
[0055]用于電介質(zhì)頂蓋結構34的電介質(zhì)材料可被沉積在各腔體內(nèi)的導電帶結構18上方和至少一個焊盤層上方。可隨后采用上焊盤層作為停止層平坦化用于電介質(zhì)頂蓋結構34的電介質(zhì)材料，然后用于電介質(zhì)頂蓋結構34的電介質(zhì)材料凹進到上焊盤層的最頂部表面下方，以形成電介質(zhì)頂蓋結構34。在一個實施例中，電介質(zhì)頂蓋結構34的頂表面可與頂部半導體層30L的頂表面基本上共面，或者可位于頂部半導體層30L的頂表面下方。電介質(zhì)頂蓋結構34的電介質(zhì)材料可以是例如氮化硅或電介質(zhì)金屬氧化物材料。在一個實施例中，電介質(zhì)頂蓋結構34的電介質(zhì)材料可被選定為對于隨后用于懸掛納米線的各向同性蝕刻而言是抵抗蝕刻的。例如，可通過化學氣相沉積(CVD)沉積電介質(zhì)頂蓋結構34的電介質(zhì)材料。
[0056]電介質(zhì)頂蓋結構34接觸導電帶結構18的頂表面。具體地，每個電介質(zhì)頂蓋結構34的底表面可以是平整的，與位于正下方的導電帶結構18的頂表面重合。
[0057]例如，通過對下焊盤層選擇性進行的濕蝕刻，去除上焊盤層。隨后，例如，通過另一個濕蝕刻，去除下焊盤層。
[0058]參照圖2A和圖2B，光致抗蝕劑層37可被施用到頂部半導體層30L上方。光致抗蝕劑層37可被光刻圖案化以形成多個光致抗蝕劑部分，每個光致抗蝕劑部分包括具有第一寬度wl的第一寬度區(qū)和具有第二寬度《2的第二寬度區(qū)的交替序列，第二寬度《2小于第一寬度wl。第一寬度wl和第二寬度《2中的每一個是光刻寬度，即，可采用單個光刻曝光步驟和后續(xù)顯影來印刷的寬度。
[0059]光致抗蝕劑層37的每個連續(xù)部分可沿著與第一寬度wl和第二寬度的方向垂直的方向延伸。光致抗蝕劑層37的每個連續(xù)部分內(nèi)的圖案沿著與第一寬度wl和第二寬度垂直的水平方向(例如，沿著面B-B’內(nèi)的水平方向)可以是周期性的。光致抗蝕劑層37的每個連續(xù)部分內(nèi)的圖案的周期性可以是第一寬度區(qū)的長度和第二寬度區(qū)的長度之和，這與圖2A中示出的區(qū)域的橫向尺寸一致。光致抗蝕劑層37的每個連續(xù)部分的光刻圖案沿著第一寬度wl和第二寬度w2的方向可以是重復的，并且沿著與第一寬度wl和第二寬度w2垂直的水平方向有偏移。該偏移可以是光致抗蝕劑層37的連續(xù)部分的周期性的一半，即，第一寬度區(qū)的長度和第二寬度區(qū)的長度之和的一半。
[0060]第一寬度wl被選定為大于沿著第一寬度wl的方向的深溝槽的尺寸。在一個實施例中，各第一寬度區(qū)可連續(xù)覆蓋相鄰的各對深溝槽。另外，各第一寬度區(qū)可覆蓋橫向圍繞相鄰一對深溝槽的區(qū)域。第二寬度《2可以是光刻最小尺寸，S卩，可被光刻印刷的最小尺寸。例如，根據(jù)用來將光致抗蝕劑層37圖案化的光刻工具的能力，第二寬度w2可以是45nm至150nmo
[0061]通過蝕刻將光致抗蝕劑層37中的圖案轉印到頂部半導體層30L中，所述蝕刻可以是各向異性蝕刻。在蝕刻期間，去除頂部半導體層30L沒有被光致抗蝕劑層37覆蓋的部分。圖案化的半導體材料部分30P形成在光致抗蝕劑層37的各剩余部分下方。各個圖案化的半導體材料部分30P復制光致抗蝕劑層37的覆蓋部分中的圖案。例如，每個圖案化的半導體材料部分30P可包括具有第一寬度wl的第一部分和具有第二寬度《2的第二部分。
[0062]參照圖3A和圖3B，例如，通過灰化，對于圖案化的半導體材料部分30P和電介質(zhì)頂蓋結構34選擇性去除光致抗蝕劑層37。各圖案化的半導體材料部分30P包括具有第一寬度wl并且橫向圍繞兩個深溝槽的至少一個第一寬度區(qū)和具有第二寬度w2的至少一個第二寬度區(qū)。在一個實施例中，圖案化的半導體材料部分30P的各第一寬度區(qū)的側壁按第一寬度wl橫向分隔，圖案化的半導體材料部分30P的各第二寬度區(qū)的側壁按第二寬度w2橫向分隔。
[0063]參照圖4A和圖4B，示例性半導體結構經(jīng)受氧化環(huán)境，使得圖案化的半導體材料部分30P的半導體材料的表面部分被轉化成半導體氧化物材料。例如，如果圖案化的半導體材料部分30P包括硅，則半導體氧化物材料可包括氧化硅。如果圖案化的半導體材料部分30P包括硅鍺合金，則半導體氧化物材料可包括氧化硅-鍺，即，氧化硅和氧化鍺的合金。
[0064]例如，可通過采用水蒸氣的濕法氧化、采用氧氣的干法氧化、或采用包括等離子體的氧氣的等離子體氧化，執(zhí)行對圖案化的半導體材料部分30P的半導體材料的表面部分的氧化。例如，在被構造成在范圍是600°C至1200°C的升高溫度(盡管還可采用更低和更高的溫度)下提供氧化環(huán)境的爐子中，執(zhí)行濕法氧化或干法氧化。如本領域中已知的，可在等離子體加工腔室中執(zhí)行等離子體氧化。隨后，例如，通過可采用例如基于HF的化學品的濕法蝕刻，對于圖案化的半導體材料部分的剩余部分的半導體材料，選擇性去除半導體氧化物材料。
[0065]選擇氧化處理的處理參數(shù)(包括氧化處理的持續(xù)時間)，使得氧化之后圖案化的半導體材料部分30P的各第二寬度區(qū)的未氧化剩余部分具有目標寬度和目標高度。圖案化的半導體材料部分30P的第二寬度區(qū)的剩余部分的目標寬度的范圍在2nm至30nm，盡管還可采用更小和更大的目標寬度。圖案化的半導體材料部分30P的第二寬度區(qū)的剩余部分的目標高度的范圍在2nm至30nm，盡管還可采用更小和更大的目標高度。
[0066]因為圖案化的半導體材料部分30P的第二寬度區(qū)的各剩余部分的目標寬度和目標高度是幾納米或幾十納米的量級，所以圖案化的半導體材料部分30P的第二寬度區(qū)的剩余部分在本文中被稱為半導體納米線30N。如本文使用的，“半導體納米線”是指沿著縱向方向延伸的連續(xù)半導體結構，在垂直于縱向方向的所有方向上具有范圍在Inm至10nm之間的至少一個均勻橫向尺寸。例如，半導體納米線可具有范圍在Inm至10nm之間的均勻?qū)挾群头秶贗nm至10nm之間的均勻高度?？晒┻x擇地，半導體納米線可具有圓柱體的形狀并且具有范圍在Inm至10nm之間的直徑。在一個實施例中，各半導體納米線可具有在本文中被稱為納米線寬度wn的均一寬度。納米線寬度wn可以是例如2nm至30nm，盡管還可采用更小和更大的納米線寬度wn。
[0067]各圖案化的半導體材料部分30P的第一寬度區(qū)的剩余部分存在于每對相鄰深溝槽之間。這個部分在本文中被稱為焊盤部分30D，各焊盤部分的寬度在本文中被稱為焊盤寬度wd。沒有接觸焊盤部分30D的各導電頂蓋結構18的側壁與在本文中被稱為環(huán)繞式半導體部分30W的圖案化的半導體材料部分30P的另一剩余部分橫向接觸。焊盤部分30D可橫向鄰接兩個環(huán)繞式半導體部分30W。
[0068]因此，在氧化處理和去除通過氧化處理形成的半導體氧化物材料之后的各圖案化的半導體材料結構30P可包括與兩個環(huán)繞式半導體部分30W橫向鄰接的至少一個半導體納米線30N、至少兩個環(huán)繞式半導體部分30W和至少一個焊盤部分30D。各環(huán)繞式半導體部分30W可鄰接半導體納米線30N和焊盤部分30D。各焊盤部分30D可鄰接兩個環(huán)繞式半導體部分30W。導電頂蓋結構18的每個側壁的一部分橫向接觸焊盤部分30D或環(huán)繞式半導體部分 30ffo
[0069]每個焊盤部分30D可包括中心部分C，中心部分C與圖案化的半導體材料部分30P的剩余部分的物理暴露的側壁表面橫向分隔一定距離，該距離大于半導體納米線30N內(nèi)的任一點和圖案化的半導體材料部分30P的剩余部分的物理暴露側壁的表面之間的最大距離。
[0070]參照圖5A和圖5B，采用諸如濕法蝕刻的各向同性蝕刻，去除埋入絕緣體層20在半導體納米線30N和環(huán)繞式半導體部分30W下面的部分。例如,可采用基于HF的濕法蝕刻底切半導體納米線30N和環(huán)繞式半導體部分30W。選擇各向同性蝕刻的持續(xù)時間，使得半導體納米線30N的所有底表面變得與埋入絕緣體層20的凹進頂表面分隔，即，不接觸埋入絕緣體層20的凹進頂表面。另外，選擇各向同性蝕刻的持續(xù)時間，使得焊盤部分30D的中心部分C沒有因各向同性蝕刻而被底切。
[0071]因此，焊盤部分30D的中心部分C的底表面和埋入絕緣體層的未蝕刻頂表面之間的物理接觸為半導體納米線30N和環(huán)繞式半導體部分30W提供機械支承。半導體納米線30N和一對鄰接的環(huán)繞式半導體部分30W可被焊盤部分30D的一對中心部分C懸于埋入絕緣體層20的凹進表面上方。各導電頂蓋結構18的側壁的一部分可物理暴露于各環(huán)繞式半導體部分30W下方。
[0072]各半導體納米線30N覆在埋入絕緣體層20上。各半導體納米線30N與埋入絕緣體層20的平整頂表面(即，埋入絕緣體層20的凹進部分的表面)垂直分隔開。半導體納米線30N的縱向方向是水平的，因此，平行于埋入絕緣體層20的平整頂表面。埋入絕緣體層20的平整頂表面鄰接與導電頂蓋結構18鄰接的埋入絕緣體層20的各彎曲頂表面。
[0073]參照圖6A和圖6B，柵電介質(zhì)層32L可至少形成在圖案化的半導體材料部分30P的半導體表面上。在一個實施例中，可通過將圖案化的半導體材料部分30P的表面部分轉換成電介質(zhì)性的含半導體材料(dielectric semiconductor-containing material)(諸如，電介質(zhì)性的半導體氧化物、電介質(zhì)性的半導體氮化物、電介質(zhì)性的半導體氮氧化物、或它們的組合)來形成柵電介質(zhì)層32L。例如，如果圖案化的半導體材料部分30P包括硅，則電介質(zhì)性的含半導體材料可以是氧化硅、氮化硅、氮氧化硅、或它們的組合。柵電介質(zhì)層32L的厚度可以是例如0.5nm至6nm,盡管還可采用更小和更大的厚度。
[0074]可供選擇地或另外地，可通過沉積電介質(zhì)材料形成柵電介質(zhì)層32L。在一個實施例中，可通過諸如原子層沉積(ALD)和/或化學氣相沉積(CVD)的保形沉積方法沉積柵電介質(zhì)層32L的材料。在一個實施例中，沉積的電介質(zhì)材料可包括諸如氧化硅的電介質(zhì)半導體氧化物。可供選擇地或另外地，沉積的電介質(zhì)材料可包括電介質(zhì)金屬氧化物、電介質(zhì)金屬氮化物和/或電介質(zhì)金屬氮氧化物。在一個實施例中，沉積的電介質(zhì)材料可包括本領域中已知的高介電常數(shù)(高k)柵電介質(zhì)材料。
[0075]柵電介質(zhì)層32L繞半導體納米線30N的縱向方向連續(xù)圍繞各半導體納米線30N。各半導體納米線30N的底表面上的柵電介質(zhì)層32L的底部部分可覆在埋入絕緣體層20的平整頂表面上并且可以與其垂直分隔開，所述平整頂表面是埋入絕緣體層20的凹進表面。
[0076]參照圖7A和圖7B，柵堆疊形成在半導體納米線30N的中心部分上方和深溝槽電容器上方。例如，可沉積柵電極層和電介質(zhì)柵頂蓋層，隨后將它們圖案化，以形成柵堆疊。柵電極層的各剩余部分構成柵電極36，電介質(zhì)柵頂蓋層的各剩余部分構成電介質(zhì)柵頂蓋38。
[0077]柵電極層包括導電材料，所述導電材料可包括摻雜半導體材料、金屬材料、或它們的組合。例如，可通過化學氣相沉積(CVD)、物理氣相沉積(PVD)、或用于沉積導電材料的任何其它已知方法沉積柵電極層。在深溝槽上方測得的柵電極層的厚度可以是20nm至300nm，盡管還可采用更小和更大的厚度。柵電極層被沉積在各半導體納米線30N下方。
[0078]電介質(zhì)柵頂蓋層包括諸如氮化硅、氧化硅、氮氧化硅和/或電介質(zhì)金屬氧化物的電介質(zhì)材料。例如，可通過化學氣相沉積沉積電介質(zhì)柵頂蓋層。電介質(zhì)柵頂蓋層的厚度可以是5nm至50nm,盡管還可采用更小和更大的厚度。
[0079]例如，通過以下步驟將電介質(zhì)柵頂蓋層和柵電極層圖案化:在電介質(zhì)柵頂蓋層上方施用光致抗蝕劑層(未示出)，通過光刻方法將光致抗蝕劑層圖案化，通過蝕刻將光致抗蝕劑層中的圖案轉印到電介質(zhì)柵頂蓋層和柵電極層的堆疊中。所述蝕刻可包括諸如反應離子蝕刻的各向異性蝕刻，它將光致抗蝕劑層中的圖案轉印到電介質(zhì)柵頂蓋層和柵電極層的堆疊中?？蛇x擇所述蝕刻的化學品，使得在蝕刻柵電極層期間柵電介質(zhì)層32L的材料不被蝕刻。因此，蝕刻可停止于柵電介質(zhì)層32L的表面。
[0080]一旦埋入絕緣體層20的頂表面被物理暴露于沒有被圖案化的光致抗蝕劑層覆蓋的區(qū)域，就可采用各向同性蝕刻橫向蝕刻柵電極層的材料并且可選地橫向蝕刻電介質(zhì)柵頂蓋層的材料?？梢恢边M行對柵電極層的材料的橫向蝕刻，直到從沒有被光致抗蝕劑層覆蓋的半導體納米線30N的下面部分中去除了柵電極層的材料為止。隨后，例如，通過灰化去除光致抗蝕劑層。
[0081]形成在任何半導體納米線30N的中心部分上的各柵電極36可以是環(huán)繞式柵電極部分，其周向卷繞半導體納米線30N。環(huán)繞式柵電極部分繞半導體納米線30N的縱向方向連續(xù)地圍繞半導體納米線30N。各環(huán)繞式柵電極部分通過柵電介質(zhì)層32L與半導體納米線分隔開。各環(huán)繞式柵電極部分可物理接觸埋入絕緣體層20的凹進部分處的平整頂表面。
[0082]各柵電極36覆在深溝槽電容器上的部分在本文中被稱為通過柵電極部分(passing gate electrode port1n)。各通過柵電極部分可與至少一個環(huán)繞式柵電極部分一體形成。換句話講，柵電極36可包括卷繞半導體納米線30N的至少一個環(huán)繞式柵電極部分和覆在深溝槽電容器上的至少一個通過柵電極部分。各通過柵電極部分與下面的深溝槽電容器通過電介質(zhì)頂蓋結構34電隔離。環(huán)繞式半導體部分30W的子部分位于通過柵電極部分下面，橫向接觸導電頂蓋結構18。
[0083]可選地，例如，通過離子注入可將諸如B、In、Ga、P、As和/或Sb的電摻雜物注入半導體納米線30N的不在柵電極36下面的部分中。半導體納米線30N的被注入部分可被摻雜電摻雜物，并且可變成接觸導電頂蓋結構18的源擴展區(qū)32SE或不接觸導電頂蓋結構18的漏擴展區(qū)32DE。在一個實施例中，漏擴展區(qū)32DE可形成在半導體納米線30N的位于一對柵電極36之間的部分中。
[0084]參照圖8A和圖8B，光致抗蝕劑層57可被施用到第一示例性結構上方并且被光刻圖案化，以在包括圖案化的半導體材料部分30P的焊盤部分30D的區(qū)域中形成開口?？刹捎酶飨虍愋晕g刻，從圖案化的光致抗蝕劑層57中的開口的區(qū)域內(nèi)去除柵電介質(zhì)層30L和圖案化的半導體材料部分30P的各個部分?？赏ㄟ^各向異性蝕刻去除所有焊盤部分30D。在一個實施例中，可在各向異性蝕刻期間，去除電介質(zhì)頂蓋結構34的位于光致抗蝕劑層57中的開口區(qū)域內(nèi)的部分。在一個實施例中，可在各向異性蝕刻期間，凹進導電頂蓋結構18的位于光致抗蝕劑層57中的開口區(qū)域內(nèi)的部分。
[0085]參照圖9A和圖9B，通過沉積電介質(zhì)材料層并且用各向異性蝕刻去除電介質(zhì)材料層的垂直部分來形成至少一個柵分隔件。例如，可通過沉積第一保形電介質(zhì)材料層并且通過各向異性蝕刻第一保形電介質(zhì)材料層的物理暴露的水平部分，在柵電極36和電介質(zhì)柵頂蓋38的垂直側壁上和半導體納米線36N下方直接形成第一柵分隔件52。隨后，可通過沉積第二保形電介質(zhì)材料層并且通過各向異性蝕刻第二保形電介質(zhì)材料層的水平部分，在第一柵分隔件52的外側壁上形成第二柵分隔件54。
[0086]第一柵分隔件52和第二柵分隔件54可包括可選自例如氧化硅、氮化硅和氮氧化硅的不同電介質(zhì)材料。第一柵分隔件52可接觸環(huán)繞式柵電極部分的所有側壁。另外，第一柵分隔件52可接觸埋入絕緣體層20的凹進部分的平整頂表面。
[0087]參照圖1OA和圖10B，通過各向異性蝕刻，去除圖案化的半導體結構30P的沒有被電介質(zhì)柵頂蓋38或柵分隔件(52、54)覆蓋的部分。各向異性蝕刻去除柵電介質(zhì)層32L的物理暴露部分的電介質(zhì)材料和圖案化的半導體材料部分的不在電介質(zhì)柵頂蓋38或柵分隔件(52、54)下面的半導體材料。
[0088]因此，通過各向異性蝕刻，蝕刻半導體納米線30N的不在柵電極36或柵分隔件(52,54)下面的部分。通過各向異性蝕刻，去除各半導體納米線30N鄰接環(huán)繞式半導體部分30W的部分。另外，去除各半導體納米線30N的位于柵分隔件(52、54)的一對最靠外表面之間的部分，使得半導體納米線30N被劃分成兩個半導體納米線部分，其中每個半導體納米線部分在本文中被稱為半導體納米線30。柵電介質(zhì)層32L的位于半導體納米線30上的各剩余部分構成柵電介質(zhì)30。
[0089]各半導體納米線30的在各向異性蝕刻之后物理暴露的第一端面30E1可面對導電頂蓋結構18。各半導體納米線30的在各向異性蝕刻之后物理暴露的第二端面30E2可面對另一個半導體納米線20的另一個第二端面30E2。半導體納米線30的第一端面和第二端面(30E1、30E2)垂直于半導體納米線30的縱向方向。因為在各向異性蝕刻期間采用柵分隔件(52、54)作為蝕刻掩模，所以半導體納米線30的第一端面和第二端面(30E1、30E2)可與至少一個柵分隔件(52、54)的外表面的垂直部分(即，第二柵分隔件54的最靠外表面的垂直部分)垂直重合。
[0090]在去除半導體納米線的沒有被電介質(zhì)柵頂蓋38或柵分隔件(52、54)覆蓋的部分的同時，去除了焊盤部分30D的子部分。環(huán)繞式半導體部分30W和焊盤部分30D的剩余部分存在于柵電極36的通過柵電極部分下面。環(huán)繞式半導體部分30W和焊盤部分30D的剩余部分是與半導體納米線30被柵電極36的卷繞柵電極部分圍繞的部分具有相同組分和厚度的半導體材料部分，在本文中被稱為導電頂蓋接觸半導體材料部分33。半導體納米線30被柵電極36的卷繞柵電極部分圍繞的部分隨后被用作采用半導體納米線30形成的場效應晶體管的本體區(qū)。
[0091]參照圖1IA和圖11B，源區(qū)62和漏區(qū)64可分別形成在半導體納米線30的第一端面30E1(參見圖10B)上和第二端面30E2(參見圖10B)上。例如，可通過采用選擇性外延工藝沉積半導體材料，形成源區(qū)62和漏區(qū)64。在一個實施例中，源區(qū)62和漏區(qū)64可被形成為與半導體納米線30內(nèi)的單晶半導體材料外延對準的單晶半導體材料部分。在一個實施例中，可用P型摻雜物和η型摻雜物的原位摻雜來形成源區(qū)62和漏區(qū)64。在另一個實施例中，源區(qū)62和漏區(qū)64可被形成為未摻雜半導體材料部分，例如，可通過離子注入將電摻雜物引入源區(qū)62和漏區(qū)64中。
[0092]在一個實施例中，導電頂蓋結構18的導電材料可以是金屬材料，半導體材料的選擇性沉積不是從該金屬材料進行的。在這種情況下，在選擇性外延期間半導體材料的選擇性沉積只是從半導體納米線30的第一端面30Ε1和第二端面30Ε2進行的。
[0093]各源區(qū)62在半導體納米線30的第一端面30Ε1處接觸半導體納米線30的一端。各漏區(qū)64在半導體納米線30的第二端面30Ε2處接觸半導體納米線30的另一端。在源區(qū)62和半導體納米線30之間的交界面內(nèi)，各源區(qū)62的垂直表面接觸半導體納米線30的垂直表面，即，第一端面30Ε1。在漏區(qū)64和半導體納米線30之間的交界面內(nèi)，各漏區(qū)64的垂直表面接觸半導體納米線30的另一個垂直表面，即，第二端面30Ε2。
[0094]各源區(qū)62可在有或沒有晶體學小面的情況下在所有方向上從半導體納米線30的第一端面30Ε1開始生長。各源區(qū)62可接觸與第一端面30Ε1在同一垂直面內(nèi)的柵電介質(zhì)32的側壁表面。因此，各源區(qū)62的接觸第一端面30Ε1的垂直表面的面積可大于第一端面30Ε1的面積。同樣地，各漏區(qū)64可在有或沒有晶體學小面的情況下在所有方向上從半導體納米線30的第二端面30Ε2開始生長。各漏區(qū)64可接觸與第二端面30Ε2在同一垂直面內(nèi)的柵電介質(zhì)32的側壁表面。因此，接觸第二端面30Ε2的各漏區(qū)64的垂直表面的面積可大于第二端面30Ε2的面積。
[0095]各源區(qū)62可延伸到半導體納米線30的接觸源區(qū)62的最底部表面下方。另外，各源區(qū)62可在與半導體納米線30的縱向方向垂直的水平方向上(B卩，在垂直于Β-Β’面的方向上)橫向地延伸得比半導體納米線30的接觸源區(qū)62的最靠外橫向表面更遠。各漏區(qū)64可延伸到半導體納米線30的接觸漏區(qū)64的最底部表面下方。另外，各漏區(qū)64可在與半導體納米線30的縱向方向垂直的水平方向上(即，在垂直于B-B’面的方向上)橫向地延伸得比半導體納米線30的接觸漏區(qū)64的最靠外橫向表面更遠。
[0096]參照圖12A和圖12B，金屬半導體合金部分可形成在源區(qū)62和漏區(qū)64上。例如，源側金屬半導體合金部分72可形成在各源區(qū)62上，漏側金屬半導體合金部分74可形成在各漏區(qū)64上。例如，可通過沉積金屬層，并且通過使金屬層內(nèi)的金屬與下面的源區(qū)62和漏區(qū)64的半導體材料反應，形成各種金屬半導體合金部分(72、74)。可針對各種金屬半導體合金部分(72、74)選擇性去除金屬層的未反應部分。
[0097]各源側金屬半導體合金部分72接觸源區(qū)62和導電頂蓋結構18。因此，通過源區(qū)62和源側金屬半導體合金部分72的組合，在各半導體納米線30的第一端面30E1 (參見圖10B)和導電頂蓋結構18之間形成導電路徑。
[0098]參照圖13A和圖13B，例如，通過化學氣相沉積，沉積包括電介質(zhì)材料的接觸層級電介質(zhì)層80。接觸層級電介質(zhì)層80的電介質(zhì)材料可包括例如氧化硅、氮化硅、多孔或非多孔有機硅酸鹽玻璃、或它們的組合?？蛇x地，例如，可通過化學機械平坦化(CMP)來平坦化接觸層級電介質(zhì)層80的頂表面。
[0099]可通過接觸層級電介質(zhì)層80形成各種接觸通孔結構，以為示例性半導體結構的各種元件提供電接觸。在一個實施例中，各種接觸通孔結構可包括接觸兩個漏側金屬半導體合金部分74的漏接觸通孔結構88。另外，各種接觸通孔結構可包括可接觸柵電極36的柵接觸通孔結構(未示出)。
[0100]深溝槽電容器(12、14、16)的各內(nèi)部電極16電連接到存取晶體管。具體地，各內(nèi)部電極16通過導電頂蓋結構18和源側金屬半導體合金部分72連接到納米線存取晶體管的源區(qū)62。納米線存取晶體管包括:源區(qū)62 ;源擴展區(qū)32SE，其位于半導體納米線30的一端內(nèi)并且接觸源區(qū)62 ;漏延伸區(qū)32DE，其位于半導體納米線30的另一端內(nèi)；本體區(qū)，其位于源擴展區(qū)32SE和漏擴展區(qū)32DE之間；柵電介質(zhì)32 ;柵電極36的環(huán)繞式柵電極部分，其繞半導體納米線30的縱向方向卷繞本體區(qū)。
[0101]參照圖14A和圖14B，如果導電頂蓋結構18的材料允許從其選擇性沉積半導體材料，則可得到示例性半導體結構的變形形式。在這種情況下，在圖1lA和圖1lB的處理步驟中，在選擇性沉積半導體材料期間，半導體材料同時從第一端面30E1和導電頂蓋結構18的物理暴露表面開始生長。在一個實施例中，導電頂蓋結構18的導電材料可以是從其進行半導體材料的選擇性沉積的半導體材料。從第一端面30E1和導電頂蓋結構18的物理暴露表面開始生長的兩個半導體材料部分合并，變成源區(qū)62。隨后，順序地執(zhí)行圖12A、圖12B、圖13A、圖13B、圖14A和圖14B的處理步驟，以得到圖14A和圖14B中示出的示例性半導體結構的變形形式。
[0102]雖然已經(jīng)依據(jù)特定實施例描述了本公開，但依據(jù)以上描述，顯而易見，本領域的技術人員將清楚眾多替代形式、修改形式和變形形式。本文描述的各實施例可單獨地實現(xiàn)或與任何其它實施例組合起來實現(xiàn)，除非另外明確陳述或顯然不符。因此，本公開旨在涵蓋落入本公開和下面權利要求書的范圍和精神內(nèi)的所有這種替代形式、修改形式和變形形式。
[0103]工業(yè)可應用性
[0104]本發(fā)明發(fā)現(xiàn)了制造半導體結構的工業(yè)可應用性，所述半導體結構特別地是用于設計和制造與VLSI芯片集成的器件和電路的領域中的半導體納米線，VLSI芯片應用于各式各樣的電子和電氣設備中。
【權利要求】
1.一種半導體結構,包括: 溝槽電容器(12、14、16)，所述溝槽電容器(12、14、16)嵌入基板⑶中并且包括內(nèi)部電極(16)、節(jié)點電介質(zhì)(14)和外部電極(12)； 導電帶結構(18)，所述導電帶結構(18)覆在所述內(nèi)部電極上方并與之接觸； 半導體納米線(30N)，所述半導體納米線(30N)覆在所述基板中的絕緣體層(20)上； 源區(qū)(62)，所述源區(qū)(62)接觸所述半導體納米線的一端；以及 源側金屬半導體合金部分(72)，所述源側金屬半導體合金部分(72)接觸所述源區(qū)。
2.根據(jù)權利要求1所述的半導體結構，還包括環(huán)繞式柵電極部分(36)，所述環(huán)繞式柵電極部分(36)圍繞所述半導體納米線的中心部分并且通過柵電介質(zhì)與所述半導體納米線分隔開。
3.根據(jù)權利要求1所述的半導體結構，其中所述半導體納米線(30N)與絕緣體層的平整頂表面垂直分隔開，并且所述半導體納米線的縱向方向平行于所述絕緣體層的所述平整頂表面。
4.根據(jù)權利要求3所述的半導體結構，其中所述絕緣體層的所述平整頂表面與所述絕緣體層的與所述導電頂蓋結構(18)鄰接的彎曲頂表面鄰接。
5.根據(jù)權利要求3所述的半導體結構，還包括橫向接觸所述環(huán)繞式柵電極部分的所有側壁的至少一個柵分隔件。
6.根據(jù)權利要求5所述的半導體結構，其中所述至少一個柵分隔件(52)接觸所述平整頂表面。
7.根據(jù)權利要求5所述的半導體結構，其中所述半導體納米線的與所述半導體納米線的縱向方向垂直的端面與所述至少一個柵分隔件的外表面的垂直部分垂直地重合。
8.根據(jù)權利要求1所述的半導體結構，還包括源擴展區(qū)，所述源擴展區(qū)位于所述半導體納米線的一端內(nèi)并且接觸所述源區(qū)。
9.根據(jù)權利要求1所述的半導體結構，其中在所述源區(qū)和所述半導體納米線的交界面內(nèi)，所述源區(qū)的垂直表面接觸所述半導體納米線的垂直表面，所述源區(qū)的所述垂直表面的面積大于所述半導體納米線的所述垂直表面。
10.根據(jù)權利要求1所述的半導體結構，還包括接觸所述半導體納米線的端面的漏區(qū)(64)ο
11.根據(jù)權利要求1所述的半導體結構，其中所述源區(qū)延伸到所述半導體納米線的最底部表面下方，并且在與所述半導體納米線的縱向方向垂直的水平方向上橫向地延伸超出所述半導體納米線的最靠外的橫向表面。
12.根據(jù)權利要求1所述的半導體結構，還包括通過柵電極部分，所述通過柵電極部分覆在所述深溝槽電容器上并且與所述深溝槽電容器電隔離。
13.根據(jù)權利要求12所述的半導體結構，還包括至少一個半導體材料部分，所述至少一個半導體材料部分在所述通過柵電極部分的一部分下面并且橫向接觸所述導電頂蓋結構(34)。
14.根據(jù)權利要求13所述的半導體結構，其中所述至少一個半導體材料部分中的每一個與被所述環(huán)繞式柵電極部分圍繞的所述半導體納米線內(nèi)的本體區(qū)具有相同的組分和厚度。
15.—種形成半導體結構的方法，所述方法包括: 在包括操縱基板、埋入絕緣體層(20)和頂部半導體層的絕緣體上半導體基板(8)中，形成包括內(nèi)部電極(16)、節(jié)點電介質(zhì)(14)和外部電極(12)的溝槽電容器(12、14、16)； 在所述內(nèi)部電極上方形成導電頂蓋結構； 用所述頂部半導體層的一部分形成包括半導體納米線(30N)和環(huán)繞式半導體部分(30D)的圖案化的半導體材料結構(30P)，所述環(huán)繞式半導體部分(30D)橫向接觸所述導電頂蓋結構(18)； 去除所述半導體納米線的與所述環(huán)繞式半導體部分(30D)鄰接的部分，其中，所述半導體納米線的端面被物理暴露； 通過沉積至少一種導電材料，在物理暴露的所述端面和所述導電頂蓋結構之間形成導電路徑。
16.根據(jù)權利要求15所述的方法，還包括從所述半導體納米線下面去除所述埋入絕緣體層的上部部分。
17.根據(jù)權利要求16所述的方法，還包括形成柵電介質(zhì)層，所述柵電介質(zhì)層繞所述半導體納米線的縱向方向連續(xù)地圍繞所述半導體納米線，其中，所述柵電介質(zhì)層的底部部分覆在所述埋入絕緣體層的平整頂表面上并且與所述埋入絕緣體層的平整頂表面垂直分隔開。
18.根據(jù)權利要求16所述的方法，其中所述圖案化的半導體材料結構還包括鄰接所述環(huán)繞式半導體部分的焊盤部分，其中在去除所述埋入絕緣體層的所述上部部分之后，所述埋入絕緣體層接觸所述焊盤部分的中心部分。
19.根據(jù)權利要求18所述的方法，其中所述環(huán)繞式半導體部分和所述焊盤部分橫向圍繞所述導電頂蓋結構并且接觸所述導電頂蓋結構的側壁。
20.根據(jù)權利要求15所述的方法，還包括通過在物理暴露的所述端面上沉積半導體材料來形成源區(qū)，其中所述源區(qū)變成所述導電路徑的一部分。
21.根據(jù)權利要求20所述的方法，還包括: 去除所述半導體納米線的另一個部分，其中所述半導體納米線的另一個端面被物理暴露；以及 通過在物理暴露的所述另一個端面上沉積所述半導體材料，形成漏區(qū)。
22.根據(jù)權利要求20所述的方法，其中通過選擇性外延來沉積所述半導體材料，并且所述半導體材料與所述半導體納米線內(nèi)的單晶半導體材料外延對準。
23.根據(jù)權利要求20所述的方法，還包括通過使金屬與所述半導體材料反應在所述源區(qū)上形成金屬半導體合金部分，其中所述金屬半導體合金部分接觸所述導電頂蓋結構。
24.根據(jù)權利要求20所述的方法，還包括: 繞所述半導體納米線形成柵電介質(zhì)層； 繞所述半導體納米線形成柵電極，其中所述柵電極繞所述半導體納米線的縱向方向連續(xù)圍繞所述半導體納米線。
25.根據(jù)權利要求24所述的方法，還包括: 在所述環(huán)繞式柵電極部分的側壁上形成至少一個柵分隔件； 采用各向異性蝕刻，蝕刻所述半導體納米線的沒有在所述柵電極或所述至少一個柵分隔件下面的部分，其中通過所述各向異性蝕刻來蝕刻所述半導體納米線的所述部分。
【文檔編號】H01L21/8242GK104335349SQ201380027013
【公開日】2015年2月4日 申請日期:2013年5月15日 優(yōu)先權日:2012年6月7日
【發(fā)明者】J·常, J·W·斯萊特 申請人:國際商業(yè)機器公司