集成電路設(shè)計(jì)的制作方法
【專利摘要】形成混合分裂柵半導(dǎo)體的方法。根據(jù)本發(fā)明的方法實(shí)施例，以第一深度在半導(dǎo)體襯底中形成多個(gè)第一溝槽。以第二深度在所述半導(dǎo)體襯底中形成多個(gè)第二溝槽。所述第一多個(gè)溝槽平行于第二多個(gè)溝槽。所述多個(gè)第一溝槽的溝槽與所述多個(gè)第二溝槽的溝槽相間且相鄰。
【專利說明】集成電路設(shè)計(jì)
[0001] 相關(guān)案例
[0002] 本申請是于2009年10月21日提交的、Gao等人的、題目為"Split Gate Semiconductor Device with Curved Gate Oxide Profile，'、共同待審（c〇-pending)共 同擁有（commonly-owned)的美國專利申請12/603, 028的部分繼續(xù)申請，并要求其優(yōu)先 權(quán)。本申請是于2010年8月26日提交的、Terrill等人的、題目為"Structures and Methods of Fabricating Split Gate MIS Devices"、共同待審（c〇-pending)共同擁有 (commonly-owned)的美國專利申請12/869, 554的部分繼續(xù)申請，以及要求其優(yōu)先權(quán)。本申 請和于2012年4月30日提交的美國專利申請?zhí)?3/460, 600相關(guān)并要求其優(yōu)先權(quán)，該美國 專利申請的公開通過引用并入本文。所有這些申請通過引用完全的并入本文。

【技術(shù)領(lǐng)域】
[0003] 本發(fā)明的實(shí)施例與集成電路設(shè)計(jì)和制造領(lǐng)域相關(guān)。更具體地，本發(fā)明的實(shí)施例與 用于混合分裂柵半導(dǎo)體（hybrid split gate semiconductor)的系統(tǒng)和方法相關(guān)。

【背景技術(shù)】
[0004] 分裂柵（Split-gate)功率MOSFETs (金屬氧化物半導(dǎo)體場效應(yīng)管）與具有非分裂 柵（non-Split gate)結(jié)構(gòu)的功率MOSFETs相比具有公認(rèn)的優(yōu)點(diǎn)。然而，常規(guī)的分裂柵功 率MOSFETs并不能從工藝尺寸（process geometry)的減小，例如，柵極之間的節(jié)距的減小， 中大幅度受益。亞微米單元節(jié)距縮放對于增加溝道密度通常是有利的，其反過來減小單位 面積的溝道電阻。然而，這種縮放同樣可以導(dǎo)致不利的更窄的單位面積的臺面寬度（mesa width),這有可能增加漂移區(qū)域電阻。另外，柵極和屏蔽電極（shield electrodes)的更高 密度可能會導(dǎo)致有害的更高的柵極電荷和輸出電容。


【發(fā)明內(nèi)容】

[0005] 因此，所需要的是用于混合分裂柵半導(dǎo)體器件的系統(tǒng)和方法。另外需要的是用于 具有在更精細(xì)的，例如更小的，柵極間節(jié)距尺寸下改善性能的混合分裂柵半導(dǎo)體器件的系 統(tǒng)和方法。更需要存在的是與集成電路設(shè)計(jì)、制造和測試的現(xiàn)有的系統(tǒng)和方法相兼容且互 補(bǔ)的、用于混合分裂柵半導(dǎo)體器件的系統(tǒng)和方法。本發(fā)明的實(shí)施例是對這些需要做出響應(yīng) 的嘗試。
[0006] 根據(jù)本技術(shù)的實(shí)施例，半導(dǎo)體器件包括堅(jiān)直溝道區(qū)、以第一深度位于所述堅(jiān)直溝 道區(qū)的第一側(cè)的柵極、以第二深度位于所述堅(jiān)直溝道區(qū)的所述第一側(cè)的屏蔽結(jié)構(gòu)、以及以 第一深度位于所述堅(jiān)直溝道區(qū)的第二側(cè)的混合柵極。位于所述堅(jiān)直溝道區(qū)的所述第二側(cè)的 混合柵極下方的區(qū)域中沒有任何柵極或電極。
[0007] 根據(jù)本技術(shù)的另外一實(shí)施例，一種結(jié)構(gòu)包括設(shè)置于半導(dǎo)體襯底表面下方的第一延 長（elongated)結(jié)構(gòu)。所述第一延長結(jié)構(gòu)包括以第二深度位于所述表面下方的柵極結(jié)構(gòu)和 位于所述表面下方的屏蔽結(jié)構(gòu)。所述結(jié)構(gòu)進(jìn)一步包括以第一深度形成于所述表面下方的包 括混合柵極結(jié)構(gòu)的第二延長結(jié)構(gòu)。所述第二延長結(jié)構(gòu)沒有另外的柵極或電極結(jié)構(gòu)。所述第 一和第二延長結(jié)構(gòu)可以平行。
[0008] 根據(jù)本技術(shù)的另一個(gè)實(shí)施例，一種結(jié)構(gòu)包括以第一深度形成于半導(dǎo)體襯底內(nèi)的第 一多個(gè)第一溝槽和以第二深度形成于半導(dǎo)體襯底內(nèi)的第二多個(gè)第二溝槽。所述第一溝槽與 第二溝槽相平行以及所述第一溝槽與所述第二溝槽相間。所述第一溝槽可以填充包含第一 多晶硅和位于所述第一多晶硅上方的第二多晶硅的第一材料。
[0009] 根據(jù)本技術(shù)的一方法實(shí)施例，以第一深度在半導(dǎo)體襯底中形成多個(gè)第一溝槽。以 第二深度在所述半導(dǎo)體襯底中形成多個(gè)第二溝槽。所述第一多個(gè)溝槽平行于第二多個(gè)溝 槽。所述多個(gè)第一溝槽的溝槽與所述多個(gè)第二溝槽的溝槽相間并且相鄰。
[0010] 根據(jù)本技術(shù)的另外的方法實(shí)施例，以第一深度在半導(dǎo)體襯底中形成多個(gè)溝槽。所 述多個(gè)溝槽中的溝槽相互平行。掩蓋所述多個(gè)溝槽中的間隔的溝槽（alternate trenches) 并增加所述多個(gè)溝槽中未被掩蓋的溝槽的深度至第二深度。圖案化的襯墊氧化物層（pad oxide)可以形成用于所述增加的掩膜。
[0011] 根據(jù)本技術(shù)的又一方法實(shí)施例，形成包含多個(gè)平行的經(jīng)填充的溝槽結(jié)構(gòu)的堅(jiān)直溝 槽金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET)器件。所述多個(gè)平行的經(jīng)填充的溝槽結(jié)構(gòu)以 〇. 6微米或更小的節(jié)距距離隔開，以及每個(gè)所述平行的經(jīng)填充的溝槽結(jié)構(gòu)包括所述MOSFET 的柵極結(jié)構(gòu)。

【專利附圖】

【附圖說明】
[0012] 包含在本說明書中并且構(gòu)成本說明書的一部分的附圖示出了本發(fā)明的實(shí)施例，并 與說明書一起用于解釋本發(fā)明的原理。除非另有說明，附圖不是按比例繪制的。
[0013] 圖1示出了混合分裂柵半導(dǎo)體器件的溝槽部分的截面圖；
[0014] 圖2A、2B、2C、2D、2E和2F示出了根據(jù)制造混合分裂柵半導(dǎo)體的方法的示意圖。

【具體實(shí)施方式】
[0015] 現(xiàn)在將詳細(xì)地參考本發(fā)明的各種實(shí)施例、形成混合分離柵半導(dǎo)體的方法，其示例 示于附圖中。雖然本發(fā)明將結(jié)合這些實(shí)施例來說明，可以理解，它們并非試圖將本發(fā)明限制 于這些實(shí)施例。與此相反，本發(fā)明旨在覆蓋替換，修改和等同，其可以包括在如所附的權(quán)利 要求所限定的本發(fā)明的精神和范圍內(nèi)。此外，在本發(fā)明的以下詳細(xì)描述中，許多具體細(xì)節(jié)進(jìn) 行了闡述，以便徹底理解本發(fā)明。然而，本領(lǐng)域普通技術(shù)人員應(yīng)該意識到本發(fā)明可以在沒有 這些具體細(xì)節(jié)的情況下實(shí)施。在其他的實(shí)施方案中，公知的方法、過程、部件和電路未被詳 細(xì)描述，以免不必要地混淆本發(fā)明的各方面。
[0016] 符號和術(shù)語
[0017] 下面詳細(xì)的描述的一些部分以程序、步驟、邏輯塊、處理、操作以及可在計(jì)算機(jī)存 儲器上執(zhí)行的數(shù)據(jù)位的操作的其他符號表示的措詞而呈現(xiàn)。這些描述和表示是數(shù)據(jù)處理領(lǐng) 域的技術(shù)人員將他們工作的實(shí)質(zhì)最有效地傳達(dá)給本領(lǐng)域其他技術(shù)人員的手段。程序、計(jì)算 機(jī)執(zhí)行步驟、邏輯塊、處理、操作等，這里以及通常被認(rèn)為是通向預(yù)期結(jié)果的步驟和指令的 前后一致的順序。步驟是需要物理量的物理控制的那些。通常，盡管不是必須的，這些量表 現(xiàn)為能夠被存儲、傳送、組合、比較以及在計(jì)算機(jī)系統(tǒng)中以其它方式操縱的電或磁信號的形 式。有時(shí)已經(jīng)證明它是方便的，主要是為了通用的原因，把這些信號稱作位，值，元素，符號， 字符，術(shù)語，數(shù)字，或諸如此類。
[0018] 然而，應(yīng)當(dāng)牢記的是，所有這些和類似的術(shù)語將與適當(dāng)?shù)奈锢砹柯?lián)系在一起以及 僅僅是應(yīng)用于這些量的方便的標(biāo)簽。除非特別聲明，否則明顯的從以下的討論中，應(yīng)當(dāng)理解 在本發(fā)明的至始至終，使用諸如"連接"或"處理"或"分割"或"形成"或"摻雜"或"填充" 或"蝕刻"或"粗糙化"或"訪問"或"履行"或"生成"或"調(diào)整"或"創(chuàng)建"或"執(zhí)行"或"延 續(xù)"或"索引"或"處理"或"計(jì)算"或"翻譯"或"運(yùn)算"或"測定"或"采集"或"運(yùn)行"或類 似的術(shù)語的論述指的是計(jì)算機(jī)系統(tǒng)或者類似的電子計(jì)算裝置的動(dòng)作和處理，所述計(jì)算機(jī)系 統(tǒng)或者類似的電子計(jì)算裝置將表述為計(jì)算機(jī)系統(tǒng)的寄存器和存儲器中物理（電子）量的數(shù) 據(jù)操縱和變換為表述為計(jì)算機(jī)系統(tǒng)存儲器或寄存器或其他此類信息存儲、傳輸或顯示的設(shè) 備中的物理量的其他類似數(shù)據(jù)。
[0019] 附圖是未按比例繪制的，而且僅僅是結(jié)構(gòu)的部分，以及形成這些結(jié)構(gòu)的不同層可 以在圖中示出。此外，制造工藝和操作可以隨著本文所討論的工藝和操作執(zhí)行。即，在本文 示出和描述的操作之前、之間和/或之后可能存在若干工藝操作。重要的是，根據(jù)本發(fā)明的 實(shí)施例可以連同這些其他的（也許常規(guī)的）工藝和操作一起實(shí)施，而不顯著的擾亂他們。一 般來說，本發(fā)明的實(shí)施例可以替換和/或補(bǔ)充常規(guī)工藝的部分，不會不顯著影響外圍工藝 和操作。
[0020] 如本文所使用的，字母"n"指的是n型摻雜劑以及字母"p"指的是p型摻雜劑。力口 號" + "或減號分別用來表示相對高或者相對低的摻雜劑的濃度。
[0021] 在本文中術(shù)語"溝道"以普遍接受的形式使用。也就是說，電流在FET的溝道中從 源極連接移動(dòng)至漏極連接。溝道由n型或由p型半導(dǎo)體材料中制成，因此，F(xiàn)ET被指定為或 者n溝道或者P溝道器件。在n溝道器件，特別是n溝道功率MOSFET的上下文中論述一些 圖形；然而，根據(jù)本發(fā)明的實(shí)施例并不局限于此。也就是說，本文所討論的特征可以應(yīng)用于 P溝道器件。n溝道器件的描述通過選用p型摻雜劑和材料取代相應(yīng)的n型摻雜劑和材料 可以容易的映射至P溝道器件，反之亦然。
[0022] 在半導(dǎo)體領(lǐng)域，術(shù)語"溝槽"（trench)獲得兩個(gè)不同但相關(guān)的含義。通常，當(dāng)涉及 工藝，例如蝕刻，術(shù)語溝槽用于表示或涉及材料的空位（void)，例如一個(gè)孔或者槽。通常，這 樣的孔的長度遠(yuǎn)大于它的寬度或深度。然而，當(dāng)涉及半導(dǎo)體結(jié)構(gòu)或者器件時(shí)，術(shù)語溝槽用于 表示或指的是設(shè)置于襯底表面的下方的、具有復(fù)雜的不同于所述襯底的組成的、并與場效 應(yīng)晶體管的溝道相鄰的固體垂直結(jié)構(gòu)。所述結(jié)構(gòu)包含，例如，F(xiàn)ET的柵極。因此，溝道半導(dǎo) 體器件一般包含不是溝槽的臺面結(jié)構(gòu)，和兩個(gè)相鄰的結(jié)構(gòu)"溝槽"（strutural "trenches"） 的一部分，例如一半。
[0023] 應(yīng)當(dāng)理解，雖然通常稱為"溝槽"的半導(dǎo)體結(jié)構(gòu)可以通過蝕刻溝槽、然后填充所述 溝槽來形成，但是關(guān)于本發(fā)明實(shí)施例的該結(jié)構(gòu)術(shù)語的使用在本文中并不是暗指，且并不限 于這樣的工藝。
[0024] 形成混合分裂柵半導(dǎo)體的方法
[0025] 根據(jù)本發(fā)明的實(shí)施例，圖1示出了混合分裂柵半導(dǎo)體器件100的溝槽部分的截面 圖。混合分裂柵半導(dǎo)體器件100包含與例如硅的半導(dǎo)體材料的臺面101接觸的源電極110。 臺面101經(jīng)摻雜以形成堅(jiān)直溝槽金屬氧化物半導(dǎo)體場效應(yīng)晶體管的區(qū)域，例如源區(qū)170和 171、體區(qū)180和漂移區(qū)150。示例性的導(dǎo)電類型被示出，例如，源區(qū)170和171可以為n+、 體區(qū)180可以為p以及漂移區(qū)150可以為n或n+。在一些實(shí)施例中，臺面101可以包含外 延形成的材料?；旌戏至褨虐雽?dǎo)體器件100進(jìn)一步包含漏區(qū)（未示出），其通常位于襯底的 底部，例如圖1中臺面101的下方。
[0026] 混合分裂柵半導(dǎo)體器件100還包含柵極130和屏蔽電極140,形成分裂柵。柵極 130與柵極電極（未示出）電耦合。屏蔽電極140與源電極110電耦合。氧化物121，例如 柵極氧化物，將柵極130和屏蔽電極140隔開。
[0027] 根據(jù)本發(fā)明的實(shí)施例，混合分裂柵半導(dǎo)體器件100進(jìn)一步包含混合柵極160。混合 柵極160與柵極130電耦合。氧化物120,例如柵極氧化物，將混合柵極160從臺面101隔 開。
[0028] 應(yīng)該理解的是很多溝槽功率半導(dǎo)體包含多行溝槽，并且很多溝槽的柵極經(jīng)常耦合 在一起。根據(jù)本發(fā)明的實(shí)施例是非常適合于這樣的布置。
[0029] 根據(jù)本發(fā)明的實(shí)施例，混合分裂柵半導(dǎo)體器件100包含在臺面一側(cè)的一個(gè)柵極， 例如，如圖1所示的在臺面101左側(cè)的混合柵極160,以及在臺面另一側(cè)的分裂柵結(jié)構(gòu)，例 如，如圖1所示的在臺面101右側(cè)的柵極130和屏蔽電極140。
[0030] 應(yīng)該理解常規(guī)分裂柵器件包含位于襯底臺面的兩側(cè)的分裂柵，該分裂柵例如，包 含柵極和屏蔽電極。根據(jù)本發(fā)明的實(shí)施例，與常規(guī)分裂柵器件相比，混合分裂柵半導(dǎo)體器件 100在臺面的兩側(cè)沒有分裂柵結(jié)構(gòu)。更確切地說，混合分裂柵半導(dǎo)體器件100在所述臺面的 一側(cè)，例如如圖1示出的臺面101的左側(cè)，沒有第二、或者屏蔽電極。
[0031] 根據(jù)常規(guī)技術(shù)，工藝縮小、或溝槽節(jié)距的減小，可能是經(jīng)常沒有益處的，或者對于 分裂柵溝槽MOSFETs (金屬氧化物半導(dǎo)體場效應(yīng)晶體管）的性能可能甚至是不利的。例如， 減小的溝槽節(jié)距可能允許給定的管芯面積中的更大的溝道寬度，有利地減小溝道電阻。但 是，例如由于屏蔽電極密度的增加，這種減小的溝槽節(jié)距也可能有害地增加輸出電容。
[0032] 根據(jù)本發(fā)明的實(shí)施例，屏蔽電極節(jié)距是全部柵極節(jié)距的一半。例如，對于例如屏蔽 電極140的每一個(gè)屏蔽電極，有例如柵極130和混合柵極160的兩個(gè)柵極。在這種新穎的 方式中，溝道電阻可能通過減小溝槽節(jié)距而減小，同時(shí)限制輸出電容的增加。例如，與現(xiàn)有 技術(shù)相比，因?yàn)槊總€(gè)器件僅含有一個(gè)屏蔽電極，溝道電阻的減小比柵極電容的增加更快，導(dǎo) 致這種器件的整體的改善。消除每個(gè)相間的屏蔽電極的另外一個(gè)優(yōu)點(diǎn)是用于電流傳導(dǎo)的更 寬臺面的可用性。這種更寬的臺面可以降低功率MOSFET的總電阻。
[0033] 功率MOSFETs通常以它們的"優(yōu)值系數(shù)（Figure of Merit)"為特征。優(yōu)值系數(shù)是 指器件的溝道電阻乘以柵極電荷的乘積。一般地，具有更低的優(yōu)值系數(shù)的器件是更理想的。 [0034] 下面的表1示出了表征本發(fā)明的一些優(yōu)點(diǎn)的結(jié)果。
[0035] 表 1
[0036]

【權(quán)利要求】
1. 一種方法，包括： 以第一深度在半導(dǎo)體襯底中形成多個(gè)第一溝槽； 以第二深度在所述半導(dǎo)體襯底中形成多個(gè)第二溝槽； 其中，所述多個(gè)第一溝槽平行于所述多個(gè)第二溝槽，以及 其中，進(jìn)一步所述多個(gè)第一溝槽的溝槽與所述第二溝槽的溝槽相間且相鄰。
2. 權(quán)利要求1所述的方法，進(jìn)一步包括： 用第一多晶硅填充所述多個(gè)第一溝槽。
3. 權(quán)利要求2所述的方法，進(jìn)一步包括： 在所述填充之前掩蓋所述多個(gè)第一溝槽。
4. 權(quán)利要求2所述的方法，進(jìn)一步包括： 在所述第一多晶硅上用第二多晶硅填充所述多個(gè)第一溝槽。
5. 權(quán)利要求4所述的方法，進(jìn)一步包括： 在所述多個(gè)第一溝槽中形成氧化物，所述氧化物將所述第一和第二多晶硅隔離。
6. 權(quán)利要求3所述的方法，進(jìn)一步包括： 以和所述多個(gè)第一溝槽中的所述第二多晶硅大體上相同的深度、用所述第二多晶硅填 充所述多個(gè)第二溝槽。
7. 權(quán)利要求1所述的方法，進(jìn)一步包括： 摻雜所述第一個(gè)多個(gè)和第二多個(gè)溝槽之間的區(qū)域以形成體區(qū)。
8. -種方法，包括： 以第一深度在半導(dǎo)體襯底中形成多個(gè)第一溝槽， 其中，所述多個(gè)溝槽的溝槽相互平行； 掩蓋所述多個(gè)溝槽中的間隔的溝槽；以及 增加所述多個(gè)溝槽中未被掩蓋的溝槽的深度至第二深度。
9. 根據(jù)權(quán)利要求8所述的方法，其中圖案化的襯墊氧化物層形成用于所述增加的掩 膜。
10. 根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括： 用第一多晶硅填充所述多個(gè)溝槽中未被掩蓋的溝槽。
11. 根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括： 在所述未被掩蓋的溝槽中形成位于所述第一多晶硅上的氧化物。
12. 根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括： 用第二多晶硅填充所述多個(gè)溝槽。
13. 根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括： 在所述半導(dǎo)體襯底上形成襯墊氧化物。
14. 根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括： 摻雜所述溝槽之間的區(qū)域以形成多個(gè)源區(qū)。
15. -種方法，包括： 形成包含多個(gè)平行的經(jīng)填充的溝槽結(jié)構(gòu)的堅(jiān)直溝槽金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (MOSFET)器件， 其中，所述平行的經(jīng)填充的溝槽結(jié)構(gòu)以〇. 6ym或更小的節(jié)距距離隔開，以及 其中每個(gè)所述平行的經(jīng)填充的溝槽結(jié)構(gòu)包括所述MOSFET的柵極結(jié)構(gòu)。
16. 根據(jù)權(quán)利要求15所述的方法，其中所述形成包括： 首先以第一深度在半導(dǎo)體襯底中形成第一多個(gè)第一溝槽； 然后以第二深度在所述半導(dǎo)體襯底中形成第二多個(gè)第二溝槽；以及 其中所述第一溝槽與所述第二溝槽相間。
17. 根據(jù)權(quán)利要求16所述的方法，其中所述然后形成包括： 掩蓋所述第一溝槽；以及 增加所述第二溝槽的深度至所述第二深度。
18. 根據(jù)權(quán)利要求16所述的方法，其中所述形成進(jìn)一步包括： 用第一多晶硅填充所述第一溝槽。
19. 根據(jù)權(quán)利要求18的方法，其中所述形成進(jìn)一步包括： 用第二多晶硅填充所述第一和第二溝槽。
20. 根據(jù)權(quán)利要求15的方法，其中所述形成包括： 摻雜所述平行的經(jīng)填充的溝槽結(jié)構(gòu)之間的區(qū)域以形成體區(qū)。
【文檔編號】H01L21/336GK104380441SQ201380022771
【公開日】2015年2月25日 申請日期:2013年4月30日 優(yōu)先權(quán)日:2012年4月30日
【發(fā)明者】馬督兒·博德, 曲飛·陳, 米斯巴赫·烏爾·阿藏, 凱爾·特里爾, 陽·高, 莎倫·石 申請人:維西埃-硅化物公司