小型三維垂直nand 及其制造方法
【專利摘要】一種NAND裝置，至少具有垂直NAND串(180)的3x3子陣列，其中控制柵極電極(3，3a，3b，3aL，3aR)在子陣列中是連續(xù)的并且在子陣列中沒有氣隙或電介質(zhì)填充的溝槽。氣隙或電介質(zhì)填充溝槽(53，63)將NAND的下選擇柵極(51)和上選擇柵極(61)分別與在相同子陣列中的相鄰NAND串的相應(yīng)的選擇柵極分開。氣隙或電介質(zhì)填充溝槽(81)可以分開整個(gè)NAND串陣列的不同的子陣列塊。NAND裝置通過以下方式形成：首先形成具有分開的下選擇柵極(51)的下選擇柵極層，然后形成包含多個(gè)NAND串部分的多個(gè)存儲裝置層級，并且然后存儲裝置層級之上形成具有分開的上選擇柵極(61)的上選擇柵極層級(60)，多個(gè)NAND串部分包括連續(xù)的網(wǎng)狀控制柵極電極(3)。
【專利說明】小型三維垂直NAND及其制造方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2012年3月21日提交的美國臨時(shí)申請序列號為61/613，630的權(quán)益，其全部內(nèi)容通過引用結(jié)合于本文。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明一般地涉及半導(dǎo)體裝置領(lǐng)域并且具體地涉及三維垂直NAND串和其它三維裝置及其制造方法。

【背景技術(shù)】
[0004]圖1A和IB中描述了現(xiàn)有技術(shù)中三維垂直NAND串的示例。圖1A所示的裝置是現(xiàn)有技術(shù)中所已知的萬億比特單元陣列晶體管(terabit cell array transistor,“TCAT”)陣列。它在垂直NAND閃存串中包括通過柵極替換工藝而形成的鑲嵌的金屬柵極SONOS型單元(JALJang,et al.,“Vertical cell array using TCAT(Terabit Cell Array Transistor)technology for ultra high density NAND flash memory,，，2009 Symposium on VLSITechnology Digest of Technical Papers, pages 192-193, June 16 2009, Honolulu,Hawaii,其全部內(nèi)容通過弓I用結(jié)合于本文)。
[0005]圖1B所示的裝置是現(xiàn)有技術(shù)所已知的Pipe-shaped Bit CostScalable ( “P-BiCS”)快閃存儲器(見 Katsumata, et al., ^Pipe-shaped BiCS FlashMemory with 16 Stacked Layers and Mult1-Level-Cell Operat1n for Ultra HighDensity Storage Devices,”2009 Symposium on VLSI Technology Digest of TechnicalPapers, pages 136-137, June 16 2009, Honolulu, Hawaii,其全部內(nèi)容通過引用結(jié)合于本文)。


【發(fā)明內(nèi)容】

[0006]NAND裝置至少具有垂直NAND串的3x3陣列，其中控制柵極電極在陣列中是連續(xù)的并且在陣列中沒有氣隙或電介質(zhì)填充的溝槽。NAND裝置通過下面方式形成:首先形成具有分開的下選擇柵極的下選擇柵極層級，然后形成包含多個(gè)NAND串部分的多個(gè)存儲裝置層級，并且然后在存儲裝置層級上形成具有分開的上選擇柵極的上選擇柵極層級。

【專利附圖】

【附圖說明】
[0007]圖1A、2A和2B是現(xiàn)有技術(shù)中NAND存儲裝置的側(cè)截面示意圖。圖1B是現(xiàn)有技術(shù)中NAND存儲裝置的立體截面示意圖。圖2C是現(xiàn)有技術(shù)中NAND存儲裝置的俯視截面示意圖。
[0008]圖3A和3B是本發(fā)明實(shí)施例的NAND存儲裝置的側(cè)截面示意圖。圖3C是圖3A和3B中裝置的俯視截面示意圖。
[0009]圖4A是本發(fā)明實(shí)施例的NAND存儲裝置的側(cè)截面示意圖。圖4B是圖4A中裝置的俯視截面示意圖。
[0010]圖5A和5B是本發(fā)明實(shí)施例中NAND存儲裝置的下選擇柵極裝置層級沿圖5C中的線A-A’和B-B’相互垂直的側(cè)截面示意圖。圖5C是圖5A和5B的裝置俯視截面示意圖。
[0011]圖6A、6B、6C和6D是制造本發(fā)明實(shí)施例的NAND存儲裝置的下選擇柵極裝置層級的方法步驟的側(cè)截面示意圖。
[0012]圖7、8、9和10是制造本發(fā)明實(shí)施例的NAND存儲裝置的存儲裝置層級的方法步驟的側(cè)截面示意圖。
[0013]圖1IA和IlB是本發(fā)明實(shí)施例的NAND存儲裝置的上選擇柵極裝置層級沿圖1lC中的線A-A’和B-B’的相互垂直的截面示意圖。圖1lC是圖1lA和IlB中裝置的俯視截面示意圖。
[0014]圖12A和12B分別是本發(fā)明實(shí)施例的NAND存儲裝置中對應(yīng)下和上選擇柵極裝置層級的側(cè)截面示意圖。
[0015]圖13A和13B是本發(fā)明其它實(shí)施例中的NAND存儲裝置的側(cè)截面示意圖。
[0016]圖14A是現(xiàn)有技術(shù)裝置的俯視截面示意圖，并且圖14B和14C是根據(jù)本發(fā)明實(shí)施例的NAND存儲裝置的俯視截面示意圖。
[0017]圖14D和14E是本發(fā)明實(shí)施例的NAND存儲裝置的分別沿圖14C中的線A_A’和B-B’的側(cè)截面示意圖。
[0018]圖15A至15Q是制造圖14C所示的NAND存儲裝置的方法步驟的俯視圖，并且圖16A至16Q是對應(yīng)于圖15A至15Q中所示的制造NAND存儲裝置方法的對應(yīng)步驟的沿圖14C中線B-B’的各個(gè)側(cè)截面示意圖。

【具體實(shí)施方式】
[0019]本發(fā)明人意識到由于相鄰的垂直NAND串之間存在溝槽，TCAT和P-BiCS兩者都具有低于最優(yōu)密度的密度。例如，如圖1A所示和圖2A所示意示出的，每個(gè)TCAT NAND串180通過字線切口或溝槽86與相鄰的串分開。TCAT中的底部源極選擇柵極(SGS)裝置在從堆疊金屬層的底部開始構(gòu)建的下選擇柵極電極之間需要切口空間或溝槽86。此外，源極線102的形成過程和P阱300接觸在TCAT裝置中需要額外的空間。
[0020]同樣地，如圖1B所示和圖2B示意性示出的，每個(gè)U形(也稱為管狀)P_BiCS NAND串180在選擇柵極61以及U形溝道I的翼或臂之間需要狹縫溝槽86A，其中該U形溝道I在上源極線102和位線202之間延伸。此外，如圖2B所示，相鄰U形NAND串180也通過字線切口或溝槽86B相互分開以不丟失有效空穴并減少字線Rs。圖2C中示出了填充的存儲孔(filled memory holes) 84 (例如，包含NAND串溝道I以及膜13，膜13包含隧道電介質(zhì)、電荷存儲區(qū)域和阻擋電介質(zhì))和在TCAT和P-BiCS裝置中的溝槽86的俯視圖。為了清晰起見，將控制柵極從圖2C中省略，并且圖的底部示出了在去除犧牲材料時(shí)防止裝置層級坍塌在彼此上的支撐柱88。使得溝道在兩個(gè)相鄰的填充的存儲孔之間具有比預(yù)期更大的節(jié)距(例如，約為150nm的節(jié)距)，并且使陣列效率降低多于50%。
[0021]本發(fā)明人意識到可以去除在垂直NAND串的陣列中的字線(即，控制柵極)溝槽或切口 86以提高裝置密度并且減小填充的存儲孔84的節(jié)距。實(shí)施例包括單片三維NAND串以及制造具有至少一個(gè)3x3陣列的垂直NAND串的三維NAND裝置的方法，其中垂直NAND串的控制柵極電極在陣列中是連續(xù)的并且在陣列中沒有氣隙或電介質(zhì)填充的溝槽86。NAND裝置通過下面方式形成:首先形成具有分開的下選擇柵極的下選擇柵極層級，然后形成包含多個(gè)NAND串部分的多個(gè)存儲裝置層級，并且然后在存儲裝置層級上形成具有分開的上選擇柵極的上選擇柵極層級。
[0022]圖3A、3B、3C、4A和4B示出了小型垂直NAND( “CVNAND”)裝置的實(shí)施例。圖3A示意性地示出了整個(gè)CVNAND裝置的側(cè)截面示意圖，包括位于圖4A所示的存儲裝置層70之下和之上的下50和上60選擇柵極裝置層級。圖3B示意性地示出了存儲層級70和一個(gè)CVNAND陣列的選擇柵極裝置層級50、60的側(cè)截面示意圖，并且圖3C示意性地示出了填充的存儲孔84和支撐柱88的位置的俯視圖。圖4A示出了在一個(gè)NAND串陣列中的存儲裝置層級70 (例如，包含控制柵極電極/字線的層級)的側(cè)截面示意圖。圖4B示意性地示出了每個(gè)陣列區(qū)塊中連續(xù)控制柵極電極3和填充的存儲孔84之間位置關(guān)系的俯視截面示意圖。
[0023]在一實(shí)施例中，NAND串可以形成有垂直溝道。一方面，如圖3B、3A和4B所示，垂直溝道I具有實(shí)心柱的形狀。在此方面，整個(gè)溝道包含半導(dǎo)體材料。另一方面，如圖4A所示，垂直溝道具有中空的圓柱形。在此方面，垂直溝道包括由半導(dǎo)體溝道I殼圍繞的非半導(dǎo)體的芯2。芯可以不填充或用諸如氧化硅或氮化硅的絕緣材料填充。
[0024]在某些實(shí)施例中，單片三維NAND串180包含半導(dǎo)體溝道I，半導(dǎo)體溝道I具有至少一個(gè)端部，該至少一個(gè)端部大體上垂直于襯底100的主表面10a延伸，如圖3A和3B所示。例如，半導(dǎo)體溝道I可以為柱形并且整體柱形的半導(dǎo)體溝道大體上垂直襯底100的主表面10a延伸。在這些實(shí)施例中，裝置的源極/漏極電極可以包括下電極102(例如，在半導(dǎo)體襯底100的主表面10a中的重?fù)诫s的半導(dǎo)體區(qū)域源極電極)，其設(shè)置在與摻雜的源極區(qū)域103接觸的半導(dǎo)體溝道I之下；以及上電極202(例如，位線)，其形成在半導(dǎo)體溝道I中的摻雜的漏極區(qū)域203之上，如圖3A所示。下電極102與圖3A所示的視圖之外的金屬互連接觸或者與陣列下方的電路的金屬線接觸。因此，漏極/位線電極202從上方與柱形的半導(dǎo)體溝道I (通過漏極區(qū)域203)接觸，并且源極電極102從下方與柱形的半導(dǎo)體溝道I (通過源極區(qū)域103)接觸。
[0025]襯底100可以是任何現(xiàn)有技術(shù)中已知的半導(dǎo)體襯底，諸如單晶硅，諸如硅-鍺或硅-鍺-碳的IV-1V族化合物，II1-V族化合物，I1-VI族化合物，覆蓋于這樣襯底的外延層，或者諸如氧化硅、玻璃、塑料、金屬或陶瓷襯底的其它半導(dǎo)體或非半導(dǎo)體材料。襯底100可以包括制造在其上的集成電路，諸如存儲裝置的驅(qū)動(dòng)電路。
[0026]任何合適的半導(dǎo)體材料可用于半導(dǎo)體溝道I，例如硅，鍺，硅鍺，銻化銦，或者諸如II1-V或I1-VI族的半導(dǎo)體材料的其它化合物半導(dǎo)體材料。半導(dǎo)體材料可以是非晶形體、多晶體或單晶體。半導(dǎo)體溝道材料可以由任何合適的沉積方法形成。例如，在一個(gè)實(shí)施例中，半導(dǎo)體溝道材料通過低壓化學(xué)氣相沉積(LPCVD)法沉積。在其它某些實(shí)施例中，半導(dǎo)體溝道材料可以是通過使初始沉積的非晶半導(dǎo)體材料再結(jié)晶而形成的再結(jié)晶的多晶半導(dǎo)體材料。
[0027]圖4A中的絕緣填料材料2可以包含任何電絕緣材料，諸如氧化硅、氮化硅、氮氧化硅或者其它絕緣材料。
[0028]每個(gè)單片三維NAND串180還包括多個(gè)控制柵極電極3，如圖4A-4B所示?？刂茤艠O電極3可以包括大體上平行襯底100的主表面10a延伸的帶狀部分。如圖4B所示，當(dāng)從頂部觀察時(shí)，控制柵極電極3包括除了存儲孔84之外都連續(xù)的“網(wǎng)”，該存儲孔84由溝道
1、可選的隧道電介質(zhì)11、電荷存儲區(qū)域9、阻擋電介質(zhì)7和可選的絕緣填料2完全填充。換句話說，控制柵極電極3可以認(rèn)為是其開口全部被填充的網(wǎng)。
[0029]多個(gè)控制柵極電極3至少包含位于第一裝置層級(例如，裝置層A)的第一控制柵極電極3a以及位于第二裝置層級(例如，裝置層B)的第二控制柵極電極3b，其中第二裝置層級位于襯底100的主表面10a之上和裝置層級A之下，如圖4A和3A所示?？刂茤艠O的材料可以包括本【技術(shù)領(lǐng)域】已知的任何一種或多種合適的導(dǎo)體或半導(dǎo)體控制柵極材料，諸如摻雜的多晶硅或者諸如鎢、銅、鋁、鉭、鈦、鈷、氮化鈦的金屬或其合金。例如，在某些實(shí)施例中，優(yōu)先選擇鎢以允許利用“后柵極”工藝的方便實(shí)施，下文中將參照圖7-10進(jìn)行描述。
[0030]如圖3A、4A和4B所示，第一控制柵極電極3a和第二控制柵極電極3b在陣列中是連續(xù)的，因此這些電極在陣列中沒有氣隙或電介質(zhì)填充的溝槽。圖4B示出了兩個(gè)位于第一裝置層級A的控制柵極電極3aL和3aR(例如，左電極和右電極)。每個(gè)電極在示例性4x3的填充的存儲孔84陣列的周圍形成連續(xù)的網(wǎng)。每個(gè)電極3aL和3aR分別與陣列區(qū)塊的字線200L和200R接觸。陣列區(qū)塊包括通過其各控制柵極電極(例如，3aL)連接至公共字線(例如，200L)的多個(gè)陣列(例如，多個(gè)4x3陣列)。為清晰起見，在圖4B中僅示出了一個(gè)通過對應(yīng)的控制柵極電極連接至每個(gè)字線的陣列。但應(yīng)理解的是，圖4B中所示的圖案沿字線重復(fù)。因此，每個(gè)陣列位于對應(yīng)的陣列區(qū)塊中，其中在裝置層級A的一個(gè)區(qū)塊中的左控制柵極電極3aL與在同層級A的相鄰陣列區(qū)塊中的右控制柵極電極3aR通過氣隙(如果狹縫溝道81未填充)或電介質(zhì)填充的溝槽81相互分開。相同的構(gòu)造應(yīng)用在圖4A和3A所示的其它存儲層級中。
[0031]阻擋電介質(zhì)7鄰近控制柵極3設(shè)置并可以由控制柵極3圍繞。阻擋電介質(zhì)7可以包括分別與多個(gè)控制柵極電極3的對應(yīng)的一個(gè)接觸的多個(gè)阻擋電介質(zhì)片，如圖4A、3A和4B所示。例如，位于裝置層級A的第一電介質(zhì)片7a和位于裝置層級B的第二電介質(zhì)片7b分別與控制電極3a和3b接觸，如圖4A所示。在某些實(shí)施例中，多個(gè)阻擋電介質(zhì)片7的每一個(gè)的至少一部分在相鄰兩個(gè)NAND串之間圍繞控制柵極電極3的頂部、底部和兩邊的部分，如圖4A和3A所示。
[0032]裝置還包括位于溝道I和阻擋電介質(zhì)7之間的多個(gè)電荷存儲區(qū)域9。類似地，多個(gè)離散的電荷存儲區(qū)域9至少包括位于裝置層級A的第一離散電荷存儲片9a和位于裝置層級B的第二離散電荷存儲片％，如圖4A所示。
[0033]隧道電介質(zhì)11位于多個(gè)電荷存儲區(qū)域9的每一個(gè)與半導(dǎo)體溝道I之間。阻擋電介質(zhì)7和隧道電介質(zhì)11可以獨(dú)立地從任何一種或多種相同或不同的電絕緣材料中選擇，其中電絕緣材料為諸如氧化硅、氮化硅、氮氧化硅或其它絕緣材料。
[0034]電荷存儲區(qū)域9可以包括導(dǎo)體(例如，金屬或金屬合金諸如鈦、鉬、釕、氮化鈦、氮化鉿、氮化鉭、氮化鋯，或者金屬硅化物，諸如硅化鈦、硅化鎳、硅化鈷或其組合物)或半導(dǎo)體(例如，多晶硅)浮置柵極、導(dǎo)電納米粒子或者電荷存儲介電層或片(例如，氮化硅或其它電介質(zhì))。例如，在某些實(shí)施例中，電荷存儲區(qū)域包括氮化硅，其中氧化硅阻擋電介質(zhì)7、氮化物電荷存儲區(qū)域9和氧化硅隧道電介質(zhì)11形成NAND串的氧-氮-氧(ONO)存儲膜13?？商鎿Q地，阻擋電介質(zhì)可以包括三層ONO電介質(zhì)，使得存儲膜13包括ONO (II)-N(9)-O (7)。
[0035]如圖4B所示，隧道電介質(zhì)11包括圍繞半導(dǎo)體溝道I的圓柱體，電荷存儲區(qū)域9包括圍繞隧道電介質(zhì)的圓柱體，并且阻擋電介質(zhì)7包括圍繞電荷存儲區(qū)域的圓柱體。控制柵極電極3的第一控制柵極電極3a和第二控制柵極電極3b在每個(gè)NAND串中圍繞阻擋電介質(zhì)。
[0036]NAND串的選擇或存取晶體管16L、16U在圖3A、3B、5、6和11中示出。這些晶體管及其操作在專利申請序列號N0.12/827,947中進(jìn)行了描述，作為選擇晶體管的教導(dǎo)通過引用結(jié)合在本文。
[0037]如圖3A和5A-5C所示，下選擇柵極電極51在下選擇柵極電極層50中設(shè)置為鄰近控制柵極電極3(例如，3a、3b)之下的柱形半導(dǎo)體溝道I的下部分1L。層級50可以是源極選擇柵極層，并且電極51可以是源極側(cè)選擇柵極電極。每個(gè)下選擇柵極電極51在層級50的陣列中通過氣隙或電介質(zhì)填充的溝槽53與相鄰的下選擇柵極電極51分開。
[0038]此外，如圖3A和IIA-C所示，上選擇柵極電極61設(shè)置為鄰近在第一控制柵極電極3a和第二控制柵極電極3b之上的柱形半導(dǎo)體溝道I的上部分IU。電極61可以包括位于漏極上選擇柵極層60中的漏極側(cè)選擇柵極電極。每個(gè)上選擇柵極電極61在層級60的陣列中通過氣隙或電介質(zhì)填充的溝槽63與相鄰的上選擇柵極電極61分開。
[0039]在一個(gè)非限制性的實(shí)施例中，每個(gè)半導(dǎo)體溝道I包括鄰近上選擇柵極電極61的第一部分1U、鄰近下選擇柵極電極51的第二部分1L、至少位于第一和第二部分之間的第一裝置層級(A)和第二裝置層級(B)中的第三部分IM(例如，中間或存儲部分)以及位于溝道I的第二部分IL和第三部分IM之間的可選的落地焊盤部分55。
[0040]在圖3B所示的一個(gè)實(shí)施例中，溝道I的第三(中間)部分IM比第一(上部)IU和第二(下部)IL溝道I部分具有更大的直徑或?qū)挾?，因?yàn)檫@三個(gè)部分以下述單獨(dú)的工藝步驟形成。較細(xì)的上部IU和下部IL溝道I部分允許為在對應(yīng)的層級60和50中的相鄰的上部61和下部51選擇柵極之間增加氣隙或電介質(zhì)填充的溝槽53、63提供空間。比較而言，因?yàn)榭刂茤艠O3是連續(xù)的并且在鄰近溝道I的中間(存儲)部分IM處不需要?dú)庀痘驕系?，溝道部分IM可以比溝道部分IU和IL更厚。
[0041]最后，如圖3A、3B、5和6所示并將在下文中詳細(xì)描述，溝道I可以選擇性地包括落地焊盤部分55。落地焊盤部分相比于溝道I的第二部分IL和第三部分IM具有更大的直徑和寬度。
[0042]圖5A-5C示出了裝置的下選擇柵極層級50。圖5C示出了俯視圖并且圖5A和5B示出了沿圖5C的線A-A’和B-B’的側(cè)截面圖。下選擇柵極層50位于襯底100上。下選擇柵極層50包括多個(gè)半導(dǎo)體溝道I (包括底部上的源極區(qū)域103)的下部分1L，以及多個(gè)下源極電極102。每個(gè)下源極電極通過對應(yīng)的源極區(qū)域103電連接至半導(dǎo)體溝道的多個(gè)下部分IL的每一個(gè)。層級50還包括多個(gè)下選擇柵極電極51，其鄰近柵極電介質(zhì)54，該柵極電介質(zhì)54與每個(gè)半導(dǎo)體溝道I的下部分IL接觸。溝道1L、柵極電介質(zhì)54和選擇柵極51形成每個(gè)NAND串的下(源極)選擇晶體管16L。帶狀下選擇柵極線52成行地與選擇柵極51連接以輸入/輸出(未示出)，如圖5B和5C所示。在層級50之上形成存儲層級70的層之前，形成層級50，以使選擇柵極50被互相分開。
[0043]圖6A-6D描述了圖5A所示的該層50的形成步驟。如圖6A所示，溝道I的下部分IL可以利用任何合適的光刻或刻蝕技術(shù)通過刻蝕硅襯底100而形成，以形成硅柱體1L?？商鎿Q地，柱體IL可以形成在位于襯底100上的掩模的開口中。這種情況下，選擇柵極裝置層級50在襯底100的表面10a上提升，使得選擇晶體管16L具有多晶硅溝道IL并且CMOS裝置可以形成在NAND陣列下的單晶硅襯底100中。該選項(xiàng)非最優(yōu)選。
[0044]之后，使柱體IL氧化以在柱體的側(cè)壁(一個(gè)或多個(gè))和襯底100的表面10a的暴露部分上形成氧化硅柵極電介質(zhì)54。可替換地，柵極電介質(zhì)可以通過CVD或其它合適的方法沉積在柱體IL和襯底100的表面100A上。這種情況下，電介質(zhì)54可以包括除了氧化硅之外的材料。
[0045]最后，使上襯底100的上表面100A被摻雜(例如，通過離子注入)以形成源極區(qū)域103和源極電極102 (例如，襯底100中埋設(shè)的摻雜的源極線)。通過高劑量的注入在襯底100中形成埋設(shè)的源極線102?？商鎿Q地，除了埋設(shè)植入的線102之外，可以另外提供或取代埋設(shè)植入的線102提供可選的埋設(shè)的金屬網(wǎng)(例如，鎢，等)作為源極電極(一個(gè)或多個(gè))。源極區(qū)域103可以通過向柱體IL的基底進(jìn)行有角度地離子注入(例如，磷或砷注入進(jìn)P型硅襯底中)而形成。如下將述，該注入可以在電介質(zhì)54形成之前或之后或者在選擇柵極51形成之后進(jìn)行。
[0046]接著，如圖6B所示，在形成下選擇柵極層級50的步驟過程中，每個(gè)下選擇柵極電極51通過氣隙或電介質(zhì)填充的溝槽53與陣列中相鄰的下選擇柵極電極分開。這可以通過下面方式進(jìn)行:在覆蓋溝道I的下部分IL的電介質(zhì)54上形成選擇柵極51層，然后各向異性地刻蝕選擇柵極層以在覆蓋溝道I的下部分IL的電介質(zhì)54上留下細(xì)小的(discreet)、分開的側(cè)壁間隔體形狀的選擇柵極51?？梢粤舫鲩g隔柵極51之間的空間作為氣隙或填充電介質(zhì)填充物53?？商鎿Q地，選擇柵極51可以通過沉積導(dǎo)電層并利用光刻和刻蝕將其圖案化為細(xì)小的柵極51而形成。如果需要，可以硅化晶體管16L的柵極51的部分。
[0047]然后形成選擇柵極線52以將細(xì)小的選擇柵極連接成行。線52可以通過沉積一個(gè)或多個(gè)導(dǎo)電層并且然后進(jìn)行光刻和刻蝕以形成帶狀線52而形成。線52在圖5C中的A-A方向上而不是B-B方向上相互分開。
[0048]然后，如圖6C-6D所示，可選的半導(dǎo)體落地焊盤55可以外延生長于暴露在下選擇柵極層級50中的電介質(zhì)填充的溝槽53中的多個(gè)半導(dǎo)體溝道I的下部分IL的每一個(gè)之上，使得落地焊盤具有比在下面的溝道的下部分具有更大的寬度或直徑。
[0049]落地焊盤55的形成可以包括外延生長在溝道I的暴露部分IL上的“蘑菇頭”形的過度生長硅56。該過度生長硅56隨之由絕緣間隙填充層(例如，氧化硅或氮化硅)覆蓋。然后使蘑菇頭硅56和間隙填充層平面化(例如，通過CMP)以在每個(gè)柱體IL上形成平面的落地焊盤55，落地焊盤55通過絕緣間隙填充物57分開，如圖6D所示。
[0050]圖7-10描述了根據(jù)本發(fā)明的一實(shí)施例在形成下選擇柵極層級50的步驟之后制造圖4A和3A中存儲裝置層級70的方法。存儲裝置層級70包括多個(gè)NAND串部分。
[0051]參考圖7，交替層121(121a、121b等)和132(132a、132b等)的堆疊120形成在位于襯底100的主表面之上的已完成的下選擇柵極裝置層級50之上。層121、132可以通過任何合適的沉積方法沉積在襯底上，諸如濺射、CVD、PECVD、MBE等。層121、132可以是6至10nm厚。堆疊120可以由不同于材料121和132的絕緣材料200的可選覆蓋層覆蓋。
[0052]在該實(shí)施例中，第一層121包括電絕緣材料，諸如氧化硅、氮化硅、高k電介質(zhì)(例如，有機(jī)或無機(jī)金屬氧化物)等。第二層132是犧牲層。任何相比于材料121可以選擇性地刻蝕的犧牲材料可以用于層132，諸如導(dǎo)電或絕緣或半導(dǎo)體材料。例如，當(dāng)層121的材料是氧化硅時(shí)，層132的犧牲材料可以是氮化硅。
[0053]在層121、132的沉積之后，刻蝕堆疊120以形成多個(gè)存儲孔84。至少3x3，例如存儲孔84的至少6x6的陣列可以形成在其中NAND串的垂直溝道將相繼形成的位置。
[0054]半導(dǎo)體溝道I的中間部分IM隨之形成于在存儲孔84中暴露的落地焊盤55上。溝道部分IM可以用絕緣填料2填充(如圖4A所示)或者可以包括實(shí)心柱(如圖3A和7所示)O
[0055]優(yōu)選地，溝道I部分IM的材料包括輕摻雜的P型或η型(S卩，摻雜小于1017cm_3)硅材料(例如，多晶硅)。優(yōu)選η溝道裝置，因?yàn)槠淇膳cη+結(jié)(例如，源極103和漏極203η+摻雜區(qū)域的摻雜濃度在117CnT3和121CnT3之間)方便地連接。但是，也可以使用P溝道裝置。也可以使用其它半導(dǎo)體材料(例如，SiGe、SiC、Ge、II1-V、I1-VI族等)。
[0056]半導(dǎo)體溝道I可以通過任何理想的方法形成。例如，半導(dǎo)體溝道材料I可以通過在孔84中和堆疊120上(例如，通過CVD)沉積半導(dǎo)體(例如，多晶硅)材料而形成,接著的是通過以堆疊120的頂面作為拋光停止層或刻蝕停止層的化學(xué)機(jī)械拋光(CMP)或回蝕以移除沉積半導(dǎo)體層的上部分的步驟。
[0057]在某些實(shí)施例中，單晶硅或多晶硅垂直溝道I可以通過金屬誘導(dǎo)結(jié)晶(“MIC”，也稱為金屬誘導(dǎo)橫向結(jié)晶)形成而不需要單獨(dú)的掩模步驟。MIC方法因?yàn)闇系啦牧显诳?4中的橫向限制而提供完整的溝道結(jié)晶。
[0058]在MIC方法中，非晶的或小顆粒狀的多晶硅半導(dǎo)體(例如，硅)層可以首先形成在孔84中和堆疊120上，然后在半導(dǎo)體層上形成成核促進(jìn)劑層。成核促進(jìn)劑層可以是連續(xù)的層或多個(gè)不連續(xù)的區(qū)域。成核促進(jìn)劑層可以包括任何理想的多晶硅成核促進(jìn)劑材料，例如但不限于:諸如Ge、N1、Pd、Al或其組合的成核促進(jìn)劑材料。
[0059]然后非晶的或小顆粒狀半導(dǎo)體層可以通過使非晶的或小顆粒狀的多晶半導(dǎo)體再結(jié)晶而將其轉(zhuǎn)化為大顆粒多晶或單晶半導(dǎo)體層。再結(jié)晶可以通過低溫(例如，300至600C)退火進(jìn)行。
[0060]然后多晶半導(dǎo)體層的上部分和成核促進(jìn)劑層可以通過以堆疊120的頂表面作為停止層的CMP或回蝕去除，產(chǎn)生圖7所示的結(jié)構(gòu)。去除可以通過選擇性地濕法刻蝕多余的成核促進(jìn)劑層和在層的頂部中形成的任何硅化物然后通過以堆疊120的頂部作為停止層的硅層頂部的CMP而進(jìn)行。
[0061]溝道I部分IM形成之后，至少一個(gè)狹縫溝槽81 (也如圖4B所示)在堆疊120中形成。開口 81、84可以通過光刻形成掩模(例如，光致抗蝕劑掩模)然后刻蝕沒有掩模的部分而形成。如圖4B所示，狹縫溝槽開口 81可以是穿過多于一個(gè)NAND串的切口的形狀。狹縫溝槽81允許從后側(cè)進(jìn)入位于存儲孔84的垂直NAND串以在“后柵極”工藝中形成控制柵極3。
[0062]接著，如圖8所示，相比于第一層121材料選擇性地刻蝕犧牲材料132以形成凹進(jìn)62。凹進(jìn)62可以通過選擇性的、各向同性的濕法或干法蝕刻而形成，其相比于第一層絕緣材料121選擇性地穿過狹縫溝槽81刻蝕犧牲材料132。凹進(jìn)62延伸至溝道I部分1M。優(yōu)選地，將在第一層121之間的整層第一犧牲材料132去除直至溝道I部分1M。
[0063]如圖9所示隨之在凹進(jìn)62中形成存儲膜13。這包括在位于存儲開口 84中的溝道部分IM之上的凹進(jìn)中形成隧道電介質(zhì)11，在隧道電介質(zhì)之上形成電荷存儲區(qū)域9，并且在凹進(jìn)62中的電荷存儲區(qū)域之上形成阻擋電介質(zhì)7。阻擋電介質(zhì)7可以包括通過保形原子層沉積(ALD)或化學(xué)氣相沉積(CVD)而沉積的氧化硅層。其它高k電介質(zhì)材料，諸如氧化鉿，可以替代氧化硅使用或兩者與氧化硅一起使用。電介質(zhì)7可以具有6至20nm的厚度。電荷存儲區(qū)域9可以包括通過任何合適方法沉積的氮化硅層，諸如ALD、CVD等，并且具有3至20nm的厚度。隧道電介質(zhì)可以包括氧化硅或者其它合適的材料構(gòu)成的相對較薄的絕緣層(例如，4至1nm的厚度)，其它合適的材料諸如為氮氧化物、氧化物及氮化物多層堆疊、或高k電介質(zhì)(例如，氧化鉿)。隧道電介質(zhì)可以通過任何合適的方法沉積，諸如ALD、CVD等?？商鎿Q地，隧道電介質(zhì)可以通過熱氧化凹進(jìn)62中暴露的溝道I的中間部分IM的暴露的側(cè)壁而形成。
[0064]控制柵極3然后穿過狹縫溝槽81形成在凹進(jìn)62的剩余部分中的阻擋電介質(zhì)上，如圖10所示。控制柵極3優(yōu)選為金屬或金屬合金柵極，諸如鎢柵極，通過MOCVD或其它合適的方法而形成。最后，如果需要，陣列區(qū)塊之間的狹縫溝槽81可以用電介質(zhì)填充材料填充或者它們可以作為氣隙溝槽而不填充。
[0065]圖11A-11C描述了裝置的上選擇柵極層級60。圖1lC示出了頂部的截面示意圖(分別沿圖1lA和IlB中線A-A和B-B，其中位線202未示出)，并且圖1lA和IlB示出了沿圖1lC中線A-A’和B-B’的側(cè)截面示意圖。上選擇柵極層60形成在多個(gè)存儲裝置層級70之上，優(yōu)選為在層級70完成之后并且優(yōu)選為不使用堆疊120層。上選擇柵極層級60包括多個(gè)半導(dǎo)體溝道I的上部分1U，和多個(gè)上漏極電極(例如，位線)202。每個(gè)上源極或漏極電極202通過漏極區(qū)域203電連接至半導(dǎo)體溝道的多個(gè)上部分IU的每一個(gè)。層級60還包括多個(gè)上選擇柵極電極61。每個(gè)上選擇柵極電極61設(shè)置為鄰近與每個(gè)半導(dǎo)體溝道I的上部分IU接觸的柵極電介質(zhì)64。溝道部分1U、柵極電介質(zhì)64和選擇柵極61形成每個(gè)NAND串的上(漏極)選擇晶體管16U。通過絕緣填料63相互分開的上選擇柵極線66將選擇柵極61連接成行。
[0066]上選擇柵極層級60可以用與下選擇柵極層級50相同的方式形成，除了下述方式。首先，溝道I的上部分IU(例如，上選擇柵極晶體管16U的溝道)生長在相應(yīng)的溝道I的中間部分IM上。因此，部分IU可以包括多晶半導(dǎo)體(例如，多晶硅)或再結(jié)晶的、近乎單晶的硅(例如，通過MIC工藝再結(jié)晶)。
[0067]其次，不形成落地焊盤55，而是在柱體IU的頂部摻雜與溝道I部分IU (例如，P型)相反導(dǎo)電型(例如，η型)的摻雜劑以形成漏極區(qū)域203。這可以通過將P或As離子注入到硅柱體IU的暴露部分而實(shí)現(xiàn)。第三，如圖1lB所示，位線202通過在電介質(zhì)層204的軌道狀溝槽中的鑲嵌工藝或者通過在位線202軌道周圍形成電介質(zhì)層204而形成。否則，上選擇柵極電極61可以通過在柵極電介質(zhì)64上的側(cè)壁間隔體工藝形成，該柵極電介質(zhì)64覆蓋著與下選擇柵極電極51相同材料的上選擇柵極晶體管16U的硅溝道1L。如果需要，晶體管16U的柵極61的部分和/或漏極203可以是硅化物。
[0068]圖12Α和12Β分別描述了選擇晶體管16以及層級50和60的構(gòu)件示例性的尺寸(納米級)，以納米為單位。上述構(gòu)造為更大區(qū)塊的尺寸提供密集的陣列。CVNAND的尺寸小于5nm有效半節(jié)距(F/n)，其中F是最小特征尺寸并且η是裝置層級的數(shù)量。
[0069]上述NAND裝置可以被編程并且可以用常規(guī)的NAND技術(shù)讀取。但是，因?yàn)槊總€(gè)NAND串的選擇柵極相互分開，上述裝置的擦除操作可以通過穿過下選擇柵極裝置層級50中的下選擇柵極源極晶體管16L的柵極誘發(fā)漏極漏電流(GIDL)過程而進(jìn)行。有效的GIDL擦除通過優(yōu)化底部SGS晶體管16L的GIDL電流(擦除期間)以及截止電流/漏電流(禁止期間)可以擦除非常高的堆疊。這也提供了僅從源極線102側(cè)有效地擦除，其可以為頂部S⑶晶體管16U優(yōu)化截止電流和漏電流(禁止和讀取期間)。這使得裝置開啟抑制窗口并減少非選擇區(qū)塊的讀取電流泄露?？梢哉J(rèn)為相比于現(xiàn)有技術(shù)的三維NAND，子區(qū)塊的擦除可以變得更加有效。
[0070]圖13A和13B是本發(fā)明實(shí)施例的NAND存儲裝置的側(cè)截面示意圖。圖13A和13B中所示的裝置與上述圖3A中所示的裝置類似，除了圖13A和13B中所示的裝置，還包含局域互連(源極接觸)302。局域互連302可以在圖13A的實(shí)施例中陣列的下方延伸(例如，局域互連在圖13A視圖中的陣列下層進(jìn)出紙面延伸)?？商鎿Q地，局域互連302可以延伸進(jìn)圖13B實(shí)施例中的狹縫溝槽81中。局域互連302可以包括任何合適的導(dǎo)電材料，諸如鎢、招、銅等。
[0071]在圖13B的實(shí)施例中，局域互連302包括與下電極102電接觸的垂直柱體(例如，在半導(dǎo)體襯底100的主表面中的重?fù)诫s的半導(dǎo)體區(qū)域源極電極或位于襯底上方的其它電極)。局域互連302的上部分與源極線電接觸。
[0072]在本實(shí)施例中，狹縫溝槽81和局域互連302延伸穿過存儲裝置層70并且穿過電介質(zhì)溝槽填充材料53至下電極102的暴露的上表面。優(yōu)選地，狹縫溝槽81的側(cè)壁用絕緣層304覆蓋，諸如氧化硅(見圖14D和14E)，并且局域互連形成在狹縫溝槽81的中間位于絕緣層304部分之間。
[0073]如圖13B所示，垂直NAND串的陣列的寬度由相鄰溝槽81之間的空間決定，至少一個(gè)或多個(gè)該溝槽可以用局域互連302填充。局域互連302可以接觸串的相鄰陣列的公用下電極102以同時(shí)為多個(gè)NAND串陣列中的串提供源極側(cè)的擦除。
[0074]局域互連可以如上所述通過刻蝕溝槽81 —直到下電極102而形成，在溝槽81中形成絕緣層304并且用局域互連302的導(dǎo)電材料填充的溝槽中的剩余的中間空間。局域互連302導(dǎo)電層和/或絕緣層304延伸出溝槽81的部分可以通過平面化(諸如CMP)去除。在圖13A的替換實(shí)施例中，局域互連先于陣列的形成而形成在陣列之下。
[0075]圖14A是圖1B和2B所示的現(xiàn)有技術(shù)中BiCS NAND裝置的頂部截面視圖。圖14B和14C是根據(jù)本發(fā)明的實(shí)施例的CVNAND存儲裝置的頂部截面示意圖。
[0076]如圖14B所示，填充的存儲孔84(例如，孔84包括柱形溝道I和存儲膜13)排列成正方形或長方形的布局，其中存儲孔位于虛擬的長方形或正方形的角上，類似于圖14A中BiCS的布局。延伸至下電極102的上選擇柵極61、位線202和局域互連302也在圖14B中示出。
[0077]圖14C描述了其中填充的存儲孔84 (例如，NAND串溝道I和存儲膜13)排列為大體上六邊形的圖案的替換實(shí)施例。該圖案包括重復(fù)的七個(gè)填充的存儲孔84的單位圖案，存儲孔84具有中間孔84，中間孔84由六個(gè)其它孔84所圍繞，六個(gè)其它孔84排列成圍繞中間孔84的六邊形布局。換句話說，中間半導(dǎo)體溝道I和存儲膜13單元由六個(gè)其它半導(dǎo)體溝道和存儲膜單元圍繞，排列為圍繞中間半導(dǎo)體溝道和存儲膜單元的六邊形布局。六邊形圖案在同一個(gè)平面內(nèi)，關(guān)于陣列的一點(diǎn)具有三個(gè)對稱軸。三個(gè)軸相互分開大約60度。因此，存儲孔84排列在六邊形網(wǎng)格上，其也稱為六邊形拼接(hexagonal tiling)、雙截角六邊形拼接(bitruncated hexagonal tiling)或多截角六邊形拼接(omnitruncated hexagonaltiling)。優(yōu)點(diǎn)是，六邊形填充只占通常使用的圖14A所示的相同數(shù)量的單元的使用標(biāo)準(zhǔn)長方形布局的面積的87%。
[0078]當(dāng)從頂部觀察時(shí)，圖14C的六邊形拼接構(gòu)造中的存儲孔84沿每個(gè)選擇柵極51、61交錯(cuò)布局。圖14C的六邊形拼接構(gòu)造相比于圖14A和14B的布局為選擇柵極51、61提供了松散的布局(例如，更大的節(jié)距)。但是，相比于圖14A和14B的布局，可以提高圖14C的六邊形拼接構(gòu)造的陣列的密度，其位線202的節(jié)距相比于圖14A和14B的布局中的節(jié)距減少了 2倍。
[0079]圖14D和14E是具有六邊形拼接的存儲孔84構(gòu)造的CVNAND存儲裝置在圖14C中分別沿線A-A’和B-B’的側(cè)截面示意圖。線A-A’是穿過位于位線1、3、4和5上填充的存儲孔84的對角線。線B-B是沿位線5的線。在圖14C所示的示例中，存在六條位線(BL1、BL2、BL3、BL4、BL5和BL6)和三個(gè)選擇柵極61，它們在相鄰局域互連302之間形成18個(gè)NAND串的6x3六邊形拼接陣列。如果需要也可以使用具有6x3以外的陣列的構(gòu)造。
[0080]圖14D和14E還描述了各個(gè)SGS 16L和S⑶16U選擇晶體管的各個(gè)下選擇柵極51和上選擇柵極61的連接線(連接線)351、361。線351、361可以包括任何合適的導(dǎo)體，諸如鎢，并且可以將選擇柵極連接至驅(qū)動(dòng)/控制電路(未示出)。
[0081]如圖14D所示，每個(gè)存儲孔84的直徑標(biāo)記為dl，并且相鄰存儲孔84之間的距離(沿圖14C中的對角線A-A’)標(biāo)記為d2。相鄰存儲孔84之間的距離(沿給出的位線BL5，沿圖14C中的垂直線B-B’)為S (dl+d2)-dL
[0082]圖15A至15Q是制造圖14C所示的NAND存儲裝置的步驟的俯視圖。圖16A至16Q是對應(yīng)于圖15A至15Q中所示的制造NAND存儲裝置方法的各個(gè)步驟沿圖14C中線B-B’的各個(gè)側(cè)截面示意圖。
[0083]該方法從形成下電極102開始，諸如通過在上襯底100的表面10a中注入重?fù)诫s的擴(kuò)散區(qū)域102。例如，區(qū)域102可以包括在P型襯底100中的η+摻雜區(qū)域，如圖15Α和16Α所示。如果需要，導(dǎo)電型可以相反。擴(kuò)散(摻雜)區(qū)域102作為下選擇柵極晶體管16L的公共源極線。
[0084]多個(gè)柱體半導(dǎo)體溝道IL然后形成在區(qū)域102上。每個(gè)溝道IL將作為下選擇柵極晶體管16L的溝道，如圖15Β和16Β所示。溝道IL可以包括未摻雜或具有比區(qū)域102低的摻雜濃度的輕摻雜P型多晶硅。溝道IL可以通過沉積未摻雜或輕摻雜的多晶硅層，然后利用光刻或刻蝕將該層圖案化為柱體IL而形成。
[0085]下選擇柵極晶體管16L的柵極電介質(zhì)54然后沉積在區(qū)域102之上以及柱體半導(dǎo)體溝道IL的頂部和側(cè)壁上，如圖15C和16C所示。柵極電介質(zhì)54可以包括氧化硅或其它電介質(zhì)。
[0086]下選擇柵極電極51然后形成在電介質(zhì)54覆蓋的柱形溝道IL的側(cè)壁上，如圖15D和16D所示。柵極電極51可以通過在圖15C和16C中所示的裝置之上沉積柵極電極材料形成，然后通過各向同性間隔體刻蝕形成側(cè)壁件個(gè)體柵極51。優(yōu)選地，在通過間隔體刻蝕形成間隔體柵極51之后，進(jìn)行第二刻蝕回蝕(或刻蝕上的間隔體)使得柵極51的頂部位于柱形溝道IL頂部的下方。
[0087]然后，各個(gè)下選擇柵極51的SGS連接線351形成為與柵極51的一側(cè)接觸，如圖15E和16E所示。線351可以包括任何合適的導(dǎo)體，諸如鎢。線351可以通過在圖1?和16D中的裝置之上沉積鎢層形成，并且然后利用光刻和刻蝕將該鎢層圖案化成線351。
[0088]下一步驟中，溝槽填充電介質(zhì)材料53，諸如氮化硅或其它不同于材料54的絕緣材料形成在圖15E和16E所示的裝置之上。材料53隨之回蝕或被平面化(例如，通過CMP)以暴露由柵極電介質(zhì)54圍繞的圓柱形柱體半導(dǎo)體溝道IL的頂表面。溝槽填充電介質(zhì)材料53的一部分保留在凹的選擇柵極51和線351的上表面上。
[0089]若果需要，落地焊盤55和縫隙填充電介質(zhì)57可以形成在暴露的柱體半導(dǎo)體溝道IL上，如圖6C和6D所示。存儲孔刻蝕停止層353然后形成在裝置之上，如圖15G和16G所示?？涛g停止層353可以包括任何合適的刻蝕停止材料，諸如金屬氧化物材料，例如氧化鉭或氧化鉿。這樣就完成了下裝置層級50的制造。
[0090]然后，如圖15H和16H所示，交替層121 (121a、121b等)和132 (132a、132b等)的堆疊120形成在已完成的下選擇柵極裝置層50上的刻蝕停止層353之上。上文中描述了堆疊120和層121、132并且在圖7中示出。堆疊120然后通過光刻和刻蝕被圖案化以形成延伸至刻蝕停止層353的存儲孔84，如圖15H和16H所示。
[0091]然后利用不同的刻蝕化學(xué)方法刻蝕在存儲孔84中暴露的刻蝕停止層353以暴露柱體半導(dǎo)體溝道IL和電介質(zhì)層54和可選的電介質(zhì)層53的上部分的頂表面,如圖151和161所示。這些附圖不是按比例繪制。
[0092]如圖15J和16J所示，存儲裝置層級70的圓柱形的柱形溝道IM然后形成在存儲孔中，使得溝道IM與下選擇柵極晶體管16L柱形溝道IL電接觸。柱形溝道IM可以直接與柱形溝道IL接觸或者柱形溝道IM可以與圖3B所示的接觸柱形溝道IL的落地焊盤55接觸。優(yōu)選地，圓柱形的柱形溝道IM具有比圓柱形的柱形溝道IL更大的直徑。
[0093]然后，狹縫溝槽81可以如圖4B和7所示形成。層132可以如圖8所示通過狹縫溝槽81去除，并且存儲膜13和控制柵極3可以利用“背側(cè)工藝”通過狹縫溝槽81形成在堆疊120中，如圖9和10所示。
[0094]可替換地，可以使用“正側(cè)工藝”以完成存儲裝置層級70。在正側(cè)工藝中，相比于使用堆疊120中的犧牲層132，堆疊120包括通過絕緣層121分開的導(dǎo)電控制柵極層3。在該替換方法中，存儲膜13形成在存儲孔84中，使得各個(gè)膜13覆蓋相應(yīng)的孔84的側(cè)壁。溝道IM然后形成在與各個(gè)存儲膜13接觸的每個(gè)孔84的敞開的中間部分中，如上所述。此夕卜，控制柵極材料可以包括任何本【技術(shù)領(lǐng)域】已知的一個(gè)或多個(gè)合適的導(dǎo)體或半導(dǎo)體控制柵極材料，諸如摻雜的多晶硅或金屬，諸如鎢、銅、鋁、鉭、鈦、鈷、氮化鈦或其合金。對于半導(dǎo)體控制柵極的情況，硅化工藝可以穿過狹縫溝槽81進(jìn)行以提高導(dǎo)電性。
[0095]最后，如圖13B、14D和14E所示并且如上所述，絕緣層304和局域互連302形成在狹縫溝槽(一個(gè)或多個(gè))81中。這樣就完成了存儲裝置層級70。
[0096]上選擇柵極裝置層級60然后利用如圖15K-15Q和16K-16Q中所示的步驟形成。首先，如圖15K和16K所示，回蝕堆疊120中最上方的絕緣層121以暴露柱形溝道IM的上部分1U。如圖15L和16L所示，還可以刻蝕暴露的溝道材料以形成更窄的溝道1U?？商鎿Q地，單獨(dú)的上柱體半導(dǎo)體溝道IU可以形成于在孔84中暴露的溝道IM的上表面上。溝道IU可以通過沉積半導(dǎo)體層形成，諸如輕摻雜的多晶硅或未摻雜的多晶硅層，并且利用光刻和刻蝕將該層圖案化。優(yōu)選地，溝道IU具有比溝道IM更小的直徑。
[0097]柵極電介質(zhì)64，諸如氧化硅層然后形成在柱形溝道IU上，如圖15M和16M所示。然后，如圖15N和16N所示，上選擇柵極61如上所述形成為類似于下選擇柵極51的側(cè)壁間隔體。各個(gè)上選擇柵極61的S⑶連接線361以相似于上述SGS連接線351的方式形成為與柵極61的一側(cè)接觸，如圖150和160所示。
[0098]溝槽填充電介質(zhì)63，諸如氮化硅然后形成在裝置之上并且諸如通過CMP被平面化，以暴露溝道IU的上表面，如圖15P和16P所示。最后，漏極區(qū)域203通過注入與溝道IU的摻雜劑導(dǎo)電型相反的摻雜劑而形成在溝道IU的上部，如圖15Q和16Q所示。例如，如果溝道1U/1M/1L是P型輕摻雜，則區(qū)域203可以是η+重?fù)诫s。上裝置層60通過形成位線202而完成，如圖1lA和IlB所示。
[0099]如上參照圖15Α和16Α所述，埋設(shè)的源極線/區(qū)域102通過將高劑量注入襯底而形成。如果需要，除了埋設(shè)的摻雜半導(dǎo)體區(qū)域之外或代替埋設(shè)的摻雜半導(dǎo)體區(qū)域，還可以使用可選的埋設(shè)鎢或者其它金屬或金屬合金的網(wǎng)。在另一個(gè)替換實(shí)施例中，多晶硅柵極51和/或SGS裝置16L的埋設(shè)的源極區(qū)域102和/或S⑶裝置16U的多晶硅柵極61可以被硅化以在多晶硅或硅的表面上形成金屬硅化物層。
[0100]在另一個(gè)替換實(shí)施例中，下選擇裝置層級50可以提升，使得SGS裝置16L變?yōu)槲挥诮^緣層之上的多晶硅層中的多晶硅基裝置。這使得CMOS驅(qū)動(dòng)電路形成在絕緣層和NAND陣列之下。
[0101]因此，本發(fā)明的實(shí)施例的CVNAND相比于圖1和2的BiCS和TCAT NAND裝置更為密集并且為更大的區(qū)塊尺寸提供非常密集的陣列。CVNAND包括上柱體裝置(SOT 16U)，其具有多晶硅或者結(jié)晶的多晶硅溝道，以及底柱體裝置(SDS 16L)，其在單晶硅襯底100中或在NAND陣列下的襯底100中具有CMOS驅(qū)動(dòng)電路的多晶硅層中具有源極電極102。柱體SGS/D裝置16L、16U具有緊密的節(jié)距以省略在現(xiàn)有技術(shù)裝置中的分開溝槽86。
[0102]CVNAND裝置可以利用單晶硅SDS裝置16L被有效地GIDL擦除，通過優(yōu)化底部SGS裝置的GIDL電流(擦除期間)以及截止電流/漏電流(禁止期間)，可以擦除非常高的堆疊。有效地擦除僅從源極線102側(cè)，這使得頂部SGD晶體管16U截止電流和漏電流(禁止和讀取期間)得以優(yōu)化。這使得裝置開啟抑制窗口并減少非選擇區(qū)塊的讀取電流泄露。因此，相比于現(xiàn)有技術(shù)的3D NAND裝置，子區(qū)塊擦除可以變得更為有效。
[0103]雖然上述涉及特定優(yōu)選的實(shí)施例，但是應(yīng)理解的是本發(fā)明不限于此。本領(lǐng)域的普通技術(shù)人員將理解，可對公開的實(shí)施例進(jìn)行各種修改并且這些修改意在屬于本發(fā)明的范圍內(nèi)。所有的文中引用的公開、專利申請和專利通過引用將其全部內(nèi)容結(jié)合于本文。
【權(quán)利要求】
1.一種NAND裝置，包括: 垂直NAND串的陣列，其中， 每個(gè)NAND串包括半導(dǎo)體溝道，隧道電介質(zhì)設(shè)置為鄰近該半導(dǎo)體溝道，電荷存儲區(qū)域設(shè)置為鄰近該隧道電介質(zhì)，并且阻擋電介質(zhì)設(shè)置為鄰近該電荷存儲區(qū)域； 該半導(dǎo)體溝道的至少一個(gè)端部大體上垂直于襯底的主表面延伸；并且 該陣列至少包括NAND串的3x3陣列； 多個(gè)控制柵極電極，具有網(wǎng)狀，大體上平行于該襯底的該主表面延伸，其中該多個(gè)控制柵極電極至少包括位于第一裝置層級中的第一控制柵極電極以及位于第二裝置層級中的第二控制柵極電極，該第二裝置層級位于該襯底的該主表面之上以及該第一裝置層級之下，其中， 該第一控制柵極電極和該第二控制柵極電極在該陣列中是連續(xù)的。
2.根據(jù)權(quán)利要求1所述的裝置，其中該第一控制柵極電極和該第二控制柵極電極在該陣列中沒有氣隙或電介質(zhì)填充的溝槽。
3.根據(jù)權(quán)利要求1所述的裝置，其中， 每個(gè)半導(dǎo)體溝道為柱形；并且 該整體柱形半導(dǎo)體溝道大體上垂直于該襯底的該主表面延伸。
4.根據(jù)權(quán)利要求1所述的裝置，其中該陣列中的每個(gè)NAND串還包括: 源極或漏極電極中的一個(gè)，其從上方與該柱形半導(dǎo)體溝道接觸；以及 源極或漏極電極中的另一個(gè)，其從下方與該柱形半導(dǎo)體溝道接觸。
5.根據(jù)權(quán)利要求4所述的裝置，其中該陣列中的每個(gè)NAND串還包括: 上選擇柵極電極，其設(shè)置為鄰近該第一控制柵極電極和該第二控制柵極電極之上的該柱形半導(dǎo)體溝道的上部分；以及 下選擇柵極電極，其設(shè)置為鄰近該第一控制柵極電極和該第二控制柵極電極之下的該柱形半導(dǎo)體溝道的下部分。
6.根據(jù)權(quán)利要求5所述的裝置，其中， 該陣列中的每個(gè)上選擇柵極電極與相鄰的上選擇柵極電極通過氣隙或電介質(zhì)填充的溝槽分開；并且 該陣列中中的每個(gè)下選擇柵極電極與相鄰的下選擇柵極電極通過氣隙或電介質(zhì)填充的溝槽分開。
7.根據(jù)權(quán)利要求6所述的裝置，其中， 每個(gè)半導(dǎo)體溝道包括鄰近該上選擇柵極電極的第一部分、鄰近該下選擇柵極電極的第二部分、位于該第一部分和該第二部分之間的該第一裝置層級和該第二裝置層級中的第三部分、以及位于該第二部分和該第三部分之間的落地焊盤部分； 該第三部分比該第一部分和該第二部分具有更大的直徑或?qū)挾?；并? 該落地焊盤部分比該第二部分和該第三部分具有更大的直徑或?qū)挾取?br> 8.根據(jù)權(quán)利要求7所述的裝置，其中， 該半導(dǎo)體溝道包括實(shí)心柱形溝道或空心圓柱形溝道； 該隧道電介質(zhì)包括圍繞該半導(dǎo)體溝道的圓柱； 該電荷存儲區(qū)域包括圍繞該隧道電介質(zhì)的圓柱； 該阻擋電介質(zhì)包括圍繞該電荷存儲區(qū)域的圓柱；并且 該第一控制柵極電極和該第二控制柵極電極圍繞每個(gè)NAND串中的該阻擋電介質(zhì)。
9.根據(jù)權(quán)利要求8所述的裝置，其中該電荷存儲區(qū)域包括多個(gè)垂直地分開的浮置柵極或電介質(zhì)電荷存儲層。
10.根據(jù)權(quán)利要求8所述的裝置，其中，每個(gè)NAND串中的該隧道電介質(zhì)、該電荷存儲區(qū)域和該阻擋電介質(zhì)包括存儲膜；并且該陣列中的該半導(dǎo)體溝道和存儲膜大體上排列為六邊形圖案，該六邊形圖案包括中間半導(dǎo)體溝道和存儲膜單元，其由六個(gè)其它半導(dǎo)體溝道和存儲膜單元圍繞，所述六個(gè)其它半導(dǎo)體溝道和存儲膜單元大體上排列為圍繞該中間半導(dǎo)體溝道和存儲膜單元的六邊形布局。
11.根據(jù)權(quán)利要求1所述的裝置，其中， 該陣列包括至少4x6陣列；并且 該陣列中的該第一控制柵極電極和該第二控制柵極電極通過氣隙或電介質(zhì)填充的溝槽與相鄰陣列中的相應(yīng)的第一控制柵極電極和第二控制柵極電極分開。
12.根據(jù)權(quán)利要求11所述的裝置，還包括局域互連，延伸穿過該電介質(zhì)填充的溝槽以接觸位于該陣列之下的下電極。
13.一種NAND裝置，包括: 垂直NAND串的陣列，其中， 每個(gè)NAND串包括半導(dǎo)體溝道，設(shè)置為鄰近該半導(dǎo)體溝道的隧道電介質(zhì)，設(shè)置為鄰近該隧道電介質(zhì)的電荷存儲區(qū)域，以及設(shè)置為鄰近該電荷存儲區(qū)域的阻擋電介質(zhì)； 該半導(dǎo)體溝道的至少一個(gè)端部大體上垂直于襯底的主表面延伸；并且 該陣列至少包括NAND串的3x3陣列； 多個(gè)控制柵極電極，具有網(wǎng)狀，大體上平行于該襯底的該主表面延伸，其中該多個(gè)控制柵極電極至少包括位于第一裝置層級中的第一控制柵極電極以及位于第二裝置層級中的第二控制柵極電極，該第二裝置層級位于該襯底的該主表面之上并且位于該第一裝置層級之下，其中， 該第一控制柵極電極和該第二控制柵極電極在該陣列中沒有氣隙或電介質(zhì)填充的溝槽。
14.根據(jù)權(quán)利要求13所述的裝置，其中該第一控制柵極電極和該第二控制柵極電極在該陣列中是連續(xù)的。
15.根據(jù)權(quán)利要求13所述的裝置，其中， 每個(gè)半導(dǎo)體溝道為柱形；并且 整體柱形的半導(dǎo)體溝道大體上垂直于該襯底的該主表面延伸。
16.根據(jù)權(quán)利要求13所述的裝置，其中該陣列中的每個(gè)NAND串還包括: 源極或漏極電極中的一個(gè)，其從上方與該柱形半導(dǎo)體溝道接觸；以及 源極或漏極電極中的另一個(gè)，其從下方與該柱形半導(dǎo)體溝道接觸。
17.根據(jù)權(quán)利要求16所述的裝置，其中該陣列中的每個(gè)NAND串還包括: 上選擇柵極電極，其設(shè)置為鄰近該第一控制柵極電極和該第二控制柵極電極之上的該柱形半導(dǎo)體溝道的上部分；以及 下選擇柵極電極，其設(shè)置為鄰近該第一控制柵極電極和該第二控制柵極電極之下的該柱形半導(dǎo)體溝道的下部分。
18.根據(jù)權(quán)利要求17所述的裝置，其中， 該陣列中的每個(gè)上選擇柵極電極與相鄰的上選擇柵極電極通過氣隙或電介質(zhì)填充的溝槽分開；并且 該陣列中的每個(gè)下選擇柵極電極與相鄰的下選擇柵極電極通過氣隙或電介質(zhì)填充的溝槽分開。
19.根據(jù)權(quán)利要求18所述的裝置，其中， 每個(gè)半導(dǎo)體溝道包括鄰近該上選擇柵極電極的第一部分、鄰近該下選擇柵極電極的第二部分、位于該第一部分和第二部分之間的該第一裝置層級和該第二裝置層級中的第三部分、以及位于該第二部分和該第三部分之間的落地焊盤部分； 該第三部分比該第一部分和該第二部分具有更大的直徑或?qū)挾?；并? 該落地焊盤部分比該第二部分和該第三部分具有更大的直徑或?qū)挾取?br> 20.根據(jù)權(quán)利要求19所述的裝置，其中， 該半導(dǎo)體溝道包括實(shí)心柱形溝道或空心圓柱形溝道； 該隧道電介質(zhì)包括圍繞該半導(dǎo)體溝道的圓柱； 該電荷存儲區(qū)域包括圍繞該隧道電介質(zhì)的圓柱； 該阻擋電介質(zhì)包括圍繞該電荷存儲區(qū)域的圓柱；并且 該第一控制柵極電極和該第二控制柵極電極包括金屬控制柵極電極，在每個(gè)NAND串中圍繞該阻擋電介質(zhì)。
21.根據(jù)權(quán)利要求20所述的裝置，其中該電荷存儲區(qū)域包括多個(gè)垂直地分開的浮置柵極或電介質(zhì)電荷存儲層。
22.根據(jù)權(quán)利要求20所述的裝置，其中，每個(gè)NAND串中的該隧道電介質(zhì)、該電荷存儲區(qū)域和該阻擋電介質(zhì)包括存儲膜；并且該陣列中的該半導(dǎo)體溝道和存儲膜大體上排列為六邊形圖案，該六邊形圖案包括中間半導(dǎo)體溝道和存儲膜單元，其由六個(gè)其它半導(dǎo)體溝道和存儲膜單元圍繞，所述六個(gè)其它半導(dǎo)體溝道和存儲膜單元大體上排列為圍繞該中間半導(dǎo)體溝道和存儲膜單元的六邊形布局。
23.根據(jù)權(quán)利要求13所述的裝置，其中， 該陣列包括至少4x6陣列；并且 該陣列中的該第一控制柵極電極和該第二控制柵極電極通過氣隙或電介質(zhì)填充的溝槽與相鄰陣列中的相應(yīng)的第一控制柵極電極和第二控制柵極電極分開。
24.根據(jù)權(quán)利要求23所述的裝置，還包括局域互連，延伸穿過該電介質(zhì)填充的溝槽以接觸位于該陣列之下的下電極。
25.—種單片三維垂直NAND串陣列的制造方法，包括: 在襯底上形成下選擇柵極層級，該下選擇柵極層級包括多個(gè)半導(dǎo)體溝道的下部分，多個(gè)下源極或漏極電極，每個(gè)下源極或漏極電極電連接至該多個(gè)半導(dǎo)體溝道的下部分的每一個(gè)，以及多個(gè)下選擇柵極電極，每個(gè)下選擇柵極電極設(shè)置為鄰近與每個(gè)半導(dǎo)體溝道的該下部分接觸的柵極電介質(zhì)； 在形成下選擇柵極層的步驟后，在該下選擇柵極層級上形成多個(gè)存儲裝置層級，其中該存儲裝置層級包括多個(gè)NAND串部分；以及 在該多個(gè)存儲裝置層級上形成上選擇柵極層級，該上選擇柵極層級包括多個(gè)半導(dǎo)體溝道的上部分，多個(gè)上源極或漏極電極，每個(gè)上源極或漏極電極電連接至該半導(dǎo)體溝道的該多個(gè)上部分的每一個(gè)，以及多個(gè)上選擇柵極電極，每個(gè)上選擇柵極電極設(shè)置為鄰近與每個(gè)半導(dǎo)體溝道的該上部分接觸的柵極電介質(zhì)。
26.根據(jù)權(quán)利要求25所述的方法，其中該多個(gè)存儲裝置層級包括: 垂直NAND串的陣列，其中， 每個(gè)NAND串包括中間半導(dǎo)體溝道部分，隧道電介質(zhì)設(shè)置為鄰近該中間半導(dǎo)體溝道部分，電荷存儲區(qū)域設(shè)置為鄰近該隧道電介質(zhì)，以及阻擋電介質(zhì)設(shè)置為鄰近該電荷存儲區(qū)域； 該中間半導(dǎo)體溝道大體上垂直于該襯底的主表面延伸；并且 該陣列至少包括NAND串的3x3陣列；以及 多個(gè)控制柵極電極，具有網(wǎng)狀，大體上平行于該襯底的該主表面延伸，其中該多個(gè)控制柵極電極至少包括位于第一裝置層級中的第一控制柵極電極以及位于第二裝置層級中的第二控制柵極電極，該第二裝置層級位于該襯底的該主表面之上并且位于該第一裝置層級之下。
27.根據(jù)權(quán)利要求26所述的方法，其中， 該第一控制柵極電極和該第二控制柵極電極在該陣列中是連續(xù)的；并且 該第一控制柵極電極和該第二控制柵極電極在該陣列中沒有氣隙或電介質(zhì)填充的溝槽。
28.根據(jù)權(quán)利要求27所述的方法，還包括: 在形成該下選擇柵極層級的步驟中，通過氣隙或電介質(zhì)填充的溝槽將該陣列中的每個(gè)下選擇柵極電極與相鄰的下選擇柵極電極分開；以及 在形成該下選擇柵極層級的步驟中，通過氣隙或電介質(zhì)填充的溝槽將該陣列中的每個(gè)上選擇柵極電極與相鄰的上選擇柵極電極分開。
29.根據(jù)權(quán)利要求26所述的方法，還包括: 在暴露在該下選擇柵極層級中的該電介質(zhì)填充的溝槽中的該多個(gè)半導(dǎo)體溝道的下部分的每一個(gè)上外延生長半導(dǎo)體落地焊盤，使得該落地焊盤具有比在下面的該溝道的下部分更大的寬度或直徑；以及 在每個(gè)落地焊盤上堆疊并構(gòu)造該中間半導(dǎo)體溝道部分。
30.根據(jù)權(quán)利要求29所述的方法，其中形成多個(gè)存儲裝置層級包括: 在該落地焊盤和該下選擇柵極層級之上形成第一材料和第二材料的交替層的堆疊，其中該第一材料包括電絕緣材料并且該第二材料包括犧牲材料； 刻蝕該堆疊以在該堆疊中形成多個(gè)存儲開口； 在該存儲開口的該落地焊盤上形成該中間半導(dǎo)體溝道部分； 在垂直NAND串的相鄰陣列之間形成狹縫溝槽； 選擇性地從該狹縫溝槽去除該犧牲材料層以暴露該狹縫溝槽中第一材料層之間的凹進(jìn); 在該存儲開口中的該溝道部分之上形成該隧道電介質(zhì)； 在該存儲開口中的該溝道部分周圍所形成的該隧道電介質(zhì)之上形成該電荷存儲區(qū)域； 在該凹進(jìn)中形成該阻擋電介質(zhì)；以及 選擇性地在該凹進(jìn)中形成該多個(gè)控制柵極電極。
31.根據(jù)權(quán)利要求30所述的方法，其中該多個(gè)控制柵極電極包括金屬或金屬合金電極。
32.根據(jù)權(quán)利要求30所述的方法，其中形成該中間半導(dǎo)體溝道部分的步驟完全地用中間半導(dǎo)體溝道部分填充該存儲開口。
33.根據(jù)權(quán)利要求30所述的方法，其中在該存儲開口中形成該中間半導(dǎo)體溝道部分的步驟在該隧道電介質(zhì)上而不是在該存儲開口的中間部分形成該中間半導(dǎo)體溝道部分，使得該中間半導(dǎo)體溝道部分不完全填充該存儲開口，并且 還包括在該存儲開口的該中間部分形成絕緣填料材料以完全填充該存儲開口。
34.根據(jù)權(quán)利要求30所述的方法，還包括在該狹縫溝槽形成絕緣層以及用導(dǎo)電材料填充該狹縫溝槽中剩余的中間空間，以形成延伸穿過該溝槽以接觸位于該陣列下的下電極的局域互連。
35.根據(jù)權(quán)利要求26所述的方法，其中， 該半導(dǎo)體溝道包括實(shí)心柱形溝道或空心圓柱形溝道； 該隧道電介質(zhì)包括圍繞該半導(dǎo)體溝道的圓柱； 該電荷存儲區(qū)域包括圍繞該隧道電介質(zhì)的圓柱； 該阻擋電介質(zhì)包括圍繞該電荷存儲區(qū)域的圓柱；該第一控制柵極電極和該第二控制柵極電極在每個(gè)NAND串中圍繞該阻擋電介質(zhì)；每個(gè)NAND串中的該隧道電介質(zhì)、該電荷存儲區(qū)域和該阻擋電介質(zhì)包括存儲膜；并且該陣列中的該半導(dǎo)體溝道和存儲膜大體上排列為六邊形圖案，該六邊形圖案包括中間半導(dǎo)體溝道和存儲膜單元，其由六個(gè)其它半導(dǎo)體溝道和存儲膜單元圍繞，六個(gè)其它半導(dǎo)體溝道和存儲膜單元大體上排列為圍繞該中間半導(dǎo)體溝道和存儲膜單元的六邊形布局。
36.根據(jù)權(quán)利要求25所述的方法，其中形成該下選擇柵極層級的步驟包括: 在該襯底中形成摻雜區(qū)域，作為下選擇柵極晶體管的公共源極線； 在該公共源極線之上形成該下選擇柵極晶體管的多個(gè)下柱形半導(dǎo)體溝道，其中該下柱形半導(dǎo)體溝道包括多個(gè)該半導(dǎo)體溝道的該下部分； 在該公共源極線之上和該下柱形半導(dǎo)體溝道的頂部和側(cè)壁上形成該下選擇柵極晶體管的下柵極電介質(zhì)； 在該下柵極電介質(zhì)之上沉積下柵極電極材料； 各向同性地刻蝕該下柵極電極材料以形成該下選擇柵極晶體管的側(cè)壁間隔體下選擇柵極電極； 形成與該下選擇柵極電極的一側(cè)接觸的下連接線； 在該下連接線、該下選擇柵極電極和該下柵極電介質(zhì)之上形成下溝槽填充電介質(zhì)材料； 平面化該下溝槽填充電介質(zhì)以暴露由該下柵極電介質(zhì)圍繞的該下柱形半導(dǎo)體溝道的頂表面；以及 在該下溝槽填充電介質(zhì)和由該下柵極電介質(zhì)圍繞的該下柱形半導(dǎo)體溝道的頂表面之上形成存儲孔刻蝕停止層。
37.根據(jù)權(quán)利要求36所述的方法，還包括:在形成該側(cè)壁間隔體下選擇柵極電極之后，進(jìn)行另外的回蝕刻蝕或者間隔體上刻蝕，使得該側(cè)壁間隔體下選擇柵極電極的頂部位于該下柱形半導(dǎo)體溝道的頂表面之下；以及在平面化步驟之后并且在形成該存儲孔刻蝕停止層步驟之前，形成由間隙填充電介質(zhì)圍繞的半導(dǎo)體落地焊盤，該間隙填充電介質(zhì)暴露在該下柱形半導(dǎo)體溝道的該頂表面之上。
38.根據(jù)權(quán)利要求37所述的方法，其中形成該多個(gè)存儲裝置層級的步驟包括: 在該存儲孔刻蝕停止層之上形成第一材料和第二材料的交替層的堆疊，其中該第一材料包括電絕緣材料并且該第二材料包括犧牲材料； 利用第一刻蝕化學(xué)刻蝕該堆疊以在延伸至該存儲孔刻蝕停止層的該堆疊中形成多個(gè)存儲開口 ； 利用不同于該第一刻蝕化學(xué)的第二刻蝕化學(xué)刻蝕暴露在該存儲開口中的該存儲孔刻蝕停止層以暴露該落地焊盤； 在該存儲開口的該落地焊盤上形成該中間半導(dǎo)體溝道部分； 在垂直NAND串的相鄰陣列之間形成狹縫溝槽； 選擇性地從該狹縫溝槽去除該犧牲材料層以暴露該狹縫溝槽中的第一材料層之間的凹進(jìn)； 在該存儲開口中的該中間半導(dǎo)體溝道部分之上形成該隧道電介質(zhì)； 在該存儲開口中的該中間半導(dǎo)體溝道部分周圍所形成的該隧道電介質(zhì)之上形成該電荷存儲區(qū)域； 在該凹進(jìn)中形成該阻擋電介質(zhì)； 在該凹進(jìn)中形成該多個(gè)控制柵極電極； 在該狹縫溝槽中形成絕緣層；以及 用導(dǎo)電材料填充該狹縫溝槽中的剩余中間空間，以形成延伸穿過該溝槽以接觸該公共源極線的局域互連。
39.根據(jù)權(quán)利要求38所述的方法，其中形成該上選擇柵極層級的步驟包括: 在該中間半導(dǎo)體溝道部分之上形成該上選擇柵極晶體管的多個(gè)上柱形半導(dǎo)體溝道，其中該上柱形半導(dǎo)體溝道包括多個(gè)該半導(dǎo)體溝道的該上部分； 在該上柱形半導(dǎo)體溝道的頂部和側(cè)壁上形成該上選擇柵極晶體管的上柵極電介質(zhì)； 在該上柵極電介質(zhì)之上沉積上柵極電極材料； 各向異性地刻蝕該上柵極電極材料以形成該上選擇柵極晶體管的側(cè)壁間隔體上選擇柵極電極； 形成與該上選擇柵極電極的一側(cè)接觸的上連接線； 在該上連接線、該上選擇柵極電極和該上柵極電介質(zhì)之上形成上溝槽填充電介質(zhì)材料； 平面化該上溝槽填充電介質(zhì)以暴露由該上柵極電介質(zhì)圍繞的該上柱形半導(dǎo)體溝道的頂表面；以及 通過向該上柱形半導(dǎo)體溝道的該暴露的頂表面注入與該上柱形半導(dǎo)體溝道的導(dǎo)電型相反的摻雜劑，在該上柱形半導(dǎo)體溝道的上部分中形成漏極區(qū)域。
40.一種操作根據(jù)權(quán)利要求1所述的裝置的方法，包括通過柵極誘發(fā)漏極漏電流(GIDL)工藝進(jìn)行擦除操作。
【文檔編號】H01L29/66GK104205342SQ201380014950
【公開日】2014年12月10日 申請日期:2013年2月4日 優(yōu)先權(quán)日:2012年3月21日
【發(fā)明者】J.阿爾斯梅爾, R.S.馬卡拉, X.科斯塔, Y.張 申請人:桑迪士克科技股份有限公司