通過(guò)替換柵極工藝形成的集成電路中的嵌入式多晶硅電阻器的制造方法
【專(zhuān)利摘要】本發(fā)明涉及一種通過(guò)替換柵極工藝形成的集成電路中的嵌入式多晶硅電阻器。本發(fā)明涉及一種可在替換柵極高k金屬柵極金屬氧化物半導(dǎo)體MOS技術(shù)工藝流程中形成的集成電路中的嵌入式電阻器結(jié)構(gòu)。通過(guò)以下方式向襯底中蝕刻溝槽來(lái)形成所述結(jié)構(gòu)：通過(guò)移除淺溝槽隔離結(jié)構(gòu)或通過(guò)在所要位置處進(jìn)行硅蝕刻。對(duì)虛擬柵極多晶硅層的沉積用多晶硅填充所述溝槽；通過(guò)硬掩模層保護(hù)電阻器多晶硅部分以免受虛擬柵極多晶硅移除的影響?？稍谠礃O／漏極植入期間摻雜所述電阻器多晶硅，且所述電阻器多晶硅可使其接觸位置被硅化物包覆而不使金屬柵極電極降級(jí)。
【專(zhuān)利說(shuō)明】通過(guò)替換柵極工藝形成的集成電路中的嵌入式多晶硅電阻器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明為集成電路及其制造的領(lǐng)域。更特定來(lái)說(shuō)，本發(fā)明的實(shí)施例針對(duì)通過(guò)先進(jìn)金屬氧化物半導(dǎo)體(MOS)技術(shù)構(gòu)造的集成電阻器結(jié)構(gòu)。
【背景技術(shù)】
[0002]現(xiàn)在，許多現(xiàn)代電子裝置及系統(tǒng)包含用于控制及管理廣泛的功能及有用的應(yīng)用的實(shí)質(zhì)計(jì)算能力。如此項(xiàng)技術(shù)中為基本的，實(shí)現(xiàn)晶體管及其它固態(tài)裝置的結(jié)構(gòu)的物理特征大小的大小減小達(dá)成了每單位“芯片”面積更多電路功能的更大集成或相反地用于給定電路功能的芯片面積的減少的耗用。針對(duì)給定成本集成電路的能力已由于此小型化趨勢(shì)而大大地增加。
[0003]近年來(lái)半導(dǎo)體技術(shù)的進(jìn)步已使得最小裝置特征大小(例如，金屬氧化物半導(dǎo)體(MOS)晶體管的柵極電極的寬度，其界定晶體管溝道長(zhǎng)度)能夠縮減到極端亞微米范圍中?，F(xiàn)在，當(dāng)前技術(shù)水平的晶體管溝道長(zhǎng)度接近20亞納米范圍，此在與源極及漏極耗盡寬度相同的量級(jí)上。如果使用常規(guī)柵極電介質(zhì)層(例如，二氧化硅)，那么MOS晶體管特征大小到深亞微米范圍中的此縮放已使得MOS柵極電介質(zhì)層的薄化成為必需，達(dá)到了從柵極電流泄漏、制造成品率及可靠性的觀(guān)點(diǎn)來(lái)看可能成問(wèn)題的程度。響應(yīng)于常規(guī)柵極電介質(zhì)材料的此限制，所謂的“高k”柵極電介質(zhì)(例如氧化鉿(HfO2)已變得流行。這些電介質(zhì)具有比二氧化硅及氮化硅高的介電常數(shù)，從而準(zhǔn)許那些膜在物理上比對(duì)應(yīng)的二氧化硅膜厚，同時(shí)保持適合于供在高性能MOS晶體管中使用。在現(xiàn)代MOS技術(shù)中，金屬及金屬化合物(例如氮化鈦、氮化鉭硅、碳化鉭等)的柵極電極現(xiàn)在也較為流行，尤其是與這些高k柵極電介質(zhì)的組合。這些金屬柵極電極消除了不合意的多晶硅耗盡效應(yīng)，這種效應(yīng)在這些技術(shù)所需的極小特征大小下為特別顯著的。
[0004]用于制作具有高k金屬柵極MOS晶體管的集成電路的流行技術(shù)在此項(xiàng)技術(shù)中稱(chēng)為“替換柵極”工藝。在一股意義上，替換柵極工藝以常規(guī)方式形成多晶硅MOS晶體管，包含界定上覆于柵極電介質(zhì)膜上的多結(jié)晶硅(“多晶硅”)柵極電極及相對(duì)于那些多晶硅柵極電極以自對(duì)準(zhǔn)方式形成源極及漏極區(qū)域。根據(jù)替換柵極方法，在植入源極及漏極區(qū)域之后移除那些“虛擬”多晶硅柵極電極及下伏“虛擬”柵極電介質(zhì)膜，后續(xù)接著在先前由多晶硅柵極電極及柵極電介質(zhì)占據(jù)的位置處沉積高k柵極電介質(zhì)材料及金屬柵極材料。對(duì)所沉積金屬柵極材料的化學(xué)機(jī)械拋光(CMP)將柵極電極的頂部表面與周?chē)鷮娱g電介質(zhì)結(jié)構(gòu)一起進(jìn)行平面化。作為進(jìn)一步的背景，2011年11月22日發(fā)布的標(biāo)題為“用于將替換柵極集成在CMOS流程中的方法(Method for Integration of Replacement Gate in CMOS Flow)” 且以引用的方式并入本文中的共同擁有的第8，062，966號(hào)美國(guó)專(zhuān)利描述一種使用替換柵極工藝構(gòu)造CMOS集成電路所根據(jù)的高k金屬柵極結(jié)構(gòu)及工藝。
[0005]現(xiàn)在電阻器結(jié)構(gòu)通常實(shí)施于許多現(xiàn)代超大規(guī)模集成電路中。多晶硅為供在形成這些集成電阻器時(shí)使用的具吸引力的材料，尤其是與金屬材料相比?？梢韵鄬?duì)高的電阻率來(lái)形成多晶硅結(jié)構(gòu)，此與金屬電阻器結(jié)構(gòu)相比減小了實(shí)施大值電阻器所需的面積，且因此也減小了那些結(jié)構(gòu)的寄生電感。由于多晶硅結(jié)構(gòu)通常與下伏硅襯底介電隔離，因此多晶硅電阻器一股具有比擴(kuò)散電阻器低得多的寄生電容。
[0006]如此項(xiàng)技術(shù)中已知，許多集成電路包含例如多晶硅晶體管柵極電極、多晶硅互連件及擴(kuò)散區(qū)域等硅元件的金屬硅化物包層以改進(jìn)那些結(jié)構(gòu)的導(dǎo)電性。常規(guī)上，此金屬硅化物包層通過(guò)在硅結(jié)構(gòu)上方沉積金屬(例如，鈷、鈦、鎢)后續(xù)接著進(jìn)行高溫退火以使所述金屬與下伏硅反應(yīng)來(lái)執(zhí)行。未反應(yīng)金屬接著被從其未與下伏硅接觸的那些位置蝕刻。但多晶硅電阻器的硅化物包層由于電阻器結(jié)構(gòu)的電阻率的所得減小而一股為不合意的。還已觀(guān)察至IJ，未包覆多晶硅電阻器展現(xiàn)比硅化物包覆多晶硅電阻器顯著更大的隨溫度的線(xiàn)性行為，從而促進(jìn)例如電壓參考電路等敏感電路中的溫度補(bǔ)償。
[0007]因此，用硅化物包覆多晶硅導(dǎo)體構(gòu)造的常規(guī)集成電路仍將包含未包覆多晶硅電阻器。常規(guī)上，通過(guò)以下操作來(lái)實(shí)現(xiàn)硅化物包覆結(jié)構(gòu)與未包覆結(jié)構(gòu)之間的區(qū)別:在多晶硅導(dǎo)體上方沉積“硅化物阻擋”電介質(zhì)膜，后續(xù)接著進(jìn)行對(duì)硅化物阻擋膜的經(jīng)掩蔽蝕刻以暴露將經(jīng)硅化物包覆的那些多晶硅導(dǎo)體且保護(hù)將不被包覆的那些多晶硅導(dǎo)體(即，電阻器結(jié)構(gòu))以免受直接反應(yīng)硅化的影響。然而，在用于形成具有高k金屬柵極晶體管的集成電路的常規(guī)替換柵極工藝流程中并入未硅化多晶硅電阻器的形成為繁瑣的。
[0008]圖1a到Ig圖解說(shuō)明其中也構(gòu)造多晶硅電阻器的常規(guī)替換柵極工藝，其以如圖1a中的橫截面中所展示的高k金屬柵極CMOS集成電路的經(jīng)部分制作的部分開(kāi)始。在P型單晶硅襯底4的表面位置處展示圖1a的結(jié)構(gòu)。P型襯底4可為通過(guò)經(jīng)掩蔽離子植入向襯底中形成的P型“阱”的一部分，或可僅僅為P型襯底本身的位置，在任一情況中均構(gòu)成將形成η型MOS晶體管的位置。在襯底4的表面處安置呈淺溝槽隔離(STI)結(jié)構(gòu)的形式的隔離電介質(zhì)結(jié)構(gòu)5以用于將晶體管彼此隔離。在襯底4的表面上方安置(舉例來(lái)說(shuō))二氧化硅的“虛擬”柵極電介質(zhì)層7，又在“虛擬”柵極電介質(zhì)層7上方安置多晶硅層8 ;根據(jù)此常規(guī)方法，將由此多晶硅層8形成“虛擬”柵極電極及多晶硅電阻器。在此結(jié)構(gòu)中，(舉例來(lái)說(shuō))氮化硅的硬掩模層9上覆于多晶硅層8上。
[0009]在圖1b中所展示的制造階段處，已通過(guò)對(duì)硬掩模層9的經(jīng)掩蔽蝕刻形成了上覆于虛擬柵極電介質(zhì)7的剩余部分上的多晶硅結(jié)構(gòu)8，后續(xù)接著在從其移除了硬掩模層9的那些位置處蝕刻多晶硅層8及虛擬柵極電介質(zhì)層7。在襯底4的表面的位置處形成的那些多晶硅結(jié)構(gòu)8及那些位置處的下伏虛擬柵極電介質(zhì)將充當(dāng)虛擬結(jié)構(gòu)且將不變?yōu)樗瓿杉呻娐返囊徊糠?。多晶硅結(jié)構(gòu)8’安置于淺溝槽隔離結(jié)構(gòu)5的表面上方，且在此常規(guī)方法中將形成多晶硅電阻器。已在形成多晶硅結(jié)構(gòu)之后對(duì)此結(jié)構(gòu)施加離子植入，從而產(chǎn)生與多晶硅結(jié)構(gòu)8、8’自對(duì)準(zhǔn)的η型漏極延伸區(qū)域11。
[0010]圖1c圖解說(shuō)明在整體沉積側(cè)壁電介質(zhì)層13、后續(xù)接著相對(duì)于多晶硅結(jié)構(gòu)8、8’及在沿著多晶硅結(jié)構(gòu)8、8’的側(cè)的層13中形成的側(cè)壁電介質(zhì)結(jié)構(gòu)以自對(duì)準(zhǔn)方式離子植入η+源極/漏極區(qū)域10之后的結(jié)構(gòu)。在圖1c中所展示的制造階段處，已整體沉積(舉例來(lái)說(shuō))二氧化硅的層間電介質(zhì)層14。接著(舉例來(lái)說(shuō))通過(guò)CMP將所述結(jié)構(gòu)平面化到移除硬掩模層9的剩余部分的充足深度，從而導(dǎo)致表面層間電介質(zhì)14與多晶硅結(jié)構(gòu)8、8’的表面實(shí)質(zhì)上共面，如圖1d中所展示。
[0011]如圖1d中還展示，多晶硅電阻器結(jié)構(gòu)8，受由經(jīng)受經(jīng)掩蔽蝕刻的所沉積氮化硅層等形成的硬掩模特征15保護(hù)。接著通過(guò)毯覆蝕刻來(lái)移除虛擬柵極多晶硅結(jié)構(gòu)8及下伏虛擬柵極電介質(zhì)層7，從而產(chǎn)生圖1e中所展示的結(jié)構(gòu)。多晶硅電阻器結(jié)構(gòu)8，受硬掩模特征15保護(hù)而在此階段處保持在原位置。
[0012]在移除虛擬柵極多晶硅結(jié)構(gòu)8及虛擬柵極電介質(zhì)7之后，整體沉積高k電介質(zhì)層17 (通常上覆于薄界面層上，未展示)，后續(xù)接著整體沉積金屬柵極層18 (通常上覆于勢(shì)壘金屬層上，未展示)，從而產(chǎn)生圖1f的結(jié)構(gòu)。通過(guò)化學(xué)氣相沉積(CVD)或原子層沉積(ALD)由HfO2或此項(xiàng)技術(shù)中已知的其它類(lèi)似高k電介質(zhì)材料形成高k電介質(zhì)17。金屬柵極層18為通過(guò)其組成或通過(guò)摻雜而具有適合于充當(dāng)所要導(dǎo)電性類(lèi)型且具有所要閾值電壓的MOS晶體管柵極的功函數(shù)的金屬或?qū)щ娊饘倩衔飳?。接著使此結(jié)構(gòu)經(jīng)受CMP以移除金屬柵極層18，層間電介質(zhì)14的開(kāi)口內(nèi)先前由虛擬柵極結(jié)構(gòu)8占據(jù)的那些位置除外，以在這些位置處形成晶體管的柵極電極，如圖1g中所展示。接著整體沉積上覆電介質(zhì)材料及一個(gè)或一個(gè)以上金屬導(dǎo)體層，其中穿過(guò)電介質(zhì)材料形成接觸開(kāi)口以互連晶體管柵極結(jié)構(gòu)18、多晶硅電阻器8、源極/漏極區(qū)域10及最終電路所要的其它結(jié)構(gòu)。
[0013]在多晶硅電阻器8，的上覆金屬導(dǎo)體將進(jìn)行接觸的那些位置的表面處形成金屬硅化物包層以確保良好歐姆接觸同時(shí)使多晶硅電阻器8’的剩余部分保持未被硅化為有用的。然而，在此制造階段處對(duì)多晶硅電阻器8’的表面的任何部分的硅化為困難的，因?yàn)閷?duì)未反應(yīng)金屬的硅化后移除使到金屬柵極電極18的觸點(diǎn)的導(dǎo)電性降級(jí)。此外，在這些常規(guī)替換柵極工藝中并入多晶硅電阻器結(jié)構(gòu)使得兩個(gè)額外光掩模成為必需的:一個(gè)用于掩蔽對(duì)電阻器結(jié)構(gòu)的離子植入(即，為了獲得恰當(dāng)電阻率)，且另一個(gè)用于形成保護(hù)電阻器結(jié)構(gòu)8’以免受虛擬柵極移除蝕刻影響的硬掩模特征。已進(jìn)一步觀(guān)察到，對(duì)未硅化多晶硅電阻器結(jié)構(gòu)的足夠保護(hù)在其中使用CMP對(duì)金屬柵極材料進(jìn)行平面化的那些替換柵極工藝流程中甚至更困難，從而導(dǎo)致由多晶硅電阻器呈現(xiàn)的電阻的顯著可變性。

【發(fā)明內(nèi)容】

[0014]本發(fā)明的實(shí)施例提供與現(xiàn)代高k金屬柵極替換柵極制造工藝兼容的集成電路中的多晶硅電阻器結(jié)構(gòu)及其制作方法。
[0015]本發(fā)明的實(shí)施例提供其中比在常規(guī)多晶硅電阻器結(jié)構(gòu)中更高效地耗散電阻熱的此結(jié)構(gòu)及方法。
[0016]本發(fā)明的實(shí)施例提供可在不添加具有關(guān)鍵尺寸及對(duì)準(zhǔn)要求的光刻掩模的情況下并入到制造工藝流程中的此結(jié)構(gòu)及方法。
[0017]本發(fā)明的實(shí)施例提供其中可容易地執(zhí)行多晶硅結(jié)構(gòu)的摻雜(在一些情況中通過(guò)用于其它結(jié)構(gòu)的現(xiàn)有離子植入步驟)的此結(jié)構(gòu)及方法。
[0018]參考以下說(shuō)明書(shū)連同其圖式的所屬領(lǐng)域的技術(shù)人員將明了本發(fā)明的實(shí)施例的其它目標(biāo)及優(yōu)點(diǎn)。
[0019]可將本發(fā)明的實(shí)施例實(shí)施到具有高k金屬柵極晶體管的集成電路及制作所述集成電路的替換柵極方法中，在所述方法中在虛擬柵極多晶硅沉積期間將多晶硅電阻器結(jié)構(gòu)的材料沉積到硅表面中的溝槽中。隨后沉積的層間電介質(zhì)材料保護(hù)電阻器結(jié)構(gòu)以免受虛擬柵極移除蝕刻影響且免受例如金屬柵極化學(xué)機(jī)械拋光的其它后續(xù)工藝影響。
[0020]在本發(fā)明的一些實(shí)施例中，將多晶硅電阻器結(jié)構(gòu)形成到首先從其移除電介質(zhì)材料的淺溝槽隔離(STI)結(jié)構(gòu)的位置中。
[0021]在本發(fā)明的一些實(shí)施例中，將多晶硅電阻器結(jié)構(gòu)形成到在通過(guò)光刻確定的位置處蝕刻到單晶硅中的溝槽中。
[0022]在本發(fā)明的一些實(shí)施例中，在沉積多晶硅材料之前使溝槽經(jīng)受厚氧化。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0023]圖1a到Ig是根據(jù)常規(guī)制造工藝流程集成電路結(jié)構(gòu)的一部分在其制造階段處的橫截面圖。
[0024]圖2a及2b分別為根據(jù)本發(fā)明的實(shí)施例的集成電路結(jié)構(gòu)的一部分的平面圖及橫截面圖。
[0025]圖3a到3h是根據(jù)本發(fā)明的實(shí)施例圖2a及2b的集成電路結(jié)構(gòu)的部分在其各種制造階段處的橫截面圖。
[0026]圖4a到4d是根據(jù)本發(fā)明的另一實(shí)施例集成電路結(jié)構(gòu)的一部分在其各種制造階段處的橫截面圖。
[0027]圖5a到5d是根據(jù)本發(fā)明的另一實(shí)施例集成電路結(jié)構(gòu)的一部分在其各種制造階段處的橫截面圖。
[0028]圖6a到6d是根據(jù)本發(fā)明的另一實(shí)施例集成電路結(jié)構(gòu)的一部分在其各種制造階段處的橫截面圖。
【具體實(shí)施方式】
[0029]將結(jié)合本發(fā)明的實(shí)施例來(lái)描述本發(fā)明，S卩，實(shí)施到金屬氧化物半導(dǎo)體(MOS)集成電路及其中通過(guò)替換柵極工藝構(gòu)造高k金屬柵極MOS晶體管的制造技術(shù)中，如預(yù)期本發(fā)明將在應(yīng)用于此實(shí)施方案時(shí)為尤其有益的。然而，預(yù)期本發(fā)明也可在其它集成電路應(yīng)用中提供重要的優(yōu)點(diǎn)及益處。因此，將理解，以下描述僅以實(shí)例方式提供且并不打算限制所主張的本發(fā)明的真實(shí)范圍。
[0030]圖2a及2b分別以平面圖及橫截面圖圖解說(shuō)明根據(jù)本發(fā)明的實(shí)施例的MOS集成電路中的MOS晶體管20T及電阻器20R的構(gòu)造。盡管這些圖展示晶體管20T及電阻器20R彼此鄰近定位，但當(dāng)然預(yù)期這些裝置可定位成彼此相距較大距離，且可或可不彼此具有電關(guān)系(即，可不位于相同電路中)。另外，如此項(xiàng)技術(shù)中為基本的，通常將在相同集成電路內(nèi)構(gòu)造與本文中所描述的晶體管20T及電阻器20R類(lèi)似構(gòu)造的許多晶體管及電阻器，其根據(jù)布局及所要電特性而在大小(溝道寬度、溝道長(zhǎng)度等)及形狀上變化。另外，盡管將參考η溝道晶體管20Τ來(lái)描述本發(fā)明的實(shí)施例，但當(dāng)然預(yù)期晶體管20Τ可替代地構(gòu)造為P溝道MOS晶體管，且此外晶體管20Τ的η溝道及P溝道實(shí)施方案兩者可存在于相同集成電路中。
[0031]在此實(shí)例中，在單晶硅襯底的P型區(qū)域24內(nèi)或替代地在形成到單晶硅襯底中的經(jīng)植入P型阱內(nèi)或在絕緣體上硅膜的P型區(qū)域內(nèi)構(gòu)造η溝道MOS晶體管20Τ。為使此描述簡(jiǎn)單起見(jiàn)，本文中所描述的本發(fā)明的實(shí)施例的實(shí)例將把P型區(qū)域24稱(chēng)為襯底24，在這些或其它形式中的任一者中一股指代形成裝置的單晶硅表面。在襯底的表面處，例如晶體管20Τ的晶體管通過(guò)隔離電介質(zhì)結(jié)構(gòu)25的實(shí)例彼此隔離及分離。根據(jù)本發(fā)明的實(shí)施例，隔離電介質(zhì)結(jié)構(gòu)25被構(gòu)造為淺溝槽隔離(STI)結(jié)構(gòu)，其由沉積到蝕刻到襯底24的表面的選定位置中的溝槽中的電介質(zhì)材料(例如，氮化硅或二氧化硅)組成。
[0032]如圖2a及2b中所展示，晶體管20T包含上覆于高k柵極電介質(zhì)膜27上的金屬柵極電極30，高k柵極電介質(zhì)膜27又上覆于襯底24的一部分上。側(cè)壁電介質(zhì)層21存在于第一層間電介質(zhì)層26的鄰近于金屬柵極電極30的側(cè)上且通常由氮化硅組成。在金屬柵極電極30的相對(duì)側(cè)上向襯底24的表面中安置經(jīng)重?fù)诫sη型植入?yún)^(qū)域22，且其構(gòu)成η溝道晶體管20Τ的源極及漏極區(qū)域。
[0033]如圖2b中所展示，在源極/漏極區(qū)域22的表面上方且在隔離電介質(zhì)結(jié)構(gòu)25上方以對(duì)應(yīng)于金屬柵極電極30的厚度的厚度安置層間電介質(zhì)層26。第二層間電介質(zhì)層32上覆于第一層間電介質(zhì)層26上。為清晰起見(jiàn)這些層間電介質(zhì)層26、32未在圖2a中展示(即，看不到)。在層間電介質(zhì)層26、32的選定位置處貫通形成接觸開(kāi)口 29以允許隨后沉積及圖案化的導(dǎo)體與源極/漏極區(qū)域22進(jìn)行電接觸。在接觸開(kāi)口 29延伸到源極/漏極區(qū)域22的位置處安置金屬硅化物包層34以確保與那些導(dǎo)體的良好歐姆接觸；如果需要，那么硅化物包層34可在源極/漏極區(qū)域22的整個(gè)表面上方延伸，從而也減小這些區(qū)域的有效電阻率。穿過(guò)第二層間電介質(zhì)層32蝕刻其它接觸開(kāi)口(未展示)以允許那些導(dǎo)體與柵極電極30進(jìn)行電接觸。
[0034]盡管從圖2b并不顯而易見(jiàn)，但金屬柵極電極30及高k柵極電介質(zhì)層27通常各自形成為數(shù)個(gè)不同物理層的層壓結(jié)構(gòu)。高k柵極電介質(zhì)層30可包含與電介質(zhì)間隔件29之間的P型區(qū)域24的表面接觸的界面電介質(zhì)層(舉例來(lái)說(shuō)熱二氧化硅)或所沉積電介質(zhì)膜(例如氮化硅或二氧化硅)。高k柵極電介質(zhì)27還包含與二氧化硅或氮化硅相比具有相對(duì)高的介電常數(shù)的電介質(zhì)材料層；適合用作高k柵極電介質(zhì)27的典型高k電介質(zhì)材料包含氧化鉿(HfO2)、氧化鉿鋯(HfZrOx)及高k材料的組合，例如氧化鉿與氧化鋯的組合(例如，HfO2 /Zr02&Zr02 / HfO2)。在本發(fā)明的實(shí)施例中可替代地使用此項(xiàng)技術(shù)中已知的其它高k電介質(zhì)材料。當(dāng)以層壓方式構(gòu)造時(shí)，金屬柵極電極30可包含與高k柵極電介質(zhì)27接觸的相對(duì)薄的勢(shì)壘金屬層，用于柵極電極的所要金屬安置于所述勢(shì)壘金屬層上面。所述勢(shì)壘金屬經(jīng)提供以限制金屬柵極電極30的上覆金屬材料與高k柵極電介質(zhì)27之間的相互擴(kuò)散，且通常由來(lái)自鑭系元素系列的金屬(例如，鑭、鈰、鐠、釹、钷、釤、銪、釓、鐿)或其導(dǎo)電金屬化合物(例如，氧化鑭)構(gòu)成。金屬柵極電極30的原料金屬通常由兀素金屬、三兀金屬、金屬合金或經(jīng)選擇或摻雜而具有適合于η溝道晶體管20T的所要電參數(shù)(即，閾值電壓)的功函數(shù)的導(dǎo)電金屬化合物組成，其實(shí)例包含鉭、鈦、鉿、鋯、鎢、鑰以及其氮化物及碳化物化合物；氮化硅、氮化鋁及氮化鋁硅化合物；及其組合。用于高k柵極電介質(zhì)27及金屬柵極電極30的厚度及材料針對(duì)η溝道晶體管通常將從用于P溝道晶體管的厚度及材料變化以形成具有針對(duì)每一裝置恰當(dāng)?shù)墓瘮?shù)的柵極。還可使用勢(shì)壘金屬及“填充”金屬的額外層來(lái)形成金屬柵極電極30，此取決于特定制造工藝(即，可在CMOS工藝流程中添加額外金屬層)。
[0035]根據(jù)本發(fā)明的實(shí)施例，電阻器20R由安置于到襯底24的表面中的溝槽內(nèi)的多晶硅元件28’形成。在圖2b的實(shí)例中，多晶硅元件28’的形狀由于其形成方式而類(lèi)似于隔離電介質(zhì)結(jié)構(gòu)25的形狀；在本發(fā)明的其它實(shí)施例中，多晶硅元件28’未必如此類(lèi)似于隔離電介質(zhì)結(jié)構(gòu)25的形狀。電介質(zhì)層23安置于襯底24與多晶娃兀件28之間，從而將電阻器20R與襯底24電隔離。在多晶硅元件28的表面的穿過(guò)層間電介質(zhì)層26、32形成接觸開(kāi)口 29的那些位置處的金屬硅化物包層34確保多晶硅元件28與延伸穿過(guò)接觸開(kāi)口 29的隨后形成的金屬導(dǎo)體(未展示)之間的歐姆接觸。預(yù)期一股將不對(duì)多晶硅元件28的全部表面進(jìn)行硅化物包覆，以最小化電阻器20R實(shí)現(xiàn)所要電阻值所需的芯片面積。
[0036]預(yù)期，電阻器20R的此實(shí)施方案實(shí)現(xiàn)其在不借助多個(gè)關(guān)鍵光刻工藝的情況下且以避免由硅化導(dǎo)致的潛在短路或金屬柵極降級(jí)的方式在金屬柵極高k替換柵極制造工藝的背景內(nèi)的高效構(gòu)造。另外，預(yù)期與常規(guī)場(chǎng)上電阻器(例如圖1g中所展示的電阻器)相比，將電阻器20R嵌入到襯底24中將改進(jìn)其耗散電阻熱的能力。
[0037]現(xiàn)在參考圖3a到3h的橫截面圖，現(xiàn)在將詳細(xì)地描述根據(jù)本發(fā)明的第一實(shí)施例制作包含電阻器20R及晶體管20T的實(shí)例的集成電路的方法。在圖3a中所展示的工藝流程中的點(diǎn)處，已在襯底24的表面的選定位置處以常規(guī)方式形成STI隔離電介質(zhì)結(jié)構(gòu)25。在此實(shí)例中，隔離電介質(zhì)結(jié)構(gòu)25由所沉積二氧化硅形成；如上文所提及，可替代地使用其它絕緣材料。根據(jù)本發(fā)明的此實(shí)施例，已對(duì)光致抗蝕劑層40進(jìn)行施配以及光刻圖案化及顯影以形成開(kāi)口 41，其暴露隔離電介質(zhì)結(jié)構(gòu)25中將在其處形成電阻器20R的一者。
[0038]在本發(fā)明的此實(shí)施例中，接著使所述結(jié)構(gòu)經(jīng)受選擇性氧化物蝕刻以移除經(jīng)暴露隔離電介質(zhì)結(jié)構(gòu)25并在所述位置處向襯底24的表面中形成溝槽42。此蝕刻在所使用的蝕刻劑與二氧化硅反應(yīng)而不實(shí)質(zhì)上蝕刻單晶硅的意義上為選擇性的。此選擇性允許界定開(kāi)口41的掩模步驟為非關(guān)鍵的，因?yàn)殚_(kāi)口 41與例如晶體管柵極的最小大小特征相比可為相對(duì)寬的，且不需要與將通過(guò)此蝕刻移除的隔離電介質(zhì)結(jié)構(gòu)25精確地對(duì)準(zhǔn)。圖3b中展示在此選擇性氧化物蝕刻及光致抗蝕劑層40的移除之后的結(jié)構(gòu)，其中一個(gè)隔離電介質(zhì)結(jié)構(gòu)25已被移除且一個(gè)結(jié)構(gòu)保留。
[0039]在移除將形成電阻器20R的位置處的隔離電介質(zhì)結(jié)構(gòu)25之后，接著整體形成虛擬柵極電介質(zhì)層23，舉例來(lái)說(shuō)，通過(guò)對(duì)襯底24的表面(包含溝槽42的表面)的熱氧化或視需要對(duì)二氧化硅或氮化硅的化學(xué)氣相沉積(CVD)。接著通常通過(guò)CVD在將形成晶體管20T的襯底24的表面上方整體沉積虛擬柵極多晶硅層28達(dá)所要厚度，其中虛擬柵極多晶硅層28的一部分28’填充溝槽42。此部分28’將變?yōu)殡娮杵?0R的主體。接著通過(guò)CVD在虛擬柵極多晶硅層28上方沉積(舉例來(lái)說(shuō))氮化硅的硬掩模層43，從而產(chǎn)生圖3c中所展示的結(jié)構(gòu)。
[0040]對(duì)上覆光致抗蝕劑(未展示)的光刻圖案化、后續(xù)接著對(duì)硬掩模層43及虛擬柵極多晶硅層28的堆疊蝕刻接著在晶體管20T的柵極電極的最終位置處形成虛擬柵極結(jié)構(gòu)。所述堆疊蝕刻還可在從其移除虛擬柵極多晶硅層28的位置處從襯底24的表面蝕刻虛擬柵極電介質(zhì)層23 ;或者，虛擬柵極電介質(zhì)層23可充當(dāng)堆疊蝕刻的蝕刻止擋件且保留在原位置。在堆疊蝕刻之后，溝槽42內(nèi)的電阻器多晶硅部分28’將保留，如圖3d中所展示。接著執(zhí)行(在此實(shí)例中，為η溝道晶體管20Τ的)η型摻雜劑的源極/漏極植入。根據(jù)本發(fā)明的此實(shí)施例，由于在工藝的此階段處電阻器多晶硅部分28’為暴露的，因此此源極/漏極植入可同時(shí)將部分28’摻雜到電阻器20R的最終摻雜劑濃度。在圖3d的實(shí)例中，源極/漏極區(qū)域22以常規(guī)兩步驟方式形成以具有經(jīng)輕摻雜漏極延伸部，其中在經(jīng)輕摻雜漏極延伸部植入之后且在較深的較重劑量源極/漏極植入之前通過(guò)常規(guī)沉積及各向異性蝕刻在虛擬柵極結(jié)構(gòu)的側(cè)上形成側(cè)壁電介質(zhì)21。
[0041]接著借助于CVD整體沉積(舉例來(lái)說(shuō))二氧化硅或氮化硅的第一層間電介質(zhì)層
26。接著執(zhí)行化學(xué)機(jī)械拋光(CMP)以對(duì)結(jié)構(gòu)進(jìn)行平面化且移除上覆于虛擬柵極結(jié)構(gòu)處的虛擬柵極多晶硅28上的硬掩模層43，其結(jié)果展示于圖3e中。如從圖3e顯而易見(jiàn)，通過(guò)CMP工藝而暴露在虛擬柵極結(jié)構(gòu)的位置處的虛擬柵極多晶硅層28的頂部表面，而溝槽42內(nèi)的電阻器多晶硅部分28’受第一層間電介質(zhì)層26保護(hù)。以上文結(jié)合圖1e及If所描述的類(lèi)似方式，接著借助于毯覆蝕刻移除虛擬柵極多晶硅28及下伏虛擬柵極電介質(zhì)23的此經(jīng)暴露部分。接著執(zhí)行(舉例來(lái)說(shuō))通過(guò)原子層沉積(ALD)沉積高k柵極電介質(zhì)層27、后續(xù)接著沉積金屬層以形成晶體管20T的金屬柵極30。如上文所描述，預(yù)期這些沉積工藝還將沉積適當(dāng)界面及勢(shì)壘層，如用于高k金屬柵極晶體管的技術(shù)中為常規(guī)的。從第一層間電介質(zhì)層26的表面對(duì)金屬層30及下伏高k電介質(zhì)層27的過(guò)量部分的后續(xù)CMP移除產(chǎn)生圖3f的結(jié)構(gòu)。如從此圖3f顯而易見(jiàn)，受第一層間電介質(zhì)層26保護(hù)而免受CMP的影響，電阻器多晶硅部分28’保留在溝槽42內(nèi)。
[0042]根據(jù)本發(fā)明的此實(shí)施例，需要對(duì)電阻器多晶硅部分28’的接觸位置的硅化以確保良好的歐姆接觸。通過(guò)首先整體(包含在金屬柵極30上方)沉積第二層間電介質(zhì)層32來(lái)實(shí)現(xiàn)此硅化。接著穿過(guò)第二層間電介質(zhì)層32及第一層間電介質(zhì)層26蝕刻接觸開(kāi)口 29，從而暴露電阻器多晶硅部分28’的接觸位置及源極/漏極區(qū)域22的需要被硅化的任何位置。接著通過(guò)與電阻器多晶硅部分28’的經(jīng)暴露接觸位置及源極/漏極區(qū)域22的任何經(jīng)暴露位置接觸地整體沉積金屬層44來(lái)執(zhí)行硅化，如圖3h中所展示。高溫退火使所沉積金屬層44與其接觸的那些硅位置(即，在接觸開(kāi)口 29內(nèi))反應(yīng)且后續(xù)接著進(jìn)行對(duì)金屬層44的未反應(yīng)部分的毯覆蝕刻以形成如圖2b中所展示的硅化物包層34。由于第二層間電介質(zhì)層32在硅化期間覆蓋金屬柵極30，因此保護(hù)了金屬柵極30的表面以免受可由金屬層44的未反應(yīng)部分的移除產(chǎn)生的降級(jí)。
[0043]制造工藝的剩余部分從此點(diǎn)繼續(xù)，包含形成與電阻器20R及晶體管20T的硅化物包層34進(jìn)行接觸的金屬導(dǎo)體，蝕刻額外接觸開(kāi)口(例如，穿過(guò)第二層間電介質(zhì)層32到金屬柵極30)及形成集成電路所要的額外金屬導(dǎo)體層級(jí)。
[0044]如從此描述顯而易見(jiàn)，可容易地以與用于形成高k金屬柵極晶體管20T的替換柵極工藝兼容的方式形成電阻器20R。根據(jù)本發(fā)明的此實(shí)施例，僅向常規(guī)工藝流程添加單個(gè)非關(guān)鍵光刻掩模步驟，其中多晶硅電阻器材料的摻雜通過(guò)源極/漏極植入來(lái)執(zhí)行。相比于上文相對(duì)于圖1a到Ig所描述的制造工藝流程(在所述工藝流程中，需要用于單獨(dú)地?fù)诫s電阻器多晶硅的一個(gè)掩模步驟且需要用于阻止虛擬柵極蝕刻移除電阻器多晶硅的另一掩模步驟)，預(yù)期本發(fā)明的此實(shí)施例產(chǎn)生可通過(guò)更穩(wěn)健且高效的制造流程形成的經(jīng)改進(jìn)的電阻器結(jié)構(gòu)。
[0045]圖4a到4d圖解說(shuō)明根據(jù)本發(fā)明的另一實(shí)施例的晶體管20T及20R的制造，所述另一實(shí)施例是對(duì)上文相對(duì)于圖3a到3h所描述的本發(fā)明實(shí)施例的變化形式。在根據(jù)本發(fā)明的此實(shí)施例的圖4a中所展示的制造階段處，在此實(shí)例中由氮化硅形成的硬掩模層45已經(jīng)圖案化以暴露隔離電介質(zhì)結(jié)構(gòu)25的實(shí)例的位置，且選擇性氧化物蝕刻已在所述經(jīng)暴露位置處向襯底24的表面中形成溝槽42。如上文相對(duì)于圖3b所描述，此氧化物蝕刻在其優(yōu)先于硅而蝕刻二氧化硅的意義上為選擇性的。由于此氧化物蝕刻的選擇性，硬掩模層45中的開(kāi)口不需要精確地定位(即，不界定溝槽42的寬度)，且如此可通過(guò)非關(guān)鍵掩模以光刻方式界定。用于此選擇性氧化物蝕刻的各種蝕刻化學(xué)品及蝕刻條件在此項(xiàng)技術(shù)中是眾所周知的。[0046]根據(jù)本發(fā)明的此實(shí)施例，接著通過(guò)在溝槽42的表面處及在襯底24的相鄰經(jīng)暴露硅表面處的熱氧化來(lái)形成二氧化硅膜46，如圖4b中所展示。氮化硅硬掩模層45防止襯底24的表面的其它部分的氧化，如此項(xiàng)技術(shù)中已知。預(yù)期熱氧化物膜46實(shí)質(zhì)上比虛擬柵極電介質(zhì)23厚。舉例來(lái)說(shuō)，如果虛擬柵極電介質(zhì)23大約為50人到100人，那么預(yù)期熱氧化物膜46將至少厚達(dá)100 A,舉例來(lái)說(shuō)，介于從150 A到250 A的范圍。移除硬掩模層45，且接著沉積多晶硅層28，后續(xù)接著沉積將在此替換柵極工藝中在界定用于晶體管20T的虛擬柵極電極時(shí)使用的硬掩模層43。如圖4c中所展示，在工藝中的此階段處，多晶硅層28的部分28’填充溝槽42，上覆于所述位置處的厚氧化物膜46上，且將如上文所描述充當(dāng)電阻器20R的主體。
[0047]根據(jù)本發(fā)明的此實(shí)施例，接著以上文相對(duì)于圖3d到3h所描述的方式完成晶體管20T及電阻器20R。所得結(jié)構(gòu)展示于圖4d中，其展示晶體管20T的位置處的金屬柵極30及高k柵極電介質(zhì)27以及電阻器多晶硅28’及源極/漏極區(qū)域22的表面處于接觸開(kāi)口 29處的硅化物包層34，如前所述。根據(jù)本發(fā)明的此實(shí)施例的電阻器20R的構(gòu)造包含實(shí)質(zhì)上比圖2b的實(shí)例中的虛擬柵極電介質(zhì)23厚的熱氧化物膜46。因此，根據(jù)圖4d中所展示的本發(fā)明實(shí)施例的電阻器20R提供電阻器20R與襯底24之間的額外電隔離且或許提供更高的每單位長(zhǎng)度電阻值(假設(shè)在兩種情況之間隔離電介質(zhì)結(jié)構(gòu)25及因此溝槽42的寬度恒定)。本發(fā)明的此實(shí)施例還提供兼容且高效制作以及經(jīng)改進(jìn)的導(dǎo)熱率等方面的優(yōu)點(diǎn)，如上文相對(duì)于本發(fā)明的第一實(shí)施例所描述。
[0048]圖5a到5d圖解說(shuō)明根據(jù)本發(fā)明的另一實(shí)施例的晶體管20T及20R的制造，所述另一實(shí)施例是對(duì)上文相對(duì)于圖3a到3h所描述的本發(fā)明實(shí)施例的另一變化形式。在根據(jù)本發(fā)明的此實(shí)施例的圖5a中所展示的制造階段處，光致抗蝕劑掩模層40已經(jīng)圖案化以暴露襯底24的表面的位置。隔離電介質(zhì)結(jié)構(gòu)25在工藝的此階段處已先前形成且下伏于光致抗蝕劑掩模層40的剩余部分下。根據(jù)本發(fā)明的此實(shí)施例，光致抗蝕劑掩模層40界定到襯底24中的將含納電阻器20R的主體的溝槽的位置。在圖案化光致抗蝕劑40之后，在經(jīng)暴露位置處蝕刻襯底24以向襯底24中形成溝槽50，如圖5b中所展示。預(yù)期此硅蝕刻將為使用適合于形成所要深度及輪廓的溝槽50的蝕刻化學(xué)品及等離子條件的常規(guī)等離子硅蝕刻。在本發(fā)明的此實(shí)施例中，用于界定直接界定溝槽50的位置的光致抗蝕劑40的圖案的光刻掩?？梢暈椤瓣P(guān)鍵”掩模步驟。
[0049]類(lèi)似于如上文相對(duì)于圖3c所描述,在于將形成電阻器20R的位置處向襯底24中蝕刻溝槽50之后，整體形成虛擬柵極電介質(zhì)層23，舉例來(lái)說(shuō)，通過(guò)對(duì)襯底24的表面(包含溝槽50的表面)的熱氧化或視需要通過(guò)對(duì)二氧化硅或氮化硅的CVD。接著通常通過(guò)CVD在將形成晶體管20T的襯底24的表面處整體沉積虛擬柵極多晶硅層28達(dá)所要厚度，從而產(chǎn)生在溝槽50內(nèi)且上覆于虛擬柵極電介質(zhì)23上的多晶硅部分28’。此多晶硅部分28’將變?yōu)殡娮杵?0R的主體。接著通過(guò)CVD在虛擬柵極多晶硅層28上方沉積(舉例來(lái)說(shuō))氮化硅的硬掩模層43，從而產(chǎn)生圖5c中所展示的結(jié)構(gòu)。
[0050]根據(jù)本發(fā)明的此實(shí)施例，接著以上文相對(duì)于圖3d到3h所描述的方式完成晶體管20T及電阻器20R，從而產(chǎn)生圖5d中所展示的結(jié)構(gòu)。在晶體管20T的柵極電極位置處形成金屬柵極30及高k柵極電介質(zhì)27，其中硅化物包層34存在于電阻器多晶硅28’及源極/漏極區(qū)域22的表面處于接觸開(kāi)口 29處，如前所述。本發(fā)明的此實(shí)施例提供兼容且高效制作以及經(jīng)改進(jìn)的導(dǎo)熱率等方面的相同優(yōu)點(diǎn)，如上文相對(duì)于上文所描述的本發(fā)明實(shí)施例所描述。然而，根據(jù)本發(fā)明的此實(shí)施例的電阻器20R的多晶硅部分28’的形狀由向單晶硅中的蝕刻而非由在圖3a到3h及4a到4d的實(shí)施例中對(duì)隔離電介質(zhì)結(jié)構(gòu)25的實(shí)例的氧化物蝕刻界定。盡管根據(jù)本發(fā)明的此實(shí)施例使用關(guān)鍵光刻掩模來(lái)界定向其中形成最終電阻器主體的溝槽的位置，但需要僅一個(gè)此種關(guān)鍵掩模步驟，且關(guān)鍵掩模步驟導(dǎo)致對(duì)多晶硅部分28’的橫截面積的較精確放置及控制且因此對(duì)電阻器20R的電阻值的較精確控制。
[0051]圖6a到6d圖解說(shuō)明根據(jù)本發(fā)明的另一實(shí)施例的晶體管20T及20R的制造，所述另一實(shí)施例是應(yīng)用于上文相對(duì)于圖5a到5d所描述的本發(fā)明實(shí)施例的類(lèi)似于上文結(jié)合圖4a到4d所描述的變化形式的變化形式。在圖6a中所展示的制造階段處，已在結(jié)構(gòu)上方形成虛擬柵極電介質(zhì)23及(例如，氮化硅的)硬掩模層45。已對(duì)光致抗蝕劑層40進(jìn)行圖案化及顯影，以在將形成電阻器主體20R的位置處形成開(kāi)口。使用光致抗蝕劑40作為掩模來(lái)蝕刻硬掩模層45及或許還有虛擬柵極電介質(zhì)23，在此之后剝除光致抗蝕劑40，從而將圖案從光致抗蝕劑40轉(zhuǎn)移到硬掩模層45。接著執(zhí)行硅蝕刻以在硬掩模層45中的開(kāi)口處蝕刻襯底24的部分；用于此蝕刻的蝕刻化學(xué)品及等離子條件經(jīng)選擇以向襯底24的表面中形成達(dá)所要深度且具有所要輪廓的溝槽50。圖6b中展示在蝕刻溝槽50之后的所得結(jié)構(gòu)?；蛘撸蓤?zhí)行堆疊蝕刻以蝕刻硬掩模層45、虛擬柵極電介質(zhì)23及襯底24來(lái)形成溝槽50，其使用經(jīng)圖案化光致抗蝕劑40作為用于蝕刻所有三種材料的掩模。
[0052]在蝕刻溝槽50之后，根據(jù)本發(fā)明的此實(shí)施例，接著通過(guò)熱氧化在溝槽42的表面及襯底24的表面處的相鄰經(jīng)暴露娃處形成二氧化娃膜46。氮化娃硬掩模層45防止對(duì)襯底24的表面的其它部分的氧化，如圖6c中所展示。預(yù)期熱氧化物膜46實(shí)質(zhì)上比虛擬柵極電介質(zhì)23厚。根據(jù)一個(gè)實(shí)例，虛擬柵極電介質(zhì)23大約為50 A到100 A,且熱氧化物膜46至
少厚達(dá)100 A,舉例來(lái)說(shuō)，介于150 A到250 A之間的范圍。在如圖6c中所展示形成熱氧化物膜46之后，根據(jù)本發(fā)明的此頭施例，接著執(zhí)行上文相對(duì)于圖4c及4d以及圖3d到3h所描述的工藝流程。圖6d中展示本發(fā)明的此實(shí)施例的所得結(jié)構(gòu)，其中在晶體管20T的位置處形成金屬柵極30、高k柵極電介質(zhì)27及源極/漏極區(qū)域22，在溝槽50內(nèi)安置電阻器多晶硅28’，且硅化物包層34存在于電阻器多晶硅28’及源極/漏極區(qū)域22的表面處于接觸開(kāi)口 29處。本發(fā)明的此實(shí)施例中的電阻器20R因下伏于電阻器多晶硅28’下的電介質(zhì)層的增加的厚度而與圖5d中所展示的電阻器不同。預(yù)期在本發(fā)明的此實(shí)施例中存在的較厚熱氧化物膜46提供電阻器20R與襯底24之間的額外電隔離且或許提供比圖5d的實(shí)施例的每單位長(zhǎng)度電阻值高的每單位長(zhǎng)度電阻值(假設(shè)在兩種情況之間隔離電介質(zhì)結(jié)構(gòu)25及因此溝槽42的寬度恒定)。本發(fā)明的此實(shí)施例提供兼容且高效制作以及經(jīng)改進(jìn)的導(dǎo)熱率方面的優(yōu)點(diǎn)，如結(jié)合本發(fā)明的其它實(shí)施例所提及。且如同在上文相對(duì)于圖5a到5d所描述的本發(fā)明實(shí)施例中，在此工藝中僅需要用于界定向其中形成最終電阻器主體的溝槽的位置的單個(gè)關(guān)鍵光刻掩模，從而提供對(duì)形成電阻器20R的多晶硅部分28’的精確放置及控制。
[0053]如從此描述且根據(jù)本發(fā)明的實(shí)施例中的每一者，可容易地以與用于形成現(xiàn)代高k金屬柵極晶體管的替換柵極工藝兼容的方式形成多晶硅電阻器。還預(yù)期將此多晶硅電阻器結(jié)構(gòu)并入到下伏硅中的溝槽中而非如同在常規(guī)結(jié)構(gòu)中安置于場(chǎng)氧化物上方以改進(jìn)由電阻器結(jié)構(gòu)產(chǎn)生的電阻熱的熱耗散，從而改進(jìn)總體電路性能及可靠性。[0054]盡管已根據(jù)本發(fā)明的實(shí)施例描述了本發(fā)明，但當(dāng)然預(yù)期參考本說(shuō)明書(shū)及其圖式的所屬領(lǐng)域的技術(shù)人員將明了這些實(shí)施例的修改形式及替代方案，此些修改形式及替代方案獲得本發(fā)明的優(yōu)點(diǎn)及益處。預(yù)期此些修改形式及替代方案在如本文中先前所主張的本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種在主體的半導(dǎo)電表面處形成集成電路結(jié)構(gòu)的方法，所述方法包括以下步驟: 在所述表面的選定位置處蝕刻溝槽； 在所述表面上方形成虛擬柵極電介質(zhì)層； 接著在所述表面上方且向所述溝槽中沉積虛擬柵極多晶硅層； 蝕刻所述虛擬柵極多晶硅層的選定部分以在所述表面的選定位置處界定上覆于所述虛擬柵極電介質(zhì)層上的至少一個(gè)虛擬柵極電極，從而在所述蝕刻步驟之后留下所述虛擬柵極多晶硅層的延伸到所述溝槽中的一部分； 形成與所述表面的導(dǎo)電性類(lèi)型相反的導(dǎo)電性類(lèi)型的源極/漏極區(qū)域，所述源極/漏極區(qū)域安置于所述虛擬柵極電極的相對(duì)側(cè)上； 在所述表面的除所述至少一個(gè)虛擬柵極電極的所述位置以外的位置處形成第一層間電介質(zhì)層； 移除所述虛擬柵極電極，從而在所述移除步驟之后留下所述虛擬柵極多晶硅層的延伸到所述溝槽中的一部分； 整體沉積高k電介質(zhì)層； 接著整體沉積金屬柵極層，第一金屬柵極層包括金屬或金屬化合物；及 接著對(duì)結(jié)構(gòu)進(jìn)行平面化以從所述第一層間電介質(zhì)層的頂部表面移除所述金屬柵極層。
2.根據(jù)權(quán)利要求1所述的方法，其中所述蝕刻溝槽的步驟包括: 在所述表面上方沉積掩模層； 圖案化所述掩模層以暴露所述表面的選定位置； 蝕刻所述主體的所述半導(dǎo)電表面以形成所述溝槽。
3.根據(jù)權(quán)利要求2所述的方法，其中在所述蝕刻所述溝槽的步驟之前執(zhí)行所述形成所述虛擬柵極電介質(zhì)層的步驟； 其中所述蝕刻所述溝槽的步驟進(jìn)一步包括: 在所述沉積所述掩模層的步驟之前在所述虛擬柵極電介質(zhì)層上方沉積硬掩模層； 在所述圖案化所述掩模層的步驟之后且在所述蝕刻所述半導(dǎo)電表面的步驟之前，在所述選定位置處蝕刻所述硬掩模層及所述虛擬柵極電介質(zhì)層，且所述方法進(jìn)一步包括: 在所述蝕刻所述半導(dǎo)電表面的步驟之后，在所述溝槽的表面處形成二氧化硅層。
4.根據(jù)權(quán)利要求3所述的方法，其中所述二氧化硅層比所述虛擬柵極電介質(zhì)層厚。
5.根據(jù)權(quán)利要求2所述的方法，其中在所述蝕刻所述溝槽的步驟之后執(zhí)行所述形成所述虛擬柵極電介質(zhì)層的步驟，使得所述虛擬柵極電介質(zhì)層在所述溝槽的所述表面上方延伸。
6.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括: 在所述蝕刻所述溝槽的步驟之前，在所述表面的選定位置處形成隔離電介質(zhì)結(jié)構(gòu)； 其中所述蝕刻所述溝槽的步驟包括: 在所述表面上方沉積掩模層； 圖案化所述掩模層以暴露所述隔離電介質(zhì)結(jié)構(gòu)的表面； 蝕刻所述經(jīng)暴露隔離電介質(zhì)結(jié)構(gòu)以形成所述溝槽。
7.根據(jù)權(quán)利要求6所述的方法，其中在所述形成所述虛擬柵極電介質(zhì)層的步驟之前執(zhí)行所述蝕刻所述溝槽的步驟，使得所述虛擬柵極電介質(zhì)層在所述溝槽的所述表面上方延伸。
8.根據(jù)權(quán)利要求6所述的方法，其中所述形成所述隔離電介質(zhì)結(jié)構(gòu)的步驟包括: 向所述表面中蝕刻隔離溝槽；及 將電介質(zhì)材料沉積到所述隔離溝槽中。
9.根據(jù)權(quán)利要求8所述的方法，其中所述電介質(zhì)材料包括二氧化硅； 且其中所述蝕刻所述經(jīng)暴露隔離電介質(zhì)結(jié)構(gòu)的步驟包括執(zhí)行未掩蔽氧化物蝕刻。
10.根據(jù)權(quán)利要求6所述的方法，其中在所述蝕刻所述溝槽的步驟之前執(zhí)行所述形成所述虛擬柵極電介質(zhì)層的步驟； 其中所述蝕刻所述溝槽的步驟進(jìn)一步包括: 在所述沉積所述掩模層的步驟之前在所述虛擬柵極電介質(zhì)層上方沉積硬掩模層； 在所述圖案化所述掩模層的步驟之后且在所述蝕刻所述半導(dǎo)電表面的步驟之前，在所述選定位置處蝕刻所述硬掩模層及所述虛擬柵極電介質(zhì)層，且所述方法進(jìn)一步包括: 在所述蝕刻所 述經(jīng)暴露隔離電介質(zhì)結(jié)構(gòu)的步驟之后，在所述溝槽的所述表面處形成二氧化硅層。
11.根據(jù)權(quán)利要求10所述的方法，其中所述二氧化硅層比所述虛擬柵極電介質(zhì)層厚。
12.根據(jù)權(quán)利要求1所述的方法，其中所述形成所述源極/漏極區(qū)域的步驟包括: 在所述移除所述虛擬柵極電極的步驟之前將摻雜劑離子植入到所述表面中； 其中所述植入步驟也將摻雜劑離子植入到所述虛擬柵極多晶硅層的延伸到所述溝槽中的所述部分中。
13.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括: 在所述植入步驟之后，整體沉積第二層間電介質(zhì)層； 穿過(guò)所述第一及第二層間電介質(zhì)層蝕刻接觸開(kāi)口以暴露所述溝槽中的所述虛擬柵極多晶硅層的選定位置； 沉積與所述虛擬柵極多晶硅層的所述經(jīng)暴露選定位置接觸的金屬層；及 使所述金屬層與所述虛擬柵極多晶硅層反應(yīng)以在所述經(jīng)暴露位置處形成金屬硅化物。
14.一種形成于主體的半導(dǎo)電表面處的集成電路結(jié)構(gòu),其包括: 層間電介質(zhì)結(jié)構(gòu)，其安置于所述表面的選定位置處； 晶體管，其包括: 第一導(dǎo)電性類(lèi)型的源極/漏極區(qū)域，其形成到第二導(dǎo)電性類(lèi)型的所述表面的區(qū)域中，所述第二導(dǎo)電性類(lèi)型與所述第一導(dǎo)電性類(lèi)型相反，所述源極/漏極區(qū)域彼此間隔開(kāi)以在所述表面處于所述源極/漏極區(qū)域之間界定第一溝道區(qū)域； 高k電介質(zhì)材料，其在層間電介質(zhì)結(jié)構(gòu)之間的間隙內(nèi)上覆于所述第一溝道區(qū)域的表面的至少一部分上； 金屬柵極材料，其由金屬或金屬化合物構(gòu)成且在所述間隙內(nèi)安置于所述高k電介質(zhì)材料上方 '及 電阻器結(jié)構(gòu)，其包括安置于在所述表面中安置的溝槽內(nèi)的多晶硅元件且下伏于所述層間電介質(zhì)結(jié)構(gòu)中的一者下。
15.根據(jù)權(quán)利要求14所述的結(jié)構(gòu)，其中所述電阻器結(jié)構(gòu)進(jìn)一步包括: 至少一個(gè)金屬硅化物包覆部分，其在所述多晶硅元件的表面處且與上覆金屬導(dǎo)體接觸。
16.根據(jù)權(quán)利要求14所述的結(jié)構(gòu)，其中所述電阻器結(jié)構(gòu)進(jìn)一步包括: 電介質(zhì)膜，其安置于所述多晶硅元件與所述溝槽的表面之間。
17.根據(jù)權(quán)利要求14所述的結(jié)構(gòu)，其進(jìn)一步包括: 至少一個(gè)隔離電介質(zhì)結(jié)構(gòu)，其安置于所述表面處鄰近于所述源極/漏極區(qū)域中的一者； 其中所述多晶硅 元件具有類(lèi)似于所述隔離電介質(zhì)結(jié)構(gòu)中的一者的橫截面形狀的橫截面形狀。
【文檔編號(hào)】H01L27/06GK103915382SQ201310752455
【公開(kāi)日】2014年7月9日 申請(qǐng)日期:2013年12月31日 優(yōu)先權(quán)日:2012年12月31日
【發(fā)明者】權(quán)勇·林, 李基敦, 斯坦利·升澈·松 申請(qǐng)人:德州儀器公司