制造具有低電阻金屬柵極結(jié)構(gòu)的集成電路的方法
【專利摘要】本發(fā)明提供制造具有低電阻金屬柵極結(jié)構(gòu)的集成電路的方法。一種方法包含形成金屬柵極堆疊在FET溝槽中，該FET溝槽形成在FET區(qū)域中。蝕刻該金屬柵極堆疊以形成凹陷金屬柵極堆疊和凹陷。該凹陷借由該FET區(qū)域中的側(cè)壁定義并且設(shè)置在該凹陷金屬柵極堆疊之上。形成襯墊覆于該側(cè)壁和該凹陷金屬柵極堆疊上以及在該凹陷中定義內(nèi)部凹洞。形成覆于該襯墊上以及至少部分地填充該內(nèi)部凹洞的銅層。蝕刻該銅層以暴露出該襯墊的上部，同時(shí)在該內(nèi)部凹洞的底部留下銅部分。在該銅部分上無電沉積銅以填充該內(nèi)部凹洞的余留部分。
【專利說明】制造具有低電阻金屬柵極結(jié)構(gòu)的集成電路的方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明大體關(guān)于集成電路，且尤關(guān)于用于制造具有低電阻金屬柵極結(jié)構(gòu)的集成電路的方法。
【背景技術(shù)】
[0002]例如金屬氧化物半導(dǎo)體場(chǎng)效晶體管(MOSFET)或單純?yōu)閳?chǎng)效晶體管(FET)或MOS晶體管的晶體管是大部分半導(dǎo)體集成電路(IC)的核心建構(gòu)區(qū)塊。FET包含源極和漏極區(qū)域，在該源極和漏極區(qū)域之間，電流能在受到施加于覆于溝道上的柵極電極的偏壓的影響之下流過該溝道。IC通常地使用P溝道FET (PM0S晶體管或PFET)和N溝道FET (奈米OS晶體管或FET)兩者所形成，然后將該IC稱為互補(bǔ)MOS或CMOS電路。某些半導(dǎo)體IC (例如高效能微處理器)能包含數(shù)百萬個(gè)FET。針對(duì)此種1C，縮減晶體管尺寸以及從而增加晶體管密度在傳統(tǒng)上一直是半導(dǎo)體制造工業(yè)中的高度優(yōu)先考慮。然而，即使在裝置尺寸縮減時(shí)，仍必須維持晶體管效能。
[0003]在某些集成電路設(shè)計(jì)中，一直有消除使用多晶硅柵極電極的需要以改善特征尺寸縮減的裝置效能。用金屬柵極結(jié)構(gòu)取代多晶硅柵極結(jié)構(gòu)是一種解決方案。通常，金屬柵極結(jié)構(gòu)是形成于FET裝置區(qū)域內(nèi)的溝槽中并且使用鋁或鎢做為金屬填充部分結(jié)合功函數(shù)金屬層在溝槽中。鋁或鎢金屬填充部分用作為導(dǎo)電金屬填充以補(bǔ)償(offset)功函數(shù)金屬層的極高電阻來降低金屬柵極結(jié)構(gòu)的整體結(jié)構(gòu)。然而，當(dāng)裝置尺寸變得越小時(shí)，需要具有電阻較低于形成有鋁或鎢金屬填充物的傳統(tǒng)金屬柵極結(jié)構(gòu)的金屬柵極結(jié)構(gòu)。銅呈現(xiàn)其電阻較低于鋁和鎢。不幸的是，銅在沉積于極小溝槽中時(shí)典型地會(huì)形成具有孔隙(void)的導(dǎo)電金屬填充物。在銅填充物內(nèi)存在有孔隙會(huì)增加金屬柵極結(jié)構(gòu)的電阻且不利地影響所產(chǎn)生的裝置的電性特性。
[0004]因此，希望提供制造具有低電阻金屬柵極結(jié)構(gòu)的集成電路的方法。此外，從后續(xù)的實(shí)施方式和權(quán)利要求，配合隨附圖式和前述的【技術(shù)領(lǐng)域】和先前技術(shù)，本發(fā)明的其它期望特征和特性將變得顯而易見。

【發(fā)明內(nèi)容】

[0005]在此提供制造具有低電阻金屬柵極結(jié)構(gòu)的集成電路的方法。根據(jù)例示實(shí)施例，一種制造集成電路的方法包含:形成金屬柵極堆疊在FET溝槽中，該FET溝槽形成在FET區(qū)域中。該FET區(qū)域包含在半導(dǎo)體基板上的層間介電質(zhì)材料。蝕刻該金屬柵極堆疊以形成凹陷金屬柵極堆疊和凹陷。該凹陷借由該FET區(qū)域中的側(cè)壁定義并且沿著該FET溝槽的上方區(qū)段設(shè)置在該凹陷金屬柵極堆疊之上。形成襯墊覆于該側(cè)壁和該凹陷金屬柵極堆疊上以及在該凹陷中定義內(nèi)部凹洞。形成覆于該襯墊上以及至少部分地填充該內(nèi)部凹洞的銅層。蝕刻該銅層以暴露出該襯墊的上部，同時(shí)在該內(nèi)部凹洞的底部留下銅部分。在該銅部分上無電沉積銅以填充該內(nèi)部凹洞的余留部分。
[0006]根據(jù)另一例示實(shí)施例，提供一種制造集成電路的方法。該方法包含:形成金屬柵極堆疊在FET溝槽中，該FET溝槽形成在FET區(qū)域中。該FET區(qū)域包含在半導(dǎo)體基板上的層間介電質(zhì)材料。蝕刻該金屬柵極堆疊以形成凹陷金屬柵極堆疊和凹陷。該凹陷借由該FET區(qū)域中的側(cè)壁定義并且沿著該FET溝槽的上方區(qū)段設(shè)置在該凹陷金屬柵極堆疊之上。形成襯墊覆于該側(cè)壁和該凹陷金屬柵極堆疊上以及在該凹陷中定義內(nèi)部凹洞。沉積銅晶種層覆于該襯墊上?；亓髟撱~晶種層以形成部分地填充該內(nèi)部凹洞的回流銅晶種層。蝕刻該回流銅晶種層以暴露出該襯墊的上部，同時(shí)在該內(nèi)部凹洞的底部留下銅部分。在該銅部分上無電沉積銅以填充該內(nèi)部凹洞的余留部分。
[0007]根據(jù)另一例示實(shí)施例，提供一種制造集成電路的方法，該方法包含:形成金屬柵極堆疊在FET溝槽中，該FET溝槽形成在FET區(qū)域中。該FET區(qū)域包含在半導(dǎo)體基板上的層間介電質(zhì)材料。蝕刻該金屬柵極堆疊以形成凹陷金屬柵極堆疊和凹陷。該凹陷借由該FET區(qū)域中的側(cè)壁定義并且沿著該FET溝槽的上方區(qū)段設(shè)置在該凹陷金屬柵極堆疊之上。形成襯墊覆于該側(cè)壁和該凹陷金屬柵極堆疊上以及在該凹陷中定義內(nèi)部凹洞。用銅填充該內(nèi)部凹洞以定義銅填充物。蝕刻該銅填充物以暴露出該襯墊的上部，同時(shí)在該內(nèi)部凹洞的底部留下銅部分。在該銅部分上無電沉積銅以填充該內(nèi)部凹洞的余留部分。
【專利附圖】

【附圖說明】
[0008]以下將配合隨附圖式描述本發(fā)明，其中相同的組件符號(hào)表示類似的組件。
[0009]第I至7E圖根據(jù)各種實(shí)施例圖標(biāo)制造具有低電阻裝置接觸的集成電路的方法。第I至7E圖是圖標(biāo)集成電路在其制造的各階段期間的剖面圖。
[0010]符號(hào)說明
[0011]10集成電路(IC)12金屬柵極結(jié)構(gòu)
[0012]14半導(dǎo)體基板16場(chǎng)效晶體管(FET)區(qū)域
[0013]18層間介電質(zhì)(ILD)材料20間隔物
[0014]22間隔物24FET溝槽
[0015]26金屬柵極堆疊28接口層
[0016]30介電層32墻襯面
[0017]34蓋層36蝕刻停止層
[0018]38第一功函數(shù)層40第二功函數(shù)層
[0019]42濕潤(rùn)層43鋁或鎢填充物
[0020]44剩余部分46上方表面
[0021]48凹陷金屬柵極堆疊50凹陷
[0022]52上方區(qū)段53上部
[0023]54下部56襯墊形成材料
[0024]58襯墊60內(nèi)部凹洞
[0025]62阻障層64雙向箭頭
[0026]66成核層68雙向箭頭
[0027]70導(dǎo)電層71銅導(dǎo)電填充物
[0028]72雙向箭頭74銅晶種層
[0029]76上部78底部[0030]80回流銅晶種層82銅的一部分
[0031]84余留部分 86 退火銅
[0032]88銅填充物 89 間隙或孔隙。
【具體實(shí)施方式】
[0033]下列實(shí)施方式在本質(zhì)上僅為例示性且并非意圖限制本發(fā)明或本發(fā)明的應(yīng)用和用途。此外，無意受到上述的先前技術(shù)或下列的實(shí)施方式中所提的任何理論所限制。
[0034]在此所考慮的各種實(shí)施例是關(guān)于制造具有低電阻金屬柵極結(jié)構(gòu)的集成電路的方法。在制造集成電路(IC)的中間階段期間，金屬柵極堆疊形成在FET溝槽中，該FET溝槽形成在FET區(qū)域中。FET區(qū)域包含在半導(dǎo)體基板上的層間介電質(zhì)材料。金屬柵極堆疊被蝕刻以形成凹陷金屬柵極堆疊和凹陷。該凹陷借由FET區(qū)域中的側(cè)壁定義并且沿著FET溝槽的上方區(qū)段設(shè)置在該凹陷金屬柵極堆疊之上。襯墊形成覆于側(cè)壁和凹陷金屬柵極堆疊上并且在凹陷中定義內(nèi)部凹洞。在例示實(shí)施例中，襯墊包含至少一阻障層，該阻障層有助于避免銅遷移(migration)穿過該襯墊。銅層形成覆于襯墊上并至少部分地填充內(nèi)部凹洞。銅層被蝕刻以從襯墊的上部移除銅，從而暴露該襯墊的上部，同時(shí)留下一些銅在內(nèi)部凹洞的底部。在例示實(shí)施例中，襯墊的上部實(shí)質(zhì)上沒有銅。然后，將銅無電沉積在底部的銅上，以利用銅填充內(nèi)部凹洞的剩余部分。因?yàn)楫?dāng)銅無電沉積時(shí)，襯墊的上部實(shí)質(zhì)上沒有銅，所以銅實(shí)質(zhì)上從內(nèi)部凹洞的底部至頂端朝一個(gè)方向生長(zhǎng)以形成實(shí)質(zhì)上無孔隙的銅填充物，而不是朝多個(gè)競(jìng)爭(zhēng)(competing)方向生長(zhǎng)銅，例如從內(nèi)部凹洞的底部以及襯墊的上部二者，這可能會(huì)在銅填充物中形成受限空間或孔隙。因此，實(shí)質(zhì)上無孔隙的銅填充物是實(shí)質(zhì)上實(shí)心、高度導(dǎo)電的銅填充物，其和凹陷金屬柵極堆疊一起有效地作用為極低電阻的金屬柵極結(jié)構(gòu)。
[0035]第I至7E圖根據(jù)各種實(shí)施例圖標(biāo)制造包含形成金屬柵極結(jié)構(gòu)12的IClO的方法。所描述的制程步驟、程序和材料僅被視為例示性實(shí)施例以對(duì)該【技術(shù)領(lǐng)域】中具有通常知識(shí)者說明實(shí)施本發(fā)明的方法，本發(fā)明不受限于這些例示性實(shí)施例。制造IC的各種步驟為已知，故為求簡(jiǎn)潔，許多傳統(tǒng)步驟在此將僅大略提及或完全省略而不提供已知的制程細(xì)節(jié)。
[0036]第I圖根據(jù)例示實(shí)施例以剖面圖圖標(biāo)在制造的中間階段的IClO的一部分。IClO包含半導(dǎo)體基板14，在該半導(dǎo)體基板14上可形成淺溝槽隔離(STI)結(jié)構(gòu)、源極/漏極區(qū)域、源極/漏極延伸區(qū)域、柵極介電質(zhì)、接觸件、間隔物、虛設(shè)柵極圖案(du_y gate pattern)、硬屏蔽層和其它特征。半導(dǎo)體基板14典型為硅晶圓且包含該【技術(shù)領(lǐng)域】中習(xí)知用以定義場(chǎng)效晶體管(FET)區(qū)域16的各種摻雜組構(gòu)，該場(chǎng)效晶體管區(qū)域可以是N溝道場(chǎng)效晶體管(NFET)區(qū)域或P溝道場(chǎng)效晶體管(PFET)區(qū)域。半導(dǎo)體基板14也可包含其它基本半導(dǎo)體材料，例如鍺或硅鍺合金。或者，半導(dǎo)體基板14可包含化合物半導(dǎo)體，例如碳化硅、砷化鎵、砷化銦或磷化銦。再者，半導(dǎo)體基板14可視需要地包含磊晶層(epi層)(其可受到應(yīng)變用于增強(qiáng)效能)及/或可包含絕緣體上覆硅(SOI)結(jié)構(gòu)。如圖所示，層間介電質(zhì)(ILD)材料18借由化學(xué)氣相沉積(CVD)、高密度電漿CVD、旋涂(spin-on)、濺鍍(sputtering)或任何其它該【技術(shù)領(lǐng)域】中具有通常知識(shí)者習(xí)知的方法形成在半導(dǎo)體基板14上。ILD材料18可包含氧化硅、氧氮化硅、或低介電常數(shù)材料。
[0037]在例示實(shí)施例中，間隔物20和22設(shè)置在ILD材料18中且一起定義FET溝槽24，其可用于NFET裝置或PFET裝置。典型地，F(xiàn)ET溝槽24可借由形成虛設(shè)柵極圖案在半導(dǎo)體基板14上、形成間隔物20和22在該虛設(shè)柵極圖案上、沉積和平坦化ILD材料層18、以及移除該虛設(shè)柵極圖案而形成。
[0038]金屬柵極堆疊26形成在FET溝槽24中。金屬柵極堆疊26可以是用于NFET裝置或PFET裝置，且包含各種層，例如介電質(zhì)層、功函數(shù)(work function)金屬層、蝕刻停止層、蓋層(capping layer)和濕潤(rùn)層(wetting layer)。第I圖所示的金屬柵極堆疊26是一種可能的金屬柵極堆疊組構(gòu)的范例，本發(fā)明并不受限于此范例且該【技術(shù)領(lǐng)域】中習(xí)知的其它金屬柵極堆疊組構(gòu)是在此發(fā)明的范圍內(nèi)。如圖所示，金屬柵極堆疊26包含形成在半導(dǎo)體基板14之上的接口層28。接口層28可以是例如由氧化物組成，例如氧化硅或氧氮化硅。接口層28可以使用任何沉積制程沉積，例如CVD制程、熱氧化制程或濕化學(xué)氧化制程。在例示實(shí)施例中，接口層28具有大約0.1至大約3奈米(nm)的厚度。
[0039]高介電常數(shù)(高k)絕緣體材料的介電層30借由原子層沉積(ALD)制程、CVD制程等等沉積覆于接口層28和FET溝槽24的墻襯面(walllining) 32上。在例示實(shí)施例中，介電層30具有0.1至大約3奈米的厚度且高介電常數(shù)絕緣體材料包含氧化鉿、硅酸鉿、氧化鋯或氧化鉿鋁。
[0040]如圖所示，氮化鈦(TiN)的蓋層34和氮化鉭(TaN)的蝕刻停止層36借由ALD制程等等沉積覆于介電層30上。在例示實(shí)施例中，利用蝕刻停止層36，第一及/或第二功函數(shù)層38和40使用沉積制程，例如物理氣相沉積(PVD)制程、CVD制程、ALD制程等等，以及蝕刻制程(例如干蝕刻制程)而形成覆于該蝕刻停止層36上。依據(jù)裝置所需要的功能，金屬柵極堆疊26可包含第一和第二功函數(shù)層38和40的其中一者或兩者。在一個(gè)范例中，第一及/或第二功函數(shù)層38和40對(duì)應(yīng)地具有大約0.5至大約10奈米的厚度。在例示實(shí)施例中，若第一或第二功函數(shù)層38或40是P型功函數(shù)金屬，則該層38或40包含TiN，或者若第一或第二功函數(shù)層38或40是N型功函數(shù)金屬，則該層38或40包含TiAl、TiAlC, TiC,TaC, TaAUTaAlC, TaAIN、或 TiAlCN。
[0041]濕潤(rùn)層42是例如借由PVD制程等等沉積覆于第一及/或第二功函數(shù)層38和40上。濕潤(rùn)層42有助于促進(jìn)鋁和相鄰的功函數(shù)層38或40之間的粘著。在例示實(shí)施例中，濕潤(rùn)層42是Ti (例如用于鋁金屬柵極)或TiN或WN (用于鎢金屬柵極)，且具有大約0.5至大約6奈米的厚度。覆于濕潤(rùn)層42上，鋁或鎢填充物43使用例如CVD制程等等沉積在FET溝槽24的剩余部分44中。在例示實(shí)施例中，鋁或鎢填充物43具有大約20至大約300奈米的厚度。接著，F(xiàn)ET區(qū)域16的上方表面46借由化學(xué)機(jī)械平坦化(CMP)制程而被平坦化。
[0042]第2至3圖根據(jù)例示實(shí)施例以剖面圖說明在進(jìn)一步先進(jìn)制造階段中的IClO的一部分。借由透過干蝕刻、濕蝕刻或兩者結(jié)合的蝕刻制程移除金屬柵極堆疊26的上部而使該金屬柵極堆疊26凹陷以形成凹陷金屬柵極堆疊48和凹陷50，該凹陷50沿著FET溝槽24的上方區(qū)段52而設(shè)置在該凹陷金屬柵極堆疊48之上。典型制程是使用RIE (反應(yīng)性離子蝕亥IJ)以使金屬柵極凹陷，接著借由濕清洗來移除殘余物。如圖所示，間隔物20的墻襯面32的上部53在蝕刻制程期間被稍微側(cè)向地回蝕(etched back)使得凹陷50稍微比FET溝槽24的下部54寬。襯墊形成材料56沉積覆于FET區(qū)域16的上方表面46、間隔物20的上部53、和凹陷金屬柵極堆疊48上以定義設(shè)在凹陷50中的襯墊58。如圖所示，襯墊58直接形成在上部53和凹陷金屬柵極堆疊48上并且定義凹陷50中的內(nèi)部凹洞60。
[0043]第4A和4B圖根據(jù)各種例示實(shí)施例在第3圖中沿著單向箭頭4所指的區(qū)域所描繪的其中一個(gè)襯墊58的放大圖。參考第3和4A圖，在例示實(shí)施例中，襯墊58包含至少一阻障層62，該阻障層62實(shí)質(zhì)上避免銅遷移通過襯墊58。在一個(gè)范例中，阻障層62由氮化鈦(TiN)形成。在另一個(gè)范例中，阻障層62由氮化鉭(TaN)形成。阻障層62可借由使用CVD制程或原子層沉積(ALD)制程沉積TiN或TaN覆于上部53和凹陷金屬柵極堆疊48上而形成。在例示實(shí)施例中，阻障層62具有從大約I至大約10奈米的厚度(由雙向箭頭64所指)，例如大約2至大約4奈米,例如大約3奈米。
[0044]在例示實(shí)施例中，成核層66沉積在覆于上部53和凹陷金屬柵極堆疊48上的阻障層62上。成核層66有助于促進(jìn)銅和襯墊58之間的接合。在例示實(shí)施例中，成核層66由鎢(W)及/或釕(Ru)形成。在一個(gè)范例中，成核層66借由使用CVD制程或ALD制程沉積鎢及/或釕于阻障層62上而形成。在例示實(shí)施例中，成核層66具有從大約I至大約10奈米的厚度(由雙向箭頭68所指)，例如大約I至大約3奈米,例如大約2奈米。
[0045]參考第3和4B圖，在例示實(shí)施例中，除了阻障層62和成核層66外，襯墊58也可包含導(dǎo)電層70。導(dǎo)電層70用于降低銅導(dǎo)電填充物71 (見第5E、6F和7E圖)和凹陷金屬柵極堆疊48之間的電阻。在例示實(shí)施例中，導(dǎo)電層70借由在沉積阻障層62之前沉積實(shí)質(zhì)上純的鈦直接地覆于上部53和凹陷金屬柵極堆疊48上而形成。如在此所使用者，用語「實(shí)質(zhì)上純的鈦」意指具有不超過大約2%雜質(zhì)的鈦。在一個(gè)范例中，導(dǎo)電層70利用PVD制程借由沉積實(shí)質(zhì)上純的鈦而形成。在例示實(shí)施例中，導(dǎo)電層70從大約I至大約10奈米的厚度(由雙向箭頭72所指)，例如大約4至大約6奈米,例如大約5奈米。
[0046]第5A至5E圖根據(jù)例示實(shí)施例以剖面圖說明在進(jìn)一步先進(jìn)制造階段中的IClO的一部分。制程繼續(xù)如第5A圖所示，借由沉積銅晶種層74于襯墊形成材料56上面。因此，銅晶種層74沉積于內(nèi)部凹洞60之內(nèi)的襯墊58上面以及沉積于覆于FET區(qū)域16的上方表面46上的襯墊形成材料56上面。在一個(gè)范例中，銅晶種層74使用PVD或CVD制程沉積。在例示實(shí)施例中，銅晶種層74具有從大約I至大約10奈米的整體厚度。應(yīng)注意到，如第5A圖所示，雖然銅晶種層74為極薄層，但銅的沉積會(huì)因?yàn)椴牧系脑鲩L(zhǎng)(buildup)而實(shí)質(zhì)上在鄰接上方表面46橫向地窄化凹陷50，使得后續(xù)要使用傳統(tǒng)制程將銅填充內(nèi)部凹洞60而不形成有空隙變得相當(dāng)有挑戰(zhàn)性。
[0047]參考第5B圖，銅晶種層74被回流(reflow)而將位在上方表面46上方以及襯墊58的上部76上的襯墊形成材料56上方的某些銅重新分布(redistribute)至內(nèi)部凹洞60的底部78，以形成回流銅晶種層80。如圖所示，回流銅晶種層80部分地填充內(nèi)部凹洞60。在例示實(shí)施例中，回流銅晶種層80借由暴露銅晶種層74于大約200°C至大約300°C的溫度大約30秒至大約15分鐘而形成。
[0048]制程借由使用蝕刻制程蝕刻回流銅晶種層80而繼續(xù)，如第5C圖所示。濕蝕刻為較佳的原因是因?yàn)殂~較容易借由化學(xué)制程移除。濕蝕刻的一個(gè)范例以大約1:1.5:26的比例使用NH40H:H202:H20在大約25°C至大約60°C持續(xù)大約I至大約10分鐘。另一個(gè)范例是在大約室溫的溫度下使用非常稀釋的HCl。第三范例是在銅被含有氧化劑(例如過氧化物)的化學(xué)組成氧化之后以大約60°C的溫度使用大約1%的檸檬酸。在例示實(shí)施例中，在蝕刻之后，襯墊58的上部76被暴露而實(shí)質(zhì)上沒有銅，同時(shí)銅的一部分82則余留在內(nèi)部凹洞60的底部78。在凹陷之后，底部78可能具有大約2至大約20奈米的銅余留(定義出部分82的厚度)在底部78中。[0049]也參考第圖，在例示實(shí)施例中，然后借由將FET區(qū)域16暴露于無電沉積溶液中而無電沉積銅，該無電沉積溶液僅在FET區(qū)域16中已經(jīng)存在有銅的范圍(area)內(nèi)沉積和生長(zhǎng)銅。如圖所示，銅沉積在位在底部78(見第5C圖)的銅的一部分82上并向上生長(zhǎng)以填充內(nèi)部凹洞60的余留部分84而形成銅導(dǎo)電填充物71。因?yàn)殂~在FET區(qū)域16暴露于無電沉積溶液時(shí)僅存在內(nèi)部凹洞60的底部78，所以銅實(shí)質(zhì)上從該內(nèi)部凹洞60的底部78朝單一方向向上生長(zhǎng)以填充內(nèi)部凹洞60，使得銅導(dǎo)電填充物71實(shí)質(zhì)上無空隙。
[0050]銅的無電沉積溶液是廣為人知且典型包括，例如，銅離子源、還原劑和錯(cuò)合劑及/或鉗合劑。在例示實(shí)施例中，無電沉積程序以從大約20至大約100°C的溫度用無電沉積溶液進(jìn)行，且持續(xù)一段足以讓銅回填凹陷50的內(nèi)部凹洞60的時(shí)間。
[0051]在例示實(shí)施例中，制程繼續(xù)如第5E圖所示，借由退火銅導(dǎo)電填充物71以形成退火銅86。在一個(gè)范例中，銅導(dǎo)電填充物71借由暴露該銅導(dǎo)電填充物71于大約100至大約400°C的溫度持續(xù)大約15分鐘至大約2小時(shí)來進(jìn)行退火。接著，覆于上方表面46上的襯墊形成材料56、最上部的襯墊58和設(shè)置鄰接于該最上部的襯墊58的任何多余的退火銅86利用CMP制程移除以完成金屬柵極結(jié)構(gòu)12的制造。
[0052]第6A至6F圖根據(jù)另一例示實(shí)施例以剖面圖圖標(biāo)在如第3圖所示的制造階段之后，進(jìn)一步先進(jìn)制造階段中的IClO的一部分。制程繼續(xù)如第6A圖所示，借由如上參考第5A圖所述的沉積銅晶種層54于襯墊形成材料56之上。因此，銅晶種層74沉積于內(nèi)部凹洞60內(nèi)的襯墊58之上以及沉積于覆于FET區(qū)域16的上方表面46上的襯墊形成材料56之上。
[0053]參考第6B圖，制程借由沉積一層銅在銅晶種層74上以形成填充內(nèi)部凹洞60的銅填充物88而繼續(xù)。如圖所示，如果凹陷50非常窄及/或具有極高的長(zhǎng)寬比，則特別有可能在銅填充物88中形成間隙或孔隙89。在例示實(shí)施例中，該層銅使用電鍍制程或物理氣相沉積(PVD)制程沉積在銅晶種層74上。
[0054]參考第6C和6D圖，沉積在覆于上方表面46上的襯墊形成材料56之上的銅經(jīng)由CMP制程移除，而銅填充物88使用已知干或濕蝕刻制程蝕刻。在例示實(shí)施例中，在蝕刻之后,襯墊58的上部76被暴露并且實(shí)質(zhì)沒有銅，同時(shí)銅的一部分82余留在內(nèi)部凹洞60的底部78中。如圖所示，銅填充物88中存在的孔隙89在蝕刻之后被移除，使得在內(nèi)部凹洞60的底部78中的銅的一部分82實(shí)質(zhì)實(shí)心。
[0055]參考第6D和6E圖，在例示實(shí)施例中以及如第5C和圖所討論者，銅借由將FET區(qū)域16暴露于無電沉積溶液而被無電沉積，該無電沉積溶液僅在該FET區(qū)域16中已經(jīng)存在有銅的范圍中沉積和生長(zhǎng)銅。如圖所示，銅沉積在底部78的銅的一部分82上并向上生長(zhǎng)(見第6D圖)以填充內(nèi)部凹洞60的余留部分84而形成實(shí)質(zhì)上無孔隙的銅導(dǎo)電填充物71。
[0056]在例示實(shí)施例中，制程繼續(xù)如第6F圖所示且如上參考第5E圖所討論者，借由退火銅導(dǎo)電填充物71以形成退火銅86。接著，覆于FET區(qū)域16的上方表面46上的襯墊形成材料56、最上部的襯墊58和設(shè)置鄰接于該最上部的襯墊58的任何多余的退火銅86是利用CMP制程移除以完成金屬柵極結(jié)構(gòu)12的制造。
[0057]第7A至7F圖根據(jù)另一例示實(shí)施例以剖面圖圖標(biāo)在如第3圖所示的制造階段之后，進(jìn)一步先進(jìn)制造階段中的IClO的一部分。制程相似地如第6A-6F圖所示的例示實(shí)施例繼續(xù)而無如第6A圖所示的銅晶種層74的沉積。相反地，如第7A圖所示，一層銅直接地沉積在包含襯墊58的襯墊形成材料56上以形成填充內(nèi)部凹洞60的銅填充物88。如圖所示，如果凹陷50非常窄及/或具有極高的長(zhǎng)寬比，則特別有可能在銅填充物88中形成間隙或孔隙89。
[0058]參考第7B和7C圖，沉積在覆于FET區(qū)域16的上方表面46上的襯墊形成材料56之上的銅經(jīng)由CMP制程移除，且銅填充物88使用已知干或濕蝕刻制程蝕刻。在例示實(shí)施例中，在蝕刻之后，襯墊58的上部76被暴露并且實(shí)質(zhì)沒有銅，同時(shí)銅的一部分82余留在內(nèi)部凹洞60的底部78中。如圖所示，銅填充物88中存在的孔隙89在蝕刻之后被移除，使得在內(nèi)部凹洞60的底部78中的銅的一部分82實(shí)質(zhì)實(shí)心。
[0059]參考第7C和7D圖，在例示實(shí)施例中以及如上所討論者，之后銅借由將FET區(qū)域16暴露于無電沉積溶液而被無電沉積，該無電沉積溶液僅在該FET區(qū)域16中已經(jīng)存在有銅的范圍中沉積和生長(zhǎng)銅。如圖所示，銅沉積在底部78的銅的一部分82上并向上生長(zhǎng)(見第7C圖)以填充內(nèi)部凹洞60的余留部分84而形成實(shí)質(zhì)上無孔隙的銅導(dǎo)電填充物71。
[0060]在例示實(shí)施例中，制程繼續(xù)如第7E圖所示且如上參考第5E圖所討論者，借由退火銅導(dǎo)電填充物71以形成退火銅86。接著，覆于FET區(qū)域16的上方表面46上的襯墊形成材料56、最上部的襯墊58和設(shè)置鄰接于該最上部的襯墊58的任何多余的退火銅86利用CMP制程移除以完成金屬柵極結(jié)構(gòu)12的制造。
[0061]因此，已經(jīng)描述用于制造具有低電阻金屬柵極結(jié)構(gòu)的集成電路的方法。在制造集成電路的中間階段期間，金屬柵極堆疊形成在FET溝槽中，該FET溝槽形成在FET區(qū)域中。金屬柵極堆疊被蝕刻而形成凹陷金屬柵極堆疊和凹陷。凹陷借由FET區(qū)域中的側(cè)壁定義并且沿著凹陷金屬柵極堆疊之上的FET溝槽的上方區(qū)段而設(shè)置。襯墊形成覆于側(cè)壁和凹陷金屬柵極堆疊上并且在凹陷中定義內(nèi)部凹洞。銅層形成覆于襯墊上并且至少部分地填充內(nèi)部凹洞。銅層被蝕刻以由襯墊的上部移除銅，從而暴露襯墊的上部，同時(shí)在內(nèi)部凹洞的底部中留下某些銅。然后將銅無電沉積在底部的銅上以將銅填充于內(nèi)部凹洞的余留部分而形成實(shí)質(zhì)上無孔隙的銅填充物，其連同凹陷金屬柵極堆疊一起作用為極低電阻的金屬柵極結(jié)構(gòu)。
[0062]雖然已在本發(fā)明的上述實(shí)施方式中提出至少一個(gè)例示實(shí)施例，但應(yīng)了解到，例示實(shí)施例僅為范例，且無意以任何方式限制本發(fā)明的范圍、應(yīng)用性或組構(gòu)。相反地，前述實(shí)施方式將提供該【技術(shù)領(lǐng)域】中具有通常知識(shí)者用于實(shí)施本發(fā)明的例示實(shí)施例的方便藍(lán)圖。應(yīng)了解到，在不脫離如權(quán)利要求中所提出的本發(fā)明的范圍下，可對(duì)例示實(shí)施例中所述的功能和配置做出各種改變。
【權(quán)利要求】
1.一種制造集成電路的方法，該方法包括: 形成金屬柵極堆疊在FET溝槽中，該FET溝槽形成在FET區(qū)域中，該FET區(qū)域包括在半導(dǎo)體基板上的層間介電質(zhì)材料； 蝕刻該金屬柵極堆疊以形成凹陷金屬柵極堆疊和凹陷，該凹陷借由該FET區(qū)域中的側(cè)壁定義并且沿著該FET溝槽的上方區(qū)段設(shè)置在該凹陷金屬柵極堆疊之上； 形成襯墊覆于該側(cè)壁和該凹陷金屬柵極堆疊上以及在該凹陷中定義內(nèi)部凹洞； 形成覆于該襯墊上以及至少部分地填充該內(nèi)部凹洞的銅層； 蝕刻該銅層以暴露出該襯墊的上部，并且留下銅部分設(shè)置在該內(nèi)部凹洞的底部；以及 在該銅部分上無電沉積銅，以填充該內(nèi)部凹洞的余留部分。
2.根據(jù)權(quán)利要求1所述的方法，其中，形成該襯墊包括沉積阻障層覆于該側(cè)壁和該凹陷金屬柵極堆疊上，以及其中該阻障層包括氮化鈦及/或氮化鉭。
3.根據(jù)權(quán)利要求2所述的方法，其中，沉積該阻障層包括使用化學(xué)氣相沉積制程或原子層沉積制程形成該阻障層。
4.根據(jù)權(quán)利要求2所述的方法，其中，形成該襯墊包括沉積實(shí)質(zhì)上純的鈦覆于該側(cè)壁和該凹陷金屬柵極堆疊上以形成導(dǎo)電層，以及其中沉積該阻障層包括沉積該阻障層覆于該導(dǎo)電層上。
5.根據(jù)權(quán)利要求4所述的方法，其中，沉積該實(shí)質(zhì)上純的鈦包括使用物理氣相沉積制程形成該導(dǎo)電層。
6.根據(jù)權(quán)利要求2所·述的方法，其中，形成該襯墊包括沉積成核層覆于該阻障層上，以及其中該成核層包括鶴及/或釕。
7.根據(jù)權(quán)利要求6所述的方法，其中，沉積該成核層包括使用化學(xué)氣相沉積制程或原子層沉積制程形成該成核層。
8.根據(jù)權(quán)利要求1所述的方法，其中，蝕刻該銅層包括使用濕及/或干蝕刻制程蝕刻該銅層。
9.根據(jù)權(quán)利要求1所述的方法，其中，蝕刻該銅層包括形成具有大約2奈米至大約20奈米厚度的該銅部分。
10.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 在無電沉積銅之后對(duì)設(shè)置在該內(nèi)部凹洞中的銅進(jìn)行退火以形成經(jīng)退火的銅。
11.根據(jù)權(quán)利要求10所述的方法，其中，對(duì)銅進(jìn)行退火包括將設(shè)置在該內(nèi)部凹洞中的銅暴露于大約100°c至大約400°C的溫度。
12.根據(jù)權(quán)利要求11所述的方法，其中，對(duì)銅進(jìn)行退火包括將設(shè)置在該內(nèi)部凹洞中的銅暴露于該溫度大約30分鐘至大約2小時(shí)的時(shí)間。
13.根據(jù)權(quán)利要求12所述的方法，進(jìn)一步包括: 使用化學(xué)機(jī)械平坦化制程移除該襯墊的最上部以及設(shè)置在鄰接該襯墊的該最上部的該經(jīng)退火的銅的多余部分。
14.一種制造集成電路的方法，該方法包括: 形成金屬柵極堆疊在FET溝槽中，該FET溝槽形成在FET區(qū)域中，該FET區(qū)域包括在半導(dǎo)體基板上的層間介電質(zhì)材料； 蝕刻該金屬柵極堆疊以形成凹陷金屬柵極堆疊和凹陷，該凹陷借由該FET區(qū)域中的側(cè)壁定義并且沿著該FET溝槽的上方區(qū)段設(shè)置在該凹陷金屬柵極堆疊之上； 形成襯墊覆于該側(cè)壁和該凹陷金屬柵極堆疊上以及在該凹陷中定義內(nèi)部凹洞； 沉積銅晶種層覆于該襯墊上； 回流該銅晶種層以形成部分地填充該內(nèi)部凹洞的經(jīng)回流的銅晶種層； 蝕刻該經(jīng)回流的銅晶種層以暴露出該襯墊的上部，并且留下銅部分設(shè)置在該內(nèi)部凹洞的底部;以及 在該銅部分上無電沉積銅，以填充該內(nèi)部凹洞的余留部分。
15.根據(jù)權(quán)利要求14所述的方法，其中，回流該銅晶種層包括暴露該銅晶種層于大約200°C至大約300°C的溫度。
16.根據(jù)權(quán)利要求15所述的方法，其中，回流該銅晶種層包括暴露該銅晶種層于該溫度大約30秒至大約15分鐘的時(shí)間。
17.一種制造集成電路的方法，該方法包括: 形成金屬柵極堆疊在FET溝槽中，該FET溝槽形成在FET區(qū)域中，該FET區(qū)域包括在半導(dǎo)體基板上的層間介電質(zhì)材料； 蝕刻該金屬柵極堆疊以形成凹陷金屬柵極堆疊和凹陷，該凹陷借由該FET區(qū)域中的側(cè)壁定義并且沿著該FET溝槽的上方區(qū)段設(shè)置在該凹陷金屬柵極堆疊之上； 形成襯墊覆于該側(cè)壁和該凹陷金屬柵極堆疊上以及在該凹陷中定義內(nèi)部凹洞； 以銅填充該內(nèi)部凹洞，以定義銅填充物； 蝕刻該銅填充物以暴露出該襯墊的上部，并且留下銅部分設(shè)置在該內(nèi)部凹洞的底部；以及 在該銅部分上無電沉積銅，以填充該內(nèi)部凹洞的余留部分。
18.根據(jù)權(quán)利要求17所述的方法，其中，填充該內(nèi)部凹洞包括: 沉積銅晶種層覆于該襯墊上； 回流該銅晶種層以形成部分地填充該內(nèi)部凹洞的經(jīng)回流的銅晶種層；以及 沉積銅在該經(jīng)回流的銅晶種層上以形成該銅填充物。
19.根據(jù)權(quán)利要求17所述的方法，其中，填充該內(nèi)部凹洞包括: 直接在該襯墊上沉積銅以形成該銅填充物。
20.根據(jù)權(quán)利要求17所述的方法，其中，填充該內(nèi)部凹洞包括: 使用電鍍制程或物理氣相沉積制程沉積銅覆于該襯墊上。
【文檔編號(hào)】H01L21/336GK103854990SQ201310629108
【公開日】2014年6月11日 申請(qǐng)日期:2013年11月29日 優(yōu)先權(quán)日:2012年11月30日
【發(fā)明者】趙烈, 林萱, 阿魯納恰拉姆·媧麗 申請(qǐng)人:格羅方德半導(dǎo)體公司