高速度低功率消耗的隔離模擬互補(bǔ)金屬氧化物半導(dǎo)體單元的制作方法
【專利摘要】本發(fā)明涉及高速度低功率消耗的隔離模擬互補(bǔ)金屬氧化物半導(dǎo)體單元。一種半導(dǎo)體裝置，其包括低閾值PMOS裝置，其形成于N型區(qū)域上方，所述低閾值PMOS的源極及漏極形成于由N-區(qū)域環(huán)繞的P-區(qū)域中；低閾值NMOS裝置，其形成于P型區(qū)域中，所述低閾值NMOS的源極及漏極形成于由P-區(qū)域環(huán)繞的N-區(qū)域中；第一和第二襯底偏置產(chǎn)生器，其各自連接至所述低閾值裝置中的一者以用于產(chǎn)生襯底偏置；電壓源，其用于在備用模式期間產(chǎn)生襯底偏置以減少泄漏電流；其中低電壓閾值由所述低閾值裝置的源極及漏極區(qū)域以及其相應(yīng)的相反極性的環(huán)繞區(qū)域建立。
【專利說明】高速度低功率消耗的隔離模擬互補(bǔ)金屬氧化物半導(dǎo)體單元
[0001]分案申請的相關(guān)信息
[0002]本案是分案申請。該分案的母案是申請日為2010年2月2日、申請?zhí)枮?01080006272.2、發(fā)明名稱為“高速度低功率消耗的隔離模擬互補(bǔ)金屬氧化物半導(dǎo)體單元”的發(fā)明專利申請案。
[0003]相關(guān)申請案交叉參考
[0004]本申請案主張2009年2月4日提出申請的第12 / 365，228號美國專利申請案的 優(yōu)先權(quán)日:期的權(quán)益，所述專利申請案的說明書特此以引用的方式并入本文。
【背景技術(shù)】
[0005]可使用MOSFET技術(shù)來制作用于移動、計(jì)算、通信及消費(fèi)型產(chǎn)品的高速度低功率消耗電路。然而，對處置高速度與低功率消耗的要求通常需要基本的折衷。在例如蜂窩電話的移動應(yīng)用中，高速度與低功率消耗為關(guān)鍵準(zhǔn)則。通常，對一種準(zhǔn)則進(jìn)行優(yōu)化將負(fù)面地影響另一準(zhǔn)則。低閾值電壓(M0SFET的源極與柵極之間的電壓，在其出現(xiàn)時(shí)，電流首先開始在晶體管中流動)對于高速度MOSFET來說始終為優(yōu)選的。相對高的閾值電壓減少M(fèi)OSFET關(guān)斷狀態(tài)泄漏，且其由于其降低功率消耗而為良好的。然而，高閾值電壓裝置比低閾值裝置更慢地切換。設(shè)定高閾值會節(jié)省功率但減小速度。如果操作速度為重要的，那么設(shè)計(jì)者想要具有低閾值電壓的裝置。設(shè)計(jì)者熟悉速度與功率之間的折衷。具有高速度與低功率消耗兩者將有益于移動產(chǎn)品的設(shè)計(jì)。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的示范性實(shí)施例提供與襯底隔離、以高速度操作且具有低接通電阻的低閾值電壓CMOS對。示范性實(shí)施例還提供具有一對高閾值電壓CMOS晶體管及低閾值電壓CMOS晶體管的電路。所述高閾值電壓CMOS晶體管以備用模式操作以使電路泄漏保持低。在一個(gè)實(shí)施例中，高閾值電壓MOSFET與相同相應(yīng)極性的低閾值MOSFET串聯(lián)。在另一實(shí)施例中，高閾值電壓MOSFET被配置為安置于電源與接地之間的模擬柵極。在那些實(shí)施例兩者中，高閾值MOSFET的柵極由共用控制信號控制。所述控制信號連接到高閾值MOSFET的柵極中的一者，且所述控制信號的反演連接到另一高閾值MOSFET的柵極。
[0007]一個(gè)示范性實(shí)施例為包括四個(gè)晶體管的集成電路。此電路可為用于其它更復(fù)雜電路的建造塊且可在集成電路中重復(fù)若干次。還可將示范性電路體現(xiàn)為集成電路的設(shè)計(jì)單元庫中的一單元。所述電路建造于P襯底(P+或P-)上且具有形成于N型區(qū)域上方的高閾值及低閾值PMOS裝置。所述PMOS裝置形成于P襯底上方的N型阱中。所述高閾值PMOS裝置具有安置于N-主體中的P+源極。所述高閾值PMOS的漏極以及所述低閾值PMOS的源極及漏極形成于也位于N-阱中的P / N-緩沖區(qū)域中。
[0008]高閾值及低閾值NMOS裝置形成于P型區(qū)域中。所述高閾值NMOS裝置具有安置于P-主體中的N+源極且所述高閾值NMOS的漏極以及低閾值NMOS的源極及漏極形成于由P-區(qū)域環(huán)繞的N / P-緩沖區(qū)域中。[0009]所述PMOS及NMOS裝置與襯底結(jié)隔離且彼此橫向介電隔離。低電壓閾值由所述低閾值晶體管的源極及漏極區(qū)域以及其相應(yīng)的相反極性的環(huán)繞區(qū)域建立。
[0010]在一個(gè)示范性電路中，相同極性的高閾值及低閾值裝置彼此串聯(lián)且一個(gè)高閾值裝置的漏極連接到另一低閾值裝置的源極。所述電路具有將控制信號直接連接到所述高閾值裝置中的一者的柵極且將反相的控制信號連接到另一高閾值裝置的控制端子。安置于所述控制端子與另一高閾值電壓裝置之間的反相器對施加到所述控制端子的控制信號進(jìn)行反相。
[0011]在另一示范性電路中，高閾值裝置彼此并聯(lián)連接且其安置于電流或電壓源與兩個(gè)低閾值電壓晶體管之間。一個(gè)低閾值裝置(P-溝道)的漏極連接到另一低閾值裝置(η-溝道)的漏極?？刂贫俗訉⒖刂菩盘栔苯舆B接到高閾值裝置中的一者的柵極且將反相的控制信號連接到另一高閾值裝置。安置于所述控制端子與另一高閾值電壓裝置之間的反相器對施加到所述控制端子的控制信號進(jìn)行反相。
[0012]以高效的工藝制作示范性及其它實(shí)施例。所述工藝分別使用用于高閾值裝置的每一源極的具有相反極性的雙植入物(經(jīng)重?fù)诫s源極與主體)以及用于低閾值電壓裝置的源極/漏極及高閾值電壓裝置的漏極的兩種其它雙緩沖植入物。工藝步驟非常簡單且成本低。
【專利附圖】

【附圖說明】
[0013]圖1是第一示范性實(shí)施例的示意性橫截面視圖。
[0014]圖2是圖1的電路示意圖。
[0015]圖3是第二示范性實(shí)施例的示意性橫截面視圖。
[0016]圖4是圖3的電路示意圖。
[0017]圖5是第三示范性實(shí)施例的示意性橫截面視圖。
[0018]圖6是圖5的電路示意圖。
[0019]圖7到圖12展示形成示范性實(shí)施例中的一者或一者以上的工藝中的步驟?！揪唧w實(shí)施方式】
[0020]圖1及圖2中圖解說明本發(fā)明的一個(gè)示范性實(shí)施例。所述圖展示具有額外控制柵極120的集成式高閾值電壓CMOS裝置100。PMOS晶體管包含高閾值電壓(htv)晶體管110及低電壓閾值(Itv)晶體管112。NMOS晶體管包含高閾值電壓晶體管114及低閾值電壓晶體管116。Itv晶體管112的源極連接到htv晶體管110的漏極且Itv晶體管112的漏極形成所述裝置的輸出端子122。Itv晶體管116的源極連接到htv晶體管114的漏極且Itv晶體管116的漏極形成所述裝置的輸出端子122。晶體管112及116的柵極在輸入端子121處連接在一起?？刂茤艠O120經(jīng)由反相器113連接到htv PMOS晶體管110的柵極且連接到htv NMOS晶體管114的柵極。
[0021]在操作中，當(dāng)柵極控制件120高到足以接通兩個(gè)高閾值晶體管110、114時(shí)，接著低閾值晶體管112、116以高速度操作。然而，當(dāng)柵極控制信號為低且關(guān)斷所述高閾值晶體管時(shí)，電路進(jìn)入備用狀態(tài)。在所述狀態(tài)中，其泄漏電流由高閾值晶體管110、114大大地減小。每一高電壓閾值晶體管與其對應(yīng)低閾值晶體管串聯(lián)。當(dāng)柵極控制信號為高時(shí)，所述低閾值晶體管快速切換，但當(dāng)控制柵極信號為低時(shí)，電路100進(jìn)入備用模式且泄漏電流被減小。
[0022]圖3及圖4中圖解說明另一示范性實(shí)施例。所述圖展示具有連接到低閾值電壓切換CMOS晶體管對202的高閾值電壓模擬柵極201的集成電路200。電壓供應(yīng)源或電流源線Vdd連接到高閾值電壓晶體管210、212的源極/漏極。htv212的源極與htv210的漏極連接在一起以提供到低閾值電壓晶體管216、214的串聯(lián)連接的輸出端子。高閾值電壓PMOS晶體管210與高閾值電壓NMOS晶體管212以模擬柵極配置連接在一起。向控制端子220施加?xùn)艠O控制電壓。所述端子連接到NMOS高閾值電壓晶體管212的柵極。端子220還連接到反相器213，反相器213連接到PMOS高閾值電壓晶體管210的柵極。模擬柵極201連接到低閾值電壓PMOS晶體管216的源極。晶體管216的漏極連接到NMOS低閾值電壓晶體管214的漏極。兩個(gè)低閾值電壓晶體管彼此串聯(lián)連接，所述串聯(lián)連接的一端連接到高閾值電壓晶體管的源極/漏極，而另一端連接到參考電壓Vss或接地。兩個(gè)低閾值電壓CMOS晶體管214、216的柵極連接到輸入電壓端子221且輸出端子在其漏極的連接處。
[0023]在操作中，當(dāng)?shù)侥M柵極端子220的輸入具有足夠高的電壓時(shí)，高閾值晶體管210、212接通且允許低電壓CMOS晶體管214、216以高速度操作。當(dāng)模擬控制端子220上的電壓為低時(shí)，電路200進(jìn)入備用模式且泄漏電流被大大地減小。換句話說，模擬柵極201控制低閾值電壓CMOS晶體管到電壓源VDD的連接。
[0024]第三示范性實(shí)施例為圖5及圖6中所展示的電路300。所述電路具有作為用于襯底偏置產(chǎn)生器的負(fù)載電路的CMOS閾值低電壓晶體管314、310。一個(gè)偏置產(chǎn)生器連接到形成于隔離NISO層的頂部上的隔離ρ-擴(kuò)散層16，且另一偏置產(chǎn)生器連接到高電壓η-阱18。在操作模式中，不供應(yīng)偏置電壓且CMOS單元以高速度操作。在備用模式中，供應(yīng)偏置電壓且CMOS單元泄漏電流被大大地減小。適合開關(guān)(未展示)可操作以取決于電路是處于高速度模式中還是備用模式中而接通或關(guān)斷偏置產(chǎn)生器從而將所述偏置產(chǎn)生器與低閾值電壓晶體管342、344連接或斷開。
[0025]轉(zhuǎn)到圖7到圖12，其展示用于形成新穎的高閾值及低閾值CMOS裝置的工藝中的關(guān)鍵步驟。以圖7開始，所述工藝使用ρ+襯底10(或未展示的ρ-襯底)。將ρ+襯底10放置于外延反應(yīng)器中，其中在所述襯底上生長第一 P型外延層12。層12具有在IeHcnT3到7el5cnT3的優(yōu)選范圍中的約lel5cnT3的濃度。接著用η型離子對外延層12進(jìn)行植入并進(jìn)行驅(qū)動以形成η型隔離層13。以離子束來完成植入以形成具有約IeiecnT3到le19cnT3的摻雜濃度的η-隔離區(qū)域。植入P型離子(硼)以形成P-擴(kuò)散層16。以離子束來完成植入以實(shí)現(xiàn)約lel6cnT3到lel9cnT3的摻雜濃度。在所述襯底上生長第二 P型直列式外延層14。層14具有在IeHcnT3到7e15cnT3的優(yōu)選范圍中的約lel5cnT3的濃度。在本發(fā)明中，使用直列式外延層14作為可與開始襯底10隔離以建造將來的隔離高速度低功率消耗CMOS單元的基底層。
[0026]轉(zhuǎn)到圖8，其展示場氧化物區(qū)域20、p_阱22及高電壓n_阱區(qū)域18的形成。所述場氧化物區(qū)域分離PMOS晶體管與NMOS晶體管。通過熱氧化表面17的若干部分以在表面17上形成厚氧化物區(qū)域來制作場氧化物區(qū)域。在第一步驟中，在表面17上熱生長薄緩沖氧化物層(未展示)。接下來，沉積氮化硅層(未展示)并從將來的場氧化物區(qū)域上面移除所述氮化物的選定部分以暴露具有薄緩沖氧化物的表面17的若干部分。熱氧化所述所暴露的部分以生長厚場氧化物。在完成之后，移除殘留的氮化物層。[0027]接下來，對表面17進(jìn)行圖案化以形成P-阱22。用施加成均勻厚度的層的光致抗蝕劑掩蔽表面17。光致抗蝕劑掩蔽及蝕刻為所屬領(lǐng)域的技術(shù)人員眾所周知的工藝步驟且未加以詳細(xì)展示。掩模中的開口界定鄰近場氧化物區(qū)域20及位于ρ-擴(kuò)散層16上方的將來的P-阱。將經(jīng)圖案化襯底放置于離子植入器中且用硼進(jìn)行植入以形成P-阱22。以離子束來完成植入以實(shí)現(xiàn)約3el6cm_3到8el7cm_3的摻雜濃度。
[0028]接下來，對表面17進(jìn)行圖案化以形成高電壓η-阱18。用光致抗蝕劑掩蔽表面17且掩模中的開口界定將來的高電壓η-阱區(qū)域。將經(jīng)圖案化襯底放置于離子植入器中且用磷進(jìn)行植入以形成高電壓η-阱18。用η型摻雜劑(例如磷)對所暴露的將來的η-阱區(qū)域18進(jìn)行植入。以離子束來完成植入以實(shí)現(xiàn)約3el5Cm_3到3e17cm_3的摻雜濃度。
[0029]轉(zhuǎn)到圖9，其展示形成柵極氧化物、柵極電極、η-溝道m(xù)os裝置的η+ / ρ-主體植入物及P-溝道裝置的P+ / η-主體植入物。熱氧化表面17以生長柵極氧化物薄層24。接著在所述柵極氧化物層上沉積經(jīng)摻雜多晶硅層26。用光致抗蝕劑或另一適合掩蔽材料來掩蔽所述多晶硅層以保護(hù)將來柵極電極的區(qū)域。通過蝕刻移除未經(jīng)掩蔽的多晶硅。在本發(fā)明中，殘留的多晶硅柵極電極26提供η-溝道及ρ-溝道晶體管。
[0030]源極區(qū)域中的η+ / P-主體及ρ+ / η-主體植入物控制高閾值電壓。使用一種雙植入物來形成htv NMOS源極且另一雙植入物形成htv PMOS源極。這些植入物與高閾值電壓CMOS晶體管的柵極自對準(zhǔn)。如此，兩個(gè)層以相反極性堆疊在一起且與形成于高閾值電壓晶體管的源極區(qū)域中的柵極多晶硅自對準(zhǔn)。向所述襯底施加光致抗蝕劑且對其進(jìn)行圖案化以暴露用于制作η+ / ρ-主體植入物、ρ+ / η-主體植入物的區(qū)域。使用第一及第二掩模。第一掩模用來形成η+源極29及ρ-主體植入物28。如此，η+源極(第一極性)穿過與P-主體(第二極性)相同的開口而形成。兩種類型的植入物穿過掩模中的相同開口而制作。剝除所述掩模且使用光致抗蝕劑掩模的第二掩模來形成P+源極30 (第二極性)及η-主體32 (第一極性)植入物。同樣，單個(gè)光致抗蝕劑掩模用于兩種植入物。
[0031]現(xiàn)在轉(zhuǎn)到圖10，其展示形成η / ρ型緩沖層42 / 44及ρ / η型緩沖層43 / 40。使用一種雙植入物來形成Itv NMOS源極/漏極且另一雙植入物形成Itv PMOS源極/漏極。借助第三及第四掩模來制作這些雙植入物。在每一掩蔽及植入步驟中，植入物與經(jīng)植入晶體管的柵極自對準(zhǔn)。所述雙植入物還分別形成htv晶體管的漏極。這些層控制η-溝道及P-溝道低閾值裝置中的相應(yīng)低閾值電壓的低閾值電壓。掩蔽表面17及所述柵極。對于η-溝道裝置,暴露Itv的表面源極/漏極區(qū)域及htv的表面漏極。在相同開口中，用P型緩沖摻雜劑43 (例如硼)對表面17進(jìn)行植入，之后是用磷或砷40進(jìn)行的η型植入。以離子束來完成植入以分別實(shí)現(xiàn)約7el6Cm_3及3e17cm_3的摻雜濃度。剝除所述掩模且新的掩模覆蓋η-溝道裝置并暴露低閾值P-溝道裝置的源極及漏極區(qū)域以及高閾值P-溝道裝置的漏極區(qū)域。植入例如磷或砷等η型摻雜劑以形成η-緩沖物42且用ρ型硼摻雜劑44對相同開口進(jìn)行植入以形成低/高閾值電壓P-溝道晶體管的η / ρ-緩沖物42 / 44。以離子束來完成植入以分別實(shí)現(xiàn)約3el6Cm_3及2e17cm_3的摻雜濃度。
[0032]圖11展示側(cè)壁氧化物間隔物50及觸點(diǎn)植入物的形成。所述觸點(diǎn)植入物與柵極側(cè)壁氧化物間隔物自對準(zhǔn)。在表面17上沉積氧化物層50。適合蝕刻步驟從源極及漏極上方的區(qū)域移除氧化物且留下柵極的側(cè)壁上的氧化物間隔物50。接下來，用光致抗蝕劑掩蔽表面17并對其進(jìn)行圖案化以打通用于η型植入物54 / 55的區(qū)域。用η型摻雜劑對開口進(jìn)行植入以在η-溝道Itv晶體管的源極及漏極中以及在η-溝道htv晶體管的漏極中形成η+觸點(diǎn)。以離子束來完成植入以實(shí)現(xiàn)約lel9cnT3到5e20CnT3的摻雜濃度。接著剝除η+觸點(diǎn)掩模且掩蔽并圖案化表面17以在低閾值電壓η-溝道裝置的源極/漏極中以及在ρ-溝道高閾值電壓裝置的漏極中提供P+觸點(diǎn)52 / 53。以離子束來完成植入以實(shí)現(xiàn)約lel9Cm_3到5e20Cm_3的摻雜濃度。
[0033]使用跟在η+ / ρ+觸點(diǎn)植入物之后的硅化物工藝在η+觸點(diǎn)、ρ+觸點(diǎn)且還在柵極電極區(qū)56的頂部上形成硅化物層?？捎糜梢韵赂黜?xiàng)組成的群組中的一者或一者以上來將硅合金化:鈷、鉬、鑰、鉭、鎢或鈦-鎢或者形成硅化物而不與二氧化硅反應(yīng)的任何其它適合耐火金屬。在整個(gè)表面17上毯覆濺鍍金屬層，之后進(jìn)行硅化物燒結(jié)。僅在金屬與硅接觸的地方形成硅化物。化學(xué)蝕刻清洗掉未反應(yīng)的金屬，尤其是覆蓋場氧化物及氧化物間隔物的金屬。硅化物合金工藝增加經(jīng)硅化區(qū)的導(dǎo)電性。
[0034]圖12展示形成圖1及圖2中所展示的裝置的雙金屬層。金屬化工藝以沉積層間電介質(zhì)(ILD)材料62 (例如所沉積的二氧化硅)開始，之后是對所述ILD層進(jìn)行平面化。接著掩蔽所述平面ILD層并使用掩模中的開口來蝕刻通向源極、漏極及主體接觸區(qū)域的通孔。在通孔打通之后，通過濺鍍(鋁)來沉積第一金屬(例如鋁)層級。向所述金屬層施加光致抗蝕劑并對其進(jìn)行圖案化以暴露所述金屬層的若干部分。移除所暴露的金屬以建立第一金屬觸點(diǎn)與互連件層級60。重復(fù)所述工藝以形成其觸點(diǎn)與互連件64安置于第二 ILD層64上面的第二金屬層級。
[0035]示范性工藝將晶體管對與襯底隔離且將所述晶體管對彼此隔離。在與襯底結(jié)隔離的槽區(qū)中建造NMOS及PMOS晶體管。在與P-外延層12形成ρ / η結(jié)的N-阱18中形成PMOS裝置。同樣地，在N-隔離層13上面形成NMOS裝置。NMOS與PMOS裝置通過場氧化物區(qū)域20而彼此橫向隔離。
[0036]上文在示范性實(shí)施例中所描述的裝置及工藝提供具有高速度與低功率消耗的電路。此為LTV CMOS裝置的特定特性。HTV / LTV CMOS對與襯底的剩余部分隔離且因此為將來的電路提供高級模擬CMOS建造塊。此新的建造塊可滿足高電壓額定值、快速切換、具有非常低的泄漏且消耗非常低的功率。
[0037]HTV CMOS以備用模式操作以實(shí)現(xiàn)低功率消耗，但一旦被接通就允許所述LTV CMOS以高速度操作。由于所有晶體管是建造于隔離槽區(qū)中，因此其還與襯底噪聲隔離。
[0038]計(jì)算機(jī)模擬數(shù)據(jù)曾將HTV及LTV晶體管與相當(dāng)?shù)腄MOS及標(biāo)準(zhǔn)CMOS晶體管的性能進(jìn)行比較。對于等大小的晶體管，與0.8伏的標(biāo)準(zhǔn)CMOS閾值電壓相比，LTV CMOS具有大約0.04伏的閾值電壓。如此，閾值電壓減小到I / 20。與常規(guī)組合的接通電阻相比，電路100,200的接通電阻為60%或小于60%。與典型現(xiàn)有技術(shù)裝置的14GHz相比，示范性實(shí)施例可以高達(dá)27GHz的頻率操作。標(biāo)準(zhǔn)CMOS裝置在具有非常低的閾值電壓的情況下具有大的泄漏電流。然而，由于控制LTV CMOS晶體管的HTV CMOS裝置，電路100、200的泄漏幾乎為零。
[0039]示范性電路及工藝包含具有非常不同的閾值的CMOS裝置對。通過將具有相反極性的與柵極多晶硅自對準(zhǔn)的雙植入物制作到用于CMOS裝置的源極及漏極的相同掩模開口中來實(shí)現(xiàn)不同閾值。此方法與對裝置的溝道進(jìn)行植入以更改其閾值的常規(guī)閾值調(diào)整形成對t匕。這些雙植入物步驟允許以簡單的工藝建造示范性裝置從而實(shí)現(xiàn)低成本。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，其包括: 低閾值PMOS裝置，其形成于N型區(qū)域上方，所述低閾值PMOS的源極及漏極形成于由N-區(qū)域環(huán)繞的P-區(qū)域中； 低閾值NMOS裝置，其形成于P型區(qū)域中，所述低閾值NMOS的源極及漏極形成于由P-區(qū)域環(huán)繞的N-區(qū)域中； 第一和第二襯底偏置產(chǎn)生器，其各自連接至所述低閾值裝置中的一者以用于產(chǎn)生襯底偏置； 電壓源，其用于在備用模式期間產(chǎn)生襯底偏置以減少泄漏電流； 其中低電壓閾值由所述低閾值裝置的源極及漏極區(qū)域以及其相應(yīng)的相反極性的環(huán)繞區(qū)域建立。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中兩個(gè)裝置的柵極連接至輸入端子。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中一個(gè)裝置的漏極連接至另一裝置的源極，且所述連接耦合到出口端子。
4.一種半導(dǎo)體裝置，其包括: 低閾值PMOS裝置，其形成于N型區(qū)域上方，所述低閾值PMOS的源極及漏極形成于由N-區(qū)域環(huán)繞的P-區(qū)域中； 低閾值NMOS裝置，其形成于P型區(qū)域中，所述低閾值NMOS的源極及漏極形成于由P-區(qū)域環(huán)繞的N-區(qū)域中； 第一和第二襯底偏置產(chǎn)生器，其各自連接至所述低閾值裝置中的一者，用于在備用模式期間由所述低閾值裝置的源極及漏極區(qū)域以及其相應(yīng)的相反極性的環(huán)繞區(qū)域產(chǎn)生低閥值電壓。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中兩個(gè)裝置的柵極連接至輸入端子。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其中一個(gè)裝置的漏極連接至另一裝置的源極，且所述連接耦合到出口端子。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中所述低閾值裝置提供用于所述襯底偏置產(chǎn)生器的負(fù)載電路。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中一個(gè)偏置產(chǎn)生器連接到形成于隔離NISO層的頂部上的隔離P-擴(kuò)散層，且另一偏置產(chǎn)生器連接到高電壓η-阱。
9.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中在備用模式中，供應(yīng)所述偏置產(chǎn)生器電壓，且在操作模式中，不供應(yīng)所述偏置產(chǎn)生器電壓。
10.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中使用開關(guān)以接通或關(guān)斷所述偏置產(chǎn)生器。
11.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中使用開關(guān)以連接或斷開所述偏置產(chǎn)生器。
12.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中低閾值裝置的源極及漏極各自和柵極自對準(zhǔn)。
【文檔編號】H01L29/08GK103633090SQ201310585095
【公開日】2014年3月12日 申請日期:2010年2月2日 優(yōu)先權(quán)日:2009年2月4日
【發(fā)明者】蔡軍 申請人:飛兆半導(dǎo)體公司