標準單元布局、具有工程更改指令單元的半導體器件及方法
【專利摘要】本發(fā)明實施例公開的標準單元的布局存儲在非瞬時性計算機可讀介質(zhì)上并且包括第一導電圖案、第二導電圖案，多個有源區(qū)圖案以及第一中央導電圖案。多個有源區(qū)圖案彼此隔離并且布置在位于第一導電圖案和第二導電圖案之間的第一行和第二行中。第一行鄰近第一導電圖案并且包括多個有源區(qū)圖案中的第一有源區(qū)圖案和第二有源區(qū)圖案。第二行鄰近第二導電圖案并且包括多個有源區(qū)圖案中的第三有源區(qū)圖案和第四有源區(qū)圖案。第一中央導電圖案布置在第一有源區(qū)圖案和第二有源區(qū)圖案之間。第一中央導電圖案與第一導電圖案重疊。本發(fā)明還公開了標準單元布局、具有工程更改指令單元的半導體器件及方法。
【專利說明】標準單元布局、具有工程更改指令單元的半導體器件及方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體【技術(shù)領(lǐng)域】，更具體地，涉及標準單元布局、具有工程更改指令單元的半導體器件及方法。

【背景技術(shù)】
[0002]為了設(shè)計和制造集成電路(1C)，使用標準單元。這樣的標準單元具有預先設(shè)計的布局并存儲在標準單元庫中。


【發(fā)明內(nèi)容】

[0003]為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種標準單元的布局，所述布局存儲在非瞬時性計算機可讀介質(zhì)上并且包括:
[0004]第一導電圖案；
[0005]第二導電圖案；
[0006]多個有源區(qū)圖案，所述多個有源區(qū)圖案彼此隔離且布置在所述第一導電圖案和所述第二導電圖案之間的第一行和第二行中，
[0007]所述第一行鄰近所述第一導電圖案并且包括所述多個有源區(qū)圖案中的第一有源區(qū)圖案和第二有源區(qū)圖案，并且
[0008]所述第二行鄰近所述第二導電圖案并且包括所述多個有源區(qū)圖案中的第三有源區(qū)圖案和第四有源區(qū)圖案；以及
[0009]第一中央導電圖案，布置在所述第一有源區(qū)圖案和所述第二有源區(qū)圖案之間，所述第一中央導電圖案與所述第一導電圖案重疊。
[0010]在可選實施例中，所述布局還包括:第二中央導電圖案，布置在所述第三有源區(qū)圖案和所述第四有源區(qū)圖案之間，所述第二中央導電圖案與所述第二導電圖案重疊。
[0011]在可選實施例中，所述第二中央導電圖案與第一中央導電圖案隔離開。
[0012]在可選實施例中，所述第一中央導電圖案和所述第二中央導電圖案沿所述標準單元的對稱軸布置。
[0013]在可選實施例中，所述布局還包括:對于所述多個有源區(qū)圖案中的每一個，至少一個導電柵極圖案與有源區(qū)圖案重疊。
[0014]在可選實施例中，與所述第一有源區(qū)圖案重疊的至少一個導電柵極圖案和與所述第三有源區(qū)圖案重疊的至少一個導電柵極圖案彼此相連續(xù)并且限定與所述第一有源區(qū)圖案和所述第三有源區(qū)圖案重疊的第一公共導電柵極圖案；以及，與所述第二有源區(qū)圖案重疊的至少一個導電柵極圖案和與所述第四有源區(qū)圖案重疊的至少一個導電柵極圖案彼此相連續(xù)并且限定與所述第二有源區(qū)圖案和所述第四有源區(qū)圖案重疊的第二公共導電柵極圖案。
[0015]在可選實施例中，所述布局還包括:對于所述多個有源區(qū)圖案中的每一個，兩個額外的導電圖案與所述有源區(qū)圖案重疊并且布置在相應(yīng)的至少一個導電柵極圖案的相對側(cè)，其中，所述額外的導電圖案和所述第一中央導電圖案屬于所述布局中的第一導電層，以及，所述額外導電圖案不與所述第一導電圖案和所述第二導電圖案重疊。
[0016]在可選實施例中，所述第一導電圖案和所述第二導電圖案屬于位于所述第一導電層之上的第二導電層；所述布局還包括:通孔層，設(shè)置在所述第一導電層和所述第二導電層之間，所述通孔層包括將所述第一中央導電圖案與所述第一導電圖案電連接的至少一個通孔。
[0017]在可選實施例中，所述通孔層還包括:多個通孔，所述多個通孔的每個均與所述額外的導電圖案中的一個電連接。
[0018]在可選實施例中，所述布局還包括:對于所述多個有源區(qū)圖案中的每一個，一個以上的導電柵極圖案與所述有源區(qū)圖案重疊。
[0019]根據(jù)本發(fā)明的另一方面，還提供了一種半導體器件，包括工程更改指令(ECO)單元的陣列，所述陣列中的每個所述ECO單元均包括:
[0020]第一金屬圖案；
[0021]第二金屬圖案；
[0022]多個有源區(qū)圖案，所述多個有源區(qū)圖案彼此隔離并且布置在所述第一金屬圖案和所述第二金屬圖案之間；以及，
[0023]第一中央金屬圖案，與所述第一金屬圖案重疊，
[0024]其中，所述多個有源區(qū)圖案關(guān)于所述第一中央金屬圖案對稱布置。
[0025]在可選實施例中，所述半導體器件，對于每個所述ECO單元，還包括:第二中央金屬圖案，與所述第一中央金屬圖案對準并且與所述第二金屬圖案重疊，其中，所述多個有源區(qū)圖案關(guān)于所述第二中央金屬圖案對稱布置。
[0026]在可選實施例中，所述半導體器件，對于每個所述ECO單元中的所述多個有源區(qū)圖案中的每一個，還包括:至少一個多晶硅圖案，與所述有源區(qū)圖案重疊；以及，兩個額外金屬圖案，與所述有源區(qū)圖案重疊并且布置在相應(yīng)的所述至少一個多晶硅圖案的相對側(cè)，其中，所述額外金屬圖案、所述第一中央金屬圖案和所述第二中央金屬圖案屬于第一金屬層，以及，所述第一金屬圖案和所述第二金屬圖案屬于位于所述第一金屬層之上的第二金屬層。
[0027]在可選實施例中，所述半導體器件，對于每個所述ECO單元，還包括:通孔層，設(shè)置在所述第一金屬層和所述第二金屬層之間，所述通孔層包括以下至少之一:第一通孔，將所述第一中央金屬圖案與所述第一金屬圖案電連接，第二通孔，將所述第二中央金屬圖案與所述第二金屬圖案電連接，以及，多個通孔，所述多個通孔中的每一個均與所述額外金屬圖案中的一個電連接。
[0028]在可選實施例中，至少一個所述ECO單元處于未編程狀態(tài)，在此狀態(tài)下，所述多晶硅圖案和所述額外金屬圖案與所述第一金屬圖案和所述第二金屬圖案以及所述第一中央金屬圖案和所述第二中央金屬圖案電隔離。
[0029]在可選實施例中，至少一個所述ECO單元處于已編程狀態(tài)，在此狀態(tài)下，所述至少一個多晶硅圖案和所述額外金屬圖案與所述第一金屬圖案和所述第二金屬圖案以及所述第一中央金屬圖案和所述第二中央金屬圖案中的至少一個通過所述通孔層中的一個或多個通孔以及所述第二金屬層中的一個或多個連接金屬圖案電連接。
[0030]根據(jù)本發(fā)明的又一方面，還提供了一種方法，包括:
[0031]設(shè)計或制造半導體器件，所述半導體器件包括:功能電路，以及，處于未編程狀態(tài)的至少一個工程更改指令(ECO)單元，所述至少一個E⑶單元包括關(guān)于對稱軸對稱布置的多個晶體管、以及沿著所述對稱軸的第一中央金屬圖案和第二中央金屬圖案，所述第一中央金屬圖案和所述第二中央金屬圖案分別與電源線和接地線重疊且分別與所述電源線和所述接地線電連接；
[0032]測試所述功能電路；
[0033]基于測試結(jié)果對所述至少一個ECO單元進行編程；以及
[0034]將已編程的所述ECO單元路由至所述功能電路。
[0035]在可選實施例中，所述編程包括:在所述半導體器件中，僅修改位于所述晶體管之上的最低通孔層的正上方并與所述最低通孔層電連接的金屬層。
[0036]在可選實施例中，所述編程包括:在所述半導體器件中，僅修改所述晶體管之上的最低通孔層以及位于所述最低通孔層的正上方并與所述最低通孔層電連接的金屬層。
[0037]在可選實施例中，所述編程包括:在所述半導體器件中，僅修改所述晶體管之上的最低通孔層、位于所述最低通孔層的正上方并與所述最低通孔層電連接的金屬層、以及位于所述晶體管的柵極的正上方并與所述晶體管的柵極電連接的多晶硅上金屬層。

【專利附圖】

【附圖說明】
[0038]通過實例來說明一個或多個實施例，但并非限制作用，在隨附附圖中，其中具有相同參考數(shù)字符號的元件在通篇說明書中指代相同的元件。除非另有說明，否則附圖不按比例繪制。
[0039]圖1A是根據(jù)一些實施例的處于未編程狀態(tài)的ECO單元的布局。
[0040]圖1B是根據(jù)一些實施例的處于未編程狀態(tài)的圖1A中的ECO單元的半導體結(jié)構(gòu)的部分的示意性橫截面圖。
[0041]圖1C是根據(jù)一些實施例的處于未編程狀態(tài)的ECO單元的布局。
[0042]圖2A是根據(jù)一些實施例的處于已編程狀態(tài)的圖1A中的ECO單元的布局。
[0043]圖2B是根據(jù)一些實施例的處于已編程狀態(tài)的圖2A的ECO單元的半導體結(jié)構(gòu)的部分的示意性橫截面圖。
[0044]圖3A是根據(jù)一些實施例的處于已編程狀態(tài)的圖1A的ECO單元的布局。
[0045]圖3B是根據(jù)一些實施例的處于已編程狀態(tài)的圖3A的ECO單元的半導體結(jié)構(gòu)的部分的示意性橫截面圖。
[0046]圖4A是根據(jù)一些實施例的處于未編程狀態(tài)的ECO單元的布局。
[0047]圖4B是根據(jù)一些實施例的處于已編程狀態(tài)的圖4A的ECO單元的布局。
[0048]圖5是根據(jù)一些實施例的ECO單元陣列的部分的布局。
[0049]圖6是根據(jù)一些實施例的處于未編程狀態(tài)的ECO單元的布局。
[0050]圖7A是根據(jù)一些實施例的半導體器件的原理圖。
[0051]圖7B是根據(jù)一些實施例的修正了一個或多個已編程ECO單元的圖7A中的半導體器件的原理圖。
[0052]圖8是根據(jù)一些實施例的制造半導體器件的方法的流程圖。
[0053]圖9是根據(jù)一些實施例的計算機系統(tǒng)的框圖。

【具體實施方式】
[0054]應(yīng)該理解，下面的公開提供了許多不同的實施例或?qū)嵗詫嵤└鱾€實施例的不同特征。下面描述組件和布置的特定實例以簡化本發(fā)明。然而，發(fā)明概念可體現(xiàn)在許多不同的形式中且不應(yīng)該解釋為限制于此處說明的實施例。然而將會明顯地，可在不具備這些具體細節(jié)的情況下實施一個或多個實施例。附圖中相同的參考數(shù)字符號指代相同的元件。
[0055]標準單元通常包括功能單元和工程更改指令(engineering change order, ECO)單元。功能單元預先設(shè)計為具有例如邏輯功能的特定功能。ECO單元預先設(shè)計為不具備特定功能，但可編程以提供特定功能。為了設(shè)計1C，一個或多個功能單元的預先設(shè)計的布局從標準單元庫中讀出并布置在初始IC布局中。執(zhí)行路由以使用一個或多個金屬層來連接功能單元。IC布局也包括未連接至功能單元的一個或多個ECO單元。當要修正IC布局時,對一個或多個ECO單元進行編程以提供期望的功能并將它們路由至功能單元。對ECO單元進行的編程包括在IC布局的若干層中進行修改和/或修改用于制造IC的掩模。
[0056]在一些實施例中，標準單元的布局包括分布在中央導電圖案的相對側(cè)上的多個有源區(qū)圖案。有源區(qū)圖案還設(shè)置在電源線和接地線之間。中央導電圖案與電源線和接地線中的至少一個重疊。在至少一個實施例中，標準單元為ECO單元，其通過提供以下電連接可編程:(i)在有源區(qū)圖案之間的電連接，和/或(ii)從有源區(qū)圖案中的一個或多個圖案經(jīng)由中央導電圖案到電源線和/或接地線的電連接。編程包括修改一個或多個層，諸如VIAO層，其為IC中最低的通孔層，以及Ml層，其為位于VIAO層正上方并與之電連接的金屬層。在一些實施例中，僅修改Ml層以完成編程。由于為了對ECO單元進行編程，在至少一個實施例中，僅修改Ml層，或者在至少一個實施例中，僅修改VIAO層和Ml層，因此相比于除了 VIAO層和Ml層之外額外修改一個或多個層以對ECO單元進行編程的情況，減少了設(shè)計和/或制造成本和時間。
[0057]圖1A為根據(jù)一些實施例的處于未編程狀態(tài)的ECO單元的布局100。布局100包括:第一導電圖案111、第二導電圖案112 ;多個有源區(qū)圖案0Dla、0Dlb、0D2a、0D2b ;多個導電圖案 MD-P1、MD-P2、MD-P3、MD-P4、MD-P5、MD-Nl、MD-N2、MD-N3、MD-N4、MD-N5、MP1、MP2 ;第一導電柵極圖案Polyl、第二導電柵極圖案Poly2 ;多個輔助導電圖案P0DElal、P0DEla2、P0DE2al、P0DE2a2、PODElbU P0DElb2、P0DE2bl、P0DE2b2 ;第一通孔 VIAO-P,第二通孔VIAO-N ;以及一個或多個隔離結(jié)構(gòu)115。
[0058]在一些實施例中，第一導電圖案111為電源線VDD并且第二導電圖案112為接地線VSS以在編程ECO單元時給ECO單元提供電源和接地電壓。
[0059]有源區(qū)圖案ODla、ODlb, 0D2a和0D2b在此通常稱作“0D圖案”，也即氧化物限定(oxide-definit1n，OD)圖案，并且在附圖中以標簽“0D”圖示地示出。OD圖案配置為限定ECO單元中的有源器件。有源器件的實例包括但不限于晶體管和二極管。晶體管的實例包括但不限于:金屬氧化物半導體場效應(yīng)晶體管(M0SFET)、互補金屬氧化物半導體(CMOS)晶體管、雙極結(jié)型晶體管(BJT)、高壓晶體管、高頻晶體管、P溝道和/或η溝道場效應(yīng)晶體管(PFET/NFET)、或FinFET、具有凸起的源極/漏極的平面MOS晶體管。
[0060]OD圖案通過隔離結(jié)構(gòu)115彼此隔離。OD圖案布置在位于電源線VDD和接地線VSS之間的第一行116和第二行117中。第一行116與電源線VDD相鄰，并且包括第一有源區(qū)圖案ODla和第二有源區(qū)圖案0D2a。第二行117與接地線VSS相鄰，并且包括第三有源區(qū)圖案ODlb和第四有源區(qū)圖案0D2b。在一些實施例中，第一行116限定了用于在第一有源區(qū)圖案ODla和第二有源區(qū)圖案0D2a中形成p溝道金屬氧化物半導體(PMOS)晶體管的P區(qū)域，并且第二行117限定了用于在第三有源區(qū)圖案ODlb和第四有源區(qū)圖案0D2b中形成η溝道金屬氧化物半導體(NMOS)晶體管的N區(qū)域。在至少一個實施例中，OD圖案對稱布置在ECO單元的對稱軸Y附近。特別地，第一有源區(qū)圖案ODla相對于第二有源區(qū)圖案0D2a在對稱軸Y兩側(cè)對稱布置，并且第三有源區(qū)圖案ODlb相對于第四有源區(qū)圖案0D2b在對稱軸Y兩側(cè)對稱布置。OD圖案的材料的實例包括但不限于，摻雜了各種類型的P型摻雜劑和/或η型摻雜劑的半導體材料。
[0061]此處通常將第一柵極圖案Polyl和第二柵極圖案Poly2稱作“Poly圖案”，并且在附圖中用標簽“Poly”圖示地示出。Poly圖案形成在OD圖案上方并且配置為與OD圖案一起限定ECO單元中的有源器件。在至少一個實施例中，Poly圖案限定形成在OD圖案上的晶體管的柵極。第一柵極圖案Polyl連續(xù)延伸在第一有源區(qū)圖案ODla和第三有源區(qū)圖案ODlb的上方，并且橫跨位于第一有源區(qū)圖案ODla和第三有源區(qū)圖案ODlb之間的隔離結(jié)構(gòu)115。第二柵極圖案Poly2連續(xù)延伸在第二有源區(qū)圖案0D2a和第四有源區(qū)圖案0D2b的上方，并且橫跨位于第二有源區(qū)圖案0D2a和第四有源區(qū)圖案0D2b之間的隔離結(jié)構(gòu)115。位于每個OD圖案上方的Poly圖案的數(shù)量表明了形成在OD圖案中的晶體管的數(shù)量。例如，在圖1A中，在第一有源區(qū)圖案ODla上方有一個Poly圖案，也即第一柵極圖案Polyl，這表明一個晶體管，例如PMOS Pl，形成在第一有源區(qū)圖案ODla中。類似地，在第三有源區(qū)圖案ODlb的上方有一個Poly圖案，也即第一柵極圖案Polyl，這表明一個晶體管，例如NMOS NI，形成在第三有源區(qū)圖案ODlb中。由第一有源區(qū)圖案ODla、第二有源區(qū)圖案ODlb以及第一柵極圖案Polyl共同形成的PMOS Pl和NMOS NI限定了第一 IPlN (也即，一 PMOS — NM0S)結(jié)構(gòu)118。第二 IPlN結(jié)構(gòu)119由第二有源區(qū)圖案0D2a、第四有源區(qū)圖案0D2b以及第二柵極圖案Poly2形成，并且相對于第一 IPlN結(jié)構(gòu)橫跨對稱軸Y軸對稱。所描述的ECO單元具有雙IPlN結(jié)構(gòu)。在一些實施例中，位于各OD圖案上方的Poly圖案的數(shù)量不限于一個，并且為任意正整數(shù)。在這樣的實施例中，ECO單元具有雙xPxN結(jié)構(gòu)，其中“X”表示位于各OD圖案上方的Poly圖案的數(shù)量。Poly圖案的材料的實例包括但不限于金屬和多晶硅。
[0062]在此，通常將輔助導電圖案PODElal、P0DEla2、P0DE2al、P0DE2a2、PODElbl、PODElb2、P0DE2bl和P0DE2b2稱作“PODE圖案”，即氧化物邊緣上方多晶硅(polysilicon-over-oxide-edge, P0DE)圖案，并且在附圖中以標簽“P0DE”圖不地不出。PODE圖案形成在OD圖案的邊緣的上方。例如，輔助導電圖案PODElal和P0DEla2形成在第一有源區(qū)圖案ODla的邊緣上方。在至少一個實施例中，PODE圖案不構(gòu)成形成在相應(yīng)的OD圖案中的一個或多個有源器件的任何功能部件。在一些實施例中，同Poly圖案一樣，PODE圖案由相同的材料、通過使用相同的掩模來形成。在這樣的實施例中，Poly圖案和PODE圖案形成在同一層中，在此稱作“Poly層”。
[0063]在此通常將導電圖案MD-P1、MD-P2、MD-P4、MD-P5、MD-N1、MD-N2、MD-N4 和 MD-N5稱作“MD圖案”或者“M00D”圖案，也即氧化物上金屬零(MD或M00D)圖案，并且在附圖中以標簽“MD”或“MOOD”圖示地示出。MD圖案形成在OD圖案上方以限定從形成在OD圖案中的有源器件到外部電路的電連接。MD圖案可選地與形成在同一 OD圖案上方的Poly圖案進行布置。對于形成在每一 OD圖案上方的X個Poly圖案，有(x+1)個MD圖案形成在同一 OD圖案上方。例如，對于一個Poly圖案，即第一柵極圖案Polyl，形成在第一有源區(qū)圖案ODla上方，則有兩個MD圖案，即，導電圖案MD-Pl和MD-P2形成在第一有源區(qū)圖案ODla上方且在第一柵極圖案Polyl的相對側(cè)。在至少一個實施例中，MD圖案由金屬形成并且屬于第一金屬層，在此稱作“MO層”，也即金屬零(MO)層，它是ECO單元的有源器件之上的最低的金屬層。
[0064]導電圖案MD-P3和MD-N3分別限定了第一中央導電圖案和第二中央導電圖案，并且在此通常稱作“中央MD圖案”。在至少一個實施例中，中央MD圖案沿著對稱軸Y彼此對準，并且OD圖案對稱地布置在中央OD圖案的相對側(cè)。中央MD圖案不形成在OD圖案上方，但是在此稱作MD圖案，因為與其他MD圖案一樣，中央MD圖案由相同的材料、通過使用例如“MD掩模”的相同的掩模來形成。第一中央導電圖案MD-P3與電源線VDD重疊并且第二中央導電圖案MD-N3與接地線VSS重疊。中央MD圖案限定從已編程ECO單元的有源器件到電源線VDD和接地線VSS的電連接。在圖1A中，為了便于示出和說明，中央MD圖案示出為位于電源線VDD和接地線VSS之上。在至少一個實施例中，中央MD圖案物理地位于電源線VDD和接地線VSS的下方，電源線VDD和接地線VSS位于第二金屬層上。第二金屬層是位于MO層直接上方的金屬層，在此稱作“Ml層”或“Metall層”，并且在附圖中以標簽“Metall”或“Ml”圖示地示出。
[0065]第一通孔VIAO-P將第一中央導電圖案MD-P3電連接至電源線VDD，并且第二通孔VIAO-N將第二中央導電圖案MD-N3電連接至接地線VSS。第一通孔VIAO-P和第二通孔VIAO-N屬于VIAO層(在附圖中以標簽“VIA0”圖示地示出)，VIAO層是位于ECO單元的有源器件之上的最低的通孔層。VIAO層配置為提供MO層和Ml層之間的通孔連接。在至少一個實施例中，從處于未編程狀態(tài)的ECO單元的布局100中將第一通孔VIAO-P和第二通孔VIAO-N省略，并且當ECO單元已編程時，包括第一通孔VIAO-P和第二通孔VIA0-N。
[0066]在此通常將導電圖案MPl和MP2稱作“MP圖案”或者“Μ00Ρ圖案”，即，多晶硅上金屬零(MP或Μ00Ρ)圖案，并且在附圖中以標簽“MP”圖示地示出。各MP圖案形成在Poly圖案的相應(yīng)的一個上方并與該Poly圖案電接觸。例如，導電圖案MPl形成在第一柵極圖案Polyl上方并與第一柵極圖案Polyl電接觸，并且導電圖案MP2形成在第二柵極圖案Poly2上方并與第二柵極圖案Poly2電接觸。MP圖案形成在位于第一行116 (即，P區(qū))和第二行117 (即，N區(qū))之間的隔離結(jié)構(gòu)115的上方。MP圖案限定了從已編程ECO單元的有源器件中的Poly圖案到外部電路的電連接。在至少一個實施例中，MP圖案由金屬形成并且屬于MO層。
[0067]在一些實施例中，ECO單元的Poly層、MO層、VIAO層以及Ml層與形成在同一 IC中的功能單元的Poly層、MO層、VIAO層以及Ml層相對應(yīng)。
[0068]在一些實施例中，在ECO單元的布局中的MD圖案連續(xù)延伸穿過位于OD圖案的行之間的隔離結(jié)構(gòu)。例如，如圖1C中所示，圖1C為根據(jù)一些實施例的處于未編程狀態(tài)的ECO單元的布局100C，導電圖案MD-Pl與導電圖案MD-Nl相連續(xù)以限定連續(xù)的MD圖案MD-1，MD-1連續(xù)延伸在第一有源區(qū)圖案ODla和第三有源區(qū)圖案ODlb的上方。類似地，導電圖案MD-P2與導電圖案MD-N2連續(xù)，導電圖案MD-P3與導電圖案MD-N3連續(xù)，導電圖案MD-P4與導電圖案MD-N4連續(xù)，以及導電圖案MD-P5與導電圖案MD-N5連續(xù)以分別限定連續(xù)的MD圖案MD-2、MD-3、MD-4以及MD_5。ECO單元的布局100還包括掩模，在此稱作“MD刻版掩模”，MD刻版掩模具有掩模截面MD-刻版_2，用于去除延伸至位于第一行116和第二行117之間的隔離結(jié)構(gòu)115上方的連續(xù)的MD圖案MD-1至MD-5的部分。因此，根據(jù)布局100C，當布局100C用于制造具有ECO單元的IC時，所制造的ECO單元將依舊具有根據(jù)圖1A所述的結(jié)構(gòu)。在至少一個實施例中，連續(xù)的MD圖案MD-1至MD-5還與電源線VDD和/或接地線VSS重疊。例如，連續(xù)的MD圖案MD-1和MD-2還延伸至與電源線VDD和/或接地線VSS重疊。MD刻版掩模還包括掩模截面MD-刻版-1a和MD-刻版_3a以用于去除連續(xù)的MD圖案MD-1和MD-2與電源線VDD和接地線VSS重疊的部分。類似地，連續(xù)的MD圖案MD-4和MD-5還延伸至與電源線VDD和/或接地線VSS重疊。MD刻版掩模還包括掩模截面MD-刻版-1b和MD-刻版-3b，以用于去除連續(xù)的MD圖案MD-4和MD-5與電源線VDD和接地線VSS重疊的部分。相比于當MD圖案根據(jù)圖1A所示和所描述的形式直接制造時，延伸穿過多行有源區(qū)圖案的連續(xù)的MD圖案的形成和位于行之間或與電源線VDD或接地線VSS重疊的MD圖案部分的后續(xù)去除提供了更高的制造成品率。在至少一個實施例中，相比于使用布局100，使用布局100C形成ECO單元允許相應(yīng)的導電圖案MD-P和MD-N (例如，導電圖案MD-Pl和MD-Nl)以更為靠近的間隔形成。
[0069]在一些實施例中，將布局100 (或100C)(例如，作為一組掩模)提供于存儲在非瞬時性計算機可讀介質(zhì)中的標準單元庫中。電路設(shè)計者訪問標準單元庫并取得位于將被設(shè)計和制造的IC的布局中的布局100 (100C)。所制造的處于未編程狀態(tài)的ECO單元的半導體結(jié)構(gòu)具有如圖1A所描述的示意性俯視圖。圖1B中示出了根據(jù)一些實施例制造的處于未編程狀態(tài)的ECO單元的半導體結(jié)構(gòu)的部分的圖示性橫截面示圖。
[0070]圖1B中的半導體結(jié)構(gòu)120包括形成在第一有源區(qū)圖案ODla上方的PMOS Pl。第一有源區(qū)圖案ODl形成在半導體襯底121上方，并且包括源極區(qū)122、漏極區(qū)123和位于源極區(qū)122和漏極區(qū)123之間的溝道區(qū)124。柵極125形成在溝道區(qū)124上方。柵極125由第一柵極圖案Polyl所限定。源極區(qū)122、漏極區(qū)123、溝道區(qū)124和柵極125共同限定有源器件，即PMOS Pl。在至少一個實施例中，間隔件126、127形成在柵極125的相對側(cè)。介電層128形成在有源器件和間隔件126、127上方。
[0071]導電圖案形成在有源器件之上以提供到有源器件的電連接。特別地，導電圖案MPl,即MP圖案，形成在介電層128中以提供到柵極125的電連接。特別地，導電圖案MPl設(shè)置在限定柵極125的第一柵極圖案Polyl之上并與Polyl電接觸。導電圖案MD-Pl (圖1B中未示出)和MD-P2，即MD圖案，形成在介電層128中以提供到相應(yīng)的源極區(qū)122和漏極區(qū)123的電連接。在至少一個實施例中，MD圖案以兩個步驟形成，包括形成與柵極125等高的MD圖案的下部的第一步驟，以及形成連同MP圖案一起在柵極125之上的MD圖案的上部的第二步驟。在至少一個實施例中，MD圖案以一個步驟形成。MP圖案和MD圖案兩者都屬于MO層。布局100包括用于形成MO層中的MP圖案和MD圖案的一個或多個掩模。
[0072]介電層129形成在具有MP和MD圖案形成在其中的介電層128上方。一個或多個通孔形成在介電層129中以提供到MP和MD圖案然后再到有源器件的電連接。例如，第一通孔VIAO-P形成在介電層129中以提供到下面的第一中央導電圖案MD-P3 (圖1B中未示出)的電連接。當ECO單元處于未編程狀態(tài)時，第一中央導電圖案MD-P3未電連接至與有源器件相對應(yīng)的MP和MD圖案。Ml層形成在其中形成有一個或多個通孔的介電層129的上方。Ml層包括電源線VDD和接地線VSS (圖1B中未示出)。
[0073]圖2A是根據(jù)一些實施例的圖1A中的處于已編程狀態(tài)的ECO單元的布局200。在圖2A中示出的實例中，ECO單元編程為反相器。然而，在各個實施例中，ECO單元可編程為執(zhí)行其他功能。在一些實施例中，超過一個ECO單元連接在一起并共同編程以限定更為復雜的電路。
[0074]已編程的ECO單元中的反相器包括形成在第一有源區(qū)圖案ODla中的PMOS晶體管Pl以及形成在第三有源區(qū)圖案ODlb中的NMOS晶體管NI。PMOS晶體管Pl和NMOS晶體管NI的柵極連接在一起并限定反相器的輸入。PMOS晶體管Pl的源極區(qū)和NMOS晶體管NI的漏極區(qū)電連接在一起并且限定反相器的輸出。NMOS晶體管NI的源極區(qū)電連接至接地線VSS，并且PMOS晶體管Pl的漏極區(qū)電連接至電源線VDD以給工作中的反相器提供電源。
[0075]通過對Ml層進行修改以包括多個連接圖案201-204，并且對VIAO層進行修改以包括多個通孔211-217，來提供上面描述的電連接。特別地，PMOS晶體管Pl和NMOS晶體管NI的柵極由第一柵極圖案Polyl進行限定，并且柵極之間已經(jīng)相互連接。通孔213形成在導電圖案MPl之上并與導電圖案MPl電接觸，反過來，導電圖案MPl與第一柵極圖案Polyl電接觸。連接圖案203形成在通孔213之上并與通孔213電接觸。連接圖案203限定了反相器的輸入。形成進一步的布線以將連接圖案203電連接至外部電路。
[0076]PMOS晶體管Pl的源極區(qū)通過導電圖案MD-P1、通孔211、連接圖案201、通孔212以及導電圖案MD-Nl電連接至NMOS晶體管NI的漏極區(qū)。通孔211形成在導電圖案MD-Pl之上并且與導電圖案MD-Pl電接觸，通孔212形成在導電圖案MD-Nl之上并且與導電圖案MD-Nl電接觸，且連接圖案201形成在通孔211和通孔212之上并且與通孔211和通孔212電接觸。連接圖案201限定反相器的輸出。形成進一步的布線以將連接圖案201電連接至外部電路。
[0077]NMOS晶體管NI的源極區(qū)通過導電圖案MD-N2、通孔217、連接圖案204、通孔216、第二中央導電圖案MD-N3和第二通孔VIAO-N電連接至接地線VSS。通孔217形成在導電圖案MD-N2之上并且與導電圖案MD-N2電接觸，通孔216形成在第二中央導電圖案MD-N3之上并且與第二中央導電圖案MD-N3電接觸，且連接圖案204形成在通孔216和通孔217之上并且與通孔216和通孔217電接觸。
[0078]PMOS晶體管Pl的漏極區(qū)通過導電圖案MD-P2、通孔215、連接圖案202、通孔214、第一中央導電圖案MD-P3以及第一通孔VIAO-P電連接至電源線VDD。通孔215形成在導電圖案MD-P2之上并與導電圖案MD-P2電接觸，通孔214形成在第一中央導電圖案MD-P3之上并與第一中央導電圖案MD-P3電接觸，且連接圖案202形成在通孔214和通孔215之上并與通孔214和通孔215電接觸。
[0079]在圖2A示出的實例中，編程ECO單元的第一 IPlN結(jié)構(gòu)118以限定反相器，然而雖然第二 IPlN結(jié)構(gòu)119占用了制造的IC中的芯片區(qū)，但是其保持未使用的狀態(tài)。然而，鑒于IC中的所有ECO單元占用了整個芯片區(qū)的大約5%-10%的小區(qū)域，這樣的有用芯片區(qū)的損失是可容忍的。
[0080]圖2B是圖2A的已編程ECO單元的半導體結(jié)構(gòu)220的部分的示意橫截面圖。圖2B中的半導體結(jié)構(gòu)220包括形成在第一有源區(qū)圖案ODla上方的PMOS晶體管Pl。與圖1B中的半導體結(jié)構(gòu)120相比，半導體結(jié)構(gòu)220額外包括VIAO層中的通孔213和215，以及Ml層中的連接圖案202、203。通孔213和連接圖案203提供了穿過導電圖案MPl到柵極125的電連接。通孔215和連接圖案202穿過在一側(cè)的導電圖案MD-P2以及在另一側(cè)的第一通孔VIA0-P、第一中央導電圖案MD-P3以及通孔214，將來自電源線VDD的電源提供給PMOS晶體管Pl的漏極區(qū)123。
[0081 ] 通過只修改兩個層，即Ml層和VIAO層，在一些實施例中可以對一個或多個ECO單元進行編程以提供特定功能。
[0082]圖3A是根據(jù)一些實施例的處于已編程狀態(tài)的圖1A的ECO單元的布局300。在圖3A示出的實例中，ECO單元編程為具有根據(jù)圖2A所描述的電連接的反相器。布局300和布局200之間的區(qū)別在于將圖2A的布局200中的通孔214、215以及連接圖案202替換為圖3A的布局300中的導電圖案MP3。導電圖案MP3是屬于MO層的MP圖案。導電圖案MP3將導電圖案MD-P2電連接至第一中央導電圖案MD-P3。類似地，屬于MO層的MP圖案(未示出)將導電圖案MD-N2電連接至第二中央導電圖案MD-N3。
[0083]圖3B是圖3A的已編程ECO單元的半導體結(jié)構(gòu)320的部分的示意橫截面圖。半導體結(jié)構(gòu)320包括導電圖案MP3，導電圖案MP3從導電圖案MD-P2的上部向外延伸進入具有第一中央導電圖案MD-P3 (圖3B中未示出)的電連接。
[0084]根據(jù)布局300對ECO單元的編程包括不僅修改Ml層和VIAO層，也修改MO層中的MP圖案。與根據(jù)布局200對ECO單元的編程相比，布局300包括額外的掩模的修改，即用于形成MO層中的MP圖案的掩模。然而，在一些實施例中，修改諸如MO層的額外的層是有用的。例如，當Ml層和/或VIAO層極為擁擠以至于諸如通孔214、215的額外通孔和/或諸如連接圖案202的連接圖案將冒導致布局不能滿足設(shè)計規(guī)則的風險時，通過修改MO層以提供本應(yīng)包括在擁擠的Ml層和/或VIAO層中的電連接，這樣的風險是可避免的。
[0085]圖4A是根據(jù)一些實施例的處于未編程狀態(tài)的ECO單元的布局400。與布局100相t匕，布局400額外地包括分別形成在一個MD圖案上的多個通孔411、412、413、414至419、421,422 和 423。當根據(jù)布局 400 制造 ECO 單元時，通孔 411、412、413、414 至 419、421、422和423被包括在制造的ECO單元中，不管通孔是否將用于形成到ECO單元的電連接。
[0086]圖4B是根據(jù)一些實施例的處于已編程狀態(tài)的圖4A的ECO單元的布局430。在圖4B示出的實例中，ECO單元編程為具有通過根據(jù)圖2A所描述的電連接的反相器。特別地，圖4B中的布局430中的電連接由Ml層中的多個連接圖案401?404和VIAO層中的通孔411?417限定。布局430中的連接圖案401?404和通孔411?417與布局200中的連接圖案201?204和通孔211?217相對應(yīng)。
[0087]在一些實施例中，由于用于制造至已編程的ECO單元的電連接的所有VIAO層的通孔是預先設(shè)計在未編程的ECO單元的布局400中的，因此根據(jù)布局430對ECO單元的編程僅涉及修改Ml層以包括連接圖案401?404，這減少了設(shè)計修正時間和成本。然而，預先設(shè)計的通孔411?417具有固定的位置，這限制了放置和/或布線連接圖案410至404的靈活性。如根據(jù)布局100所描述的，當用于制造至已編程ECO單元的電連接的VIAO層的通孔(除了第一通孔VIAO-P和第二通孔VIA0-N)未預先設(shè)計時，這種受限的靈活性較少可能是考慮因素。在一些實施例中，將各種類型的ECO單元布局(諸如布局100和布局400)提供在標準單元庫中以允許電路設(shè)計者基于他或她的設(shè)計考慮來選擇ECO單元布局。例如，當考慮設(shè)計靈活性時，選擇布局100，然而當考慮設(shè)計修正時間和/或成本時，選擇布局400。
[0088]圖5是根據(jù)一些實施例的ECO單元陣列500的部分的布局。陣列500包括并肩布置在一行或多行和/或一列或多列中的多個ECO單元。圖5示出了兩個鄰近的處于未編程狀態(tài)的ECO單元531、532。ECO單元531、532具有相同的布局，諸如根據(jù)圖1A所描述的布局100。陣列500還包括形成在鄰近的ECO單元之間的邊界上的多個額外的MD圖案541、542,5430在一些實施例中，額外的MD圖案541、542、543用于對陣列500中的一個或多個ECO單元進行編程，和/或?qū)㈥嚵?00中的一個或多個已編程的ECO單元路由至外部電路。
[0089]圖6是根據(jù)一些實施例的處于未編程狀態(tài)的ECO單元的布局600。與具有雙IPlN結(jié)構(gòu)的布局100相比，布局600具有雙2Ρ2Ν結(jié)構(gòu)。特別地，具有形成在布局600中的每個OD圖案上方的兩個Poly圖案。例如，兩個柵極圖案Poly_la和Poly_lb形成在第一有源區(qū)圖案ODla和第三有源區(qū)圖案ODlb中每個的上方。類似地，兩個柵極圖案Poly_2a和Poly_2b形成在第二有源區(qū)圖案0D2a和第四有源區(qū)圖案0D2b中每個的上方。此外，三個MD圖案(而非如布局100中的兩個MD圖案)形成在相對于Poly圖案的可選布置中的每個OD圖案上方。例如，三個導電圖案MD-P1、MD-P2和MD-P6在第一有源區(qū)圖案ODla上方相對于兩個柵極圖案Poly_la和Poly_lb交替布置。類似地，三個導電圖案MD-N1、MD-N2和MD-N6在第三有源區(qū)圖案ODlb上方相對于兩個柵極圖案Poly_la和Poly_lb交替布置。因此，兩個NMOS晶體管形成在第一有源區(qū)圖案ODla中，且兩個PMOS晶體管形成在第三有源區(qū)圖案ODlb中。兩個PMOS晶體管和兩個NMOS晶體管一起限定第一 2P2N結(jié)構(gòu)618。第二 2P2N結(jié)構(gòu)619形成在第二有源區(qū)圖案0D2a和第四有源區(qū)圖案0D2b中，并且橫穿中央MD圖案MD_P3、MD_N3相對于第一 2P2N結(jié)構(gòu)對稱。
[0090]圖7A是根據(jù)一些實施例的半導體器件700的原理圖。圖7B是根據(jù)一些實施例的具有一個或多個已編程ECO單元的半導體器件700的原理圖。圖8是根據(jù)一些實施例的設(shè)計或制造半導體器件的方法800的流程圖。將參考圖7A和7B對圖8的方法進行以下描述。
[0091]在操作805中，設(shè)計或制造半導體器件。例如，設(shè)計或制造圖7A中所示的半導體器件700。半導體器件700包括形成在襯底721上的1C。IC包括功能電路750和ECO單元陣列760。功能電路750配置為提供IC的功能。在至少一個實施例中，功能電路750包括具有提供在標準單元庫中的預先設(shè)計的布局的一個或多個功能單元。在至少一個實施例中，陣列760包括根據(jù)圖5所描述的多個ECO單元。ECO單元具有根據(jù)圖1A、4A和6描述的一個或多個預先設(shè)計的布局。在IC的初始設(shè)計中，ECO單元是未編程的和/或未連接(或路由)至功能電路750。
[0092]在操作815中，測試設(shè)計或制造的半導體器件的功能電路。例如，在至少一個實施例中，例如通過一次或多次模擬測試半導體器件700的功能電路750，并且檢查多個設(shè)計準則和/或IC的預期規(guī)范。在至少一個實施例中，基于初始設(shè)計制造試驗1C，然后測試所制造的1C?；谒O(shè)計和/或制造的IC的測試結(jié)果，作出關(guān)于是否要修正設(shè)計的決定。
[0093]在操作825中，如果測試結(jié)構(gòu)表明該設(shè)計需要修正，則對IC中的一個或多個ECO單元進行編程并路由至功能電路。例如，如果要修正該設(shè)計以替換故障電路752 (圖7B中示出)，則對陣列760中的一個或多個ECO單元766進行編程以提供故障電路752的功能。然后執(zhí)行路由733以將已編程的ECO單元766電連接至功能電路750以用于替換故障電路752。在至少一個實施例中，陣列760中的ECO單元被編程并路由以修改而非替換功能電路750中的電路(其不一定故障)。在至少一個實施例中，陣列760中的ECO單元被編程并路由以增加新的電路至功能電路750。在一些實施例中，測試IC的修正設(shè)計和/或基于修正設(shè)計制造的IC以確定是否要做進一步的修正。在至少一個實施例中，重復該工藝直至作出決定要重新設(shè)計IC或IC的修正設(shè)計滿足大量制造。
[0094]上述方法包括示例操作，但是它們并非必須要求以所示的順序執(zhí)行。根據(jù)本發(fā)明實施例的精神和范圍，可適當添加、替換、改變順序和/或取消操作。結(jié)合不同特征和/或不同實施例的實施例在本發(fā)明的范圍內(nèi)，并且對本領(lǐng)域技術(shù)人員來說在閱讀本發(fā)明之后會是明顯的。
[0095]在一些實施例中，通過一個或多個計算機系統(tǒng)來執(zhí)行方法800的一個或多個操作。例如，通過一個或多個計算機系統(tǒng)來執(zhí)行設(shè)計1C、模擬IC的設(shè)計、對ECO單元編程以及將已編程的ECO單元路由至IC的功能電路的一個或多個操作。
[0096]圖9是根據(jù)一些實施例的計算機系統(tǒng)900的框圖。計算機系統(tǒng)900包括處理器901、內(nèi)存902、網(wǎng)絡(luò)接口(I/F) 906、存儲器910、輸入/輸出(I/O)器件908以及通過總線904或其他互連通信機制可通信地連接的一個或多個硬件組件918。
[0097]在一些實施例中，內(nèi)存902包括隨機存取存儲器(RAM)和/或其他動態(tài)存儲器件和/或只讀存儲器(ROM)和/或其他靜態(tài)存儲器件，其連接至總線904以用于存儲由處理器901執(zhí)行的數(shù)據(jù)和/或指令，例如內(nèi)核914、用戶空間916、內(nèi)核和/或用戶空間的部分及它們的組件。在一些實施例中，內(nèi)存902也用于存儲由處理器901執(zhí)行的指令執(zhí)行期間的臨時變量或其他中間信息。
[0098]在一些實施例中，諸如磁盤或光盤的存儲器件910連接至總線904以用于存儲數(shù)據(jù)和/或指令，例如，內(nèi)核914、用戶空間916等。I/O器件908包括輸入器件、輸出器件和/或組合的輸入/輸出器件以使得用戶能夠與系統(tǒng)900相互作用。輸入器件包括例如，鍵盤、小鍵盤、鼠標、軌跡球、軌跡板和/或光標方向鍵以將信息和命令傳送至處理器901。輸出器件包括，例如，顯示器、打印機、語音合成器等，以將信息傳送至用戶。
[0099]在一些實施例中，此處描述的處理或功能通過處理器(例如處理器901)來實現(xiàn)，處理器被編程以進行這種處理。內(nèi)存902、I/F906、存儲器310、I/O器件908、硬件組件918以及總線904中的一個或多個是可操作的，以接收由處理器901處理的指令、數(shù)據(jù)、設(shè)計規(guī)則和/或其他參數(shù)。例如，將ECO單元的各種布局提供于存儲在諸如存儲器件910的非瞬時性計算機可讀介質(zhì)中的標準單元庫中，以被處理器901存取。在一些實施例中，通過分離或者代替處理器的特定配置的硬件(例如，通過所包括的一個或多個專用集成電路或ASIC^A行一個或多個處理或功能。在一些實施例中，在單個ASIC中包含一個以上的所述處理。
[0100]在一些實施例中，將處理實現(xiàn)為存儲在非瞬時性計算機可讀記錄介質(zhì)中的程序的功能。非瞬時性計算機可讀記錄介質(zhì)的實例包括但不限于，外部/可移動和/或內(nèi)部/內(nèi)置存儲器或存儲單元，例如，諸如DVD的光盤，諸如硬盤的磁盤、諸如ROM、RAM、存儲卡的半導體存儲器等的一個或多個。
[0101]根據(jù)一些實施例，標準單元的布局存儲在非瞬時性計算機可讀介質(zhì)上。布局包括第一導電圖案、第二導電圖案、多個有源區(qū)圖案和第一中央導電圖案。多個有源區(qū)圖案彼此隔離并且布置在位于第一導電圖案和第二導電圖案之間的第一行和第二行中。第一行鄰近第一導電圖案并且包括多個有源區(qū)圖案中的第一有源區(qū)圖案和第二有源區(qū)圖案。第二行鄰近第二導電圖案并且包括多個有源區(qū)圖案中的第三有源區(qū)圖案和第四有源區(qū)圖案。第一中央導電圖案布置在第一有源區(qū)圖案和第二有源區(qū)圖案之間。第一中央導電圖案與第一導電圖案重疊。
[0102]根據(jù)一些實施例，半導體器件包括工程更改指令(ECO)單元的陣列。陣列中的每個ECO單元包括第一金屬圖案、第二金屬圖案、彼此隔離并布置在第一金屬圖案和第二金屬圖案之間的多個有源區(qū)圖案以及與第一金屬圖案重疊的第一中央金屬圖案。多個有源區(qū)圖案在第一中央金屬圖案附近對稱布置
[0103]在根據(jù)一些實施例的方法中，設(shè)計半導體器件以制造半導體器件。半導體器件包括功能電路，以及處于未編程狀態(tài)的至少一個工程更改指令(ECO)單元。該至少一個ECO單元包括在對稱軸附近對稱布置的多個晶體管以及沿著該對稱軸的第一中央金屬圖案和第二中央金屬圖案。第一中央金屬圖案和第二中央金屬圖案分別與電源線和接地線重疊，并且分別電連接至電源線和接地線。測試半導體器件的功能電路?；跍y試的結(jié)果，編程該至少一個ECO單元，并且將已編程的ECO單元路由至功能電路。
[0104]本領(lǐng)域技術(shù)人員容易看出一個或多個公開的實施例實現(xiàn)上述的一個或多個優(yōu)點。在閱讀前述說明書之后，一個普通技術(shù)人員將能夠知道多種變化、等同的替換以及在此廣泛公開的各種其他實施例。因此，旨在僅由所附權(quán)利要求和其等同物中所包含的定義來限定本發(fā)明所授予的保護范圍。
【權(quán)利要求】
1.一種標準單元的布局，所述布局存儲在非瞬時性計算機可讀介質(zhì)上并且包括: 第一導電圖案； 第二導電圖案； 多個有源區(qū)圖案，所述多個有源區(qū)圖案彼此隔離且布置在所述第一導電圖案和所述第二導電圖案之間的第一行和第二行中， 所述第一行鄰近所述第一導電圖案并且包括所述多個有源區(qū)圖案中的第一有源區(qū)圖案和第二有源區(qū)圖案，并且 所述第二行鄰近所述第二導電圖案并且包括所述多個有源區(qū)圖案中的第三有源區(qū)圖案和第四有源區(qū)圖案；以及 第一中央導電圖案，布置在所述第一有源區(qū)圖案和所述第二有源區(qū)圖案之間，所述第一中央導電圖案與所述第一導電圖案重疊。
2.根據(jù)權(quán)利要求1所述的布局，還包括: 第二中央導電圖案，布置在所述第三有源區(qū)圖案和所述第四有源區(qū)圖案之間，所述第二中央導電圖案與所述第二導電圖案重疊。
3.根據(jù)權(quán)利要求2所述的布局，其中，所述第二中央導電圖案與第一中央導電圖案隔離開。
4.根據(jù)權(quán)利要求2所述的布局，其中，所述第一中央導電圖案和所述第二中央導電圖案沿所述標準單元的對稱軸布置。
5.一種半導體器件，包括工程更改指令(ECO)單元的陣列，所述陣列中的每個所述ECO單元均包括: 第一金屬圖案； 第二金屬圖案； 多個有源區(qū)圖案，所述多個有源區(qū)圖案彼此隔離并且布置在所述第一金屬圖案和所述第二金屬圖案之間；以及 第一中央金屬圖案，與所述第一金屬圖案重疊， 其中，所述多個有源區(qū)圖案關(guān)于所述第一中央金屬圖案對稱布置。
6.根據(jù)權(quán)利要求5所述的半導體器件，對于每個所述ECO單元，還包括: 第二中央金屬圖案，與所述第一中央金屬圖案對準并且與所述第二金屬圖案重疊，其中，所述多個有源區(qū)圖案關(guān)于所述第二中央金屬圖案對稱布置。
7.一種方法，包括: 設(shè)計或制造半導體器件，所述半導體器件包括: 功能電路，以及 處于未編程狀態(tài)的至少一個工程更改指令(ECO)單元，所述至少一個ECO單元包括關(guān)于對稱軸對稱布置的多個晶體管、以及沿著所述對稱軸的第一中央金屬圖案和第二中央金屬圖案，所述第一中央金屬圖案和所述第二中央金屬圖案分別與電源線和接地線重疊且分別與所述電源線和所述接地線電連接； 測試所述功能電路； 基于測試結(jié)果對所述至少一個ECO單元進行編程；以及 將已編程的所述ECO單元路由至所述功能電路。
8.根據(jù)權(quán)利要求7所述的方法，其中，所述編程包括: 在所述半導體器件中，僅修改位于所述晶體管之上的最低通孔層的正上方并與所述最低通孔層電連接的金屬層。
9.根據(jù)權(quán)利要求7所述的方法，其中，所述編程包括: 在所述半導體器件中，僅修改所述晶體管之上的最低通孔層以及位于所述最低通孔層的正上方并與所述最低通孔層電連接的金屬層。
10.根據(jù)權(quán)利要求7所述的方法，其中，所述編程包括: 在所述半導體器件中，僅修改所述晶體管之上的最低通孔層、位于所述最低通孔層的正上方并與所述最低通孔層電連接的金屬層、以及位于所述晶體管的柵極的正上方并與所述晶體管的柵極電連接的多晶硅上金屬層。
【文檔編號】H01L27/02GK104377196SQ201310535364
【公開日】2015年2月25日 申請日期:2013年11月1日 優(yōu)先權(quán)日:2013年8月13日
【發(fā)明者】田麗鈞, 周雅琪, 莊惠中, 陳俊甫, 江庭瑋, 曾祥仁 申請人:臺灣積體電路制造股份有限公司