介電終止的超結(jié)fet的制作方法
【專利摘要】本發(fā)明揭示一種供在高電壓應(yīng)用中使用的介電終止的超結(jié)場效應(yīng)晶體管FET架構(gòu)。所述架構(gòu)將介電終止添加到高電壓超結(jié)工藝的一般特征。所述介電終止的FET?DFET比常規(guī)的半導(dǎo)體終止的超結(jié)FET更緊湊且更可制造。
【專利說明】介電終止的超結(jié)FET
【技術(shù)領(lǐng)域】
[0001]本專利涉及功率M0S場效應(yīng)晶體管(FET)，且更特定來說，涉及超結(jié)FET。
【背景技術(shù)】
[0002]可通過在有效區(qū)中的p型和η型導(dǎo)電性類型材料的交替柱以及終止區(qū)中的電介質(zhì)柱來制造超結(jié)FET。
[0003]通常，在垂直導(dǎo)電FET中，電極安置在兩個(gè)相對平面上。當(dāng)接通垂直FET時(shí)，電流沿著溝道流動(dòng)，并且隨后沿著所謂的漂移區(qū)中的半導(dǎo)體裝置的厚度(即，垂直方向)流動(dòng)。當(dāng)關(guān)閉裝置時(shí)，耗盡區(qū)垂直延伸。為了實(shí)現(xiàn)垂直半導(dǎo)體裝置的高擊穿電壓，溝道與漏極電極之間的漂移區(qū)可由高電阻率材料制成，并且具有相對大的厚度。然而，漂移層的高電阻率和相對大的厚度增加了裝置的接通電阻。較高的接通電阻由于會(huì)增加導(dǎo)通損耗并且降低開關(guān)速度而不利地影響裝置的性能。眾所周知的是，裝置的接通電阻與擊穿電壓的2.5次冪成比例地快速增加。
[0004]克服此問題的一種技術(shù)已在使用具有漂移區(qū)的特定結(jié)構(gòu)的半導(dǎo)體裝置。此類半導(dǎo)體裝置包含形成于所述裝置的有效區(qū)中的漂移層中的相反導(dǎo)電性類型材料的交替柱。相反導(dǎo)電性類型材料的交替柱仍在接通裝置時(shí)提供電流路徑，同時(shí)在關(guān)閉裝置時(shí)水平地耗盡漂移區(qū)以承受反向電壓。
[0005]在超結(jié)FET中，反向偏壓電場在垂直方向上是實(shí)質(zhì)上恒定的，因此，可通過漂移層的厚度與硅中的臨界或擊穿電場的乘積來近似裝置的擊穿電壓。具體來說，如果高濃度η型和Ρ型材料的交替布置的柱彼此均衡，那么擊穿電壓變得較不獨(dú)立于漂移層的電阻率。出于此原因，減少漂移層的電阻率會(huì)導(dǎo)致?lián)舸╇妷旱妮^小下降，因此同時(shí)實(shí)現(xiàn)高擊穿電壓和低接通電阻。
[0006]雖然有以上優(yōu)點(diǎn)，但超結(jié)FET具有一缺陷，即，其難以穩(wěn)定地實(shí)施環(huán)繞有效區(qū)的終止區(qū)。這是因?yàn)槠茖拥牡碗娮杪?可能歸因于超結(jié)設(shè)計(jì))導(dǎo)致從有效區(qū)到終止區(qū)的過渡區(qū)中的橫向電場分布不均勻，因此降低裝置的總擊穿電壓。因此，終止區(qū)中的擊穿電壓可能不合意地低于有效區(qū)中的擊穿電壓。
[0007]在終止區(qū)中實(shí)現(xiàn)高擊穿電壓的一種方法是提供終止柱以通過將超結(jié)基礎(chǔ)結(jié)構(gòu)延伸到終止區(qū)中而在有效區(qū)外擴(kuò)散耗盡區(qū)，橫向電荷平衡的益處也延伸到那個(gè)區(qū)中。也就是說，比正常承受給定反向電壓所需的材料10倍重度摻雜材料將也承受那個(gè)電壓。
[0008]通過更緊密的分析可以容易觀察到，在其整個(gè)范圍內(nèi)僅在如圖1中所示的FET陣列區(qū)中獲得超結(jié)效應(yīng)，其中超結(jié)柱在源極電位下被偏置，且因此當(dāng)將高電壓施加到漏極時(shí)，朝向完全橫向耗盡的理想超結(jié)條件而耗盡。越過過渡柱進(jìn)入終止區(qū)，所述柱不連接，并且因此保持浮動(dòng)以拾取其位置從由經(jīng)偏置電極和柱產(chǎn)生的場取得的任何電位。
[0009]這種類型的終止在其所采用的硅區(qū)域方面是低效的。
[0010]由于以上限制，需要提供一種比當(dāng)前常規(guī)上設(shè)計(jì)的半導(dǎo)體終止的超結(jié)FET更緊湊且更可制造的超結(jié)FET。[0011]所需要的是一種成本有效的高電壓FET，其通過超結(jié)裝置架構(gòu)的優(yōu)勢而更具投資價(jià)值。所述成本有效語言表達(dá)是指在預(yù)強(qiáng)加的擊穿電壓和接通電阻下由晶體管占據(jù)的總面積的最小化，其中所述總面積包含由晶體管占據(jù)的有效區(qū)域以及其周圍的終止區(qū)域。

【發(fā)明內(nèi)容】

[0012]根據(jù)本發(fā)明的一實(shí)施例，提供一種設(shè)備。所述設(shè)備包括:襯底，其具有第一導(dǎo)電類型的第一區(qū)；第二導(dǎo)電類型的多個(gè)陣列柱，其形成于所述襯底的第二區(qū)中且延伸到第一深度，其中所述第二區(qū)位于所述第一區(qū)內(nèi)，且其中所述多個(gè)陣列柱大體上彼此平行；所述第二導(dǎo)電類型的邊界柱，其沿著所述第二區(qū)的周邊而形成，且延伸到所述第一深度；多個(gè)陣列阱，其形成于所述襯底的所述第二區(qū)中，且延伸到第二深度，其中每一陣列阱與所述陣列柱中的至少一者至少部分地共同延伸，且其中所述第一深度大于所述第二深度；偏置阱，其形成于所述襯底的所述第二區(qū)中，且延伸到所述第二深度，其中所述偏置阱與所述陣列柱和所述邊界柱中的至少一者至少部分地共同延伸；終止柱，其沿著所述第二區(qū)的所述周邊形成于襯底的所述第一區(qū)中，且延伸到第三深度，其中所述終止柱鄰接所述邊界柱，且其中所述第三深度大于所述第一深度；邊界柵極電介質(zhì)條帶，其形成于所述偏置阱的至少一部分上方；多個(gè)陣列柵極電介質(zhì)條帶，其中每一陣列柵極電介質(zhì)條帶位于至少兩個(gè)陣列柱之間，且其中每一陣列柵極電介質(zhì)形成于兩個(gè)陣列阱的至少一部分上方；邊界柵極導(dǎo)體，其形成于所述終止柱的至少一部分上方以及所述邊界柵極電介質(zhì)條帶的至少一部分上方；多個(gè)陣列柵極導(dǎo)體，其中每一陣列柵極導(dǎo)體形成于所述陣列柵極電介質(zhì)條帶中的至少一者的至少一部分上方；第一電極，其形成于所述襯底的所述第二區(qū)的至少一部分上方，以便將所述多個(gè)陣列阱和邊界阱耦合在一起；第二電極，其形成于所述終止柱的至少一部分上方，以便將所述多個(gè)陣列柵極導(dǎo)體和所述邊界柵極導(dǎo)體耦合在一起；以及第三導(dǎo)體，其沿著所述第一區(qū)的所述周邊形成于所述襯底上方。
[0013]根據(jù)本發(fā)明的一實(shí)施例，所述終止柱進(jìn)一步包括:終止柱溝槽；真空填充區(qū)，其形成于所述終止柱溝槽內(nèi)；以及終止柱電介質(zhì)層，其形成于所述終止柱溝槽內(nèi)且大體上圍繞所述真空填充區(qū)。
[0014]根據(jù)本發(fā)明的一實(shí)施例，所述第一電極形成于所述多個(gè)陣列柵極導(dǎo)體上方，且其中隔離電介質(zhì)層位于所述陣列柵極導(dǎo)體中的每一者與所述第一電極之間。
[0015]根據(jù)本發(fā)明的一實(shí)施例，所述襯底進(jìn)一步包括:第一襯底層；第二襯底層，其在所述第一襯底層下方。
[0016]根據(jù)本發(fā)明的一實(shí)施例，所述陣列阱是所述第二導(dǎo)電類型。
[0017]根據(jù)本發(fā)明的一實(shí)施例，所述偏置阱是所述第二導(dǎo)電類型。
[0018]根據(jù)本發(fā)明的一實(shí)施例，所述第一導(dǎo)電類型是N型，且所述第二導(dǎo)電類型是P型。
[0019]根據(jù)本發(fā)明的一實(shí)施例，所述多個(gè)陣列導(dǎo)體和所述邊界柵極導(dǎo)體是由多晶硅形成，且其中所述第一、第二和第三導(dǎo)體是由鋁形成，且其中所述第一襯底層是外延層。
[0020]根據(jù)本發(fā)明的一實(shí)施例，所述終止柱電介質(zhì)層進(jìn)一步包括:熱生長的二氧化硅層；以及經(jīng)沉積電介質(zhì)層，其形成于所述熱生長的二氧化硅層上方。
[0021]根據(jù)本發(fā)明的一實(shí)施例，提供一種設(shè)備。所述設(shè)備包括襯底，所述襯底具有:具有第一摻雜濃度的第一導(dǎo)電類型的第一層；以及具有第二摻雜濃度的所述第一導(dǎo)電類型的第二層，其形成于所述第一層上方，其中所述第一摻雜濃度大于所述第一摻雜濃度；場效應(yīng)晶體管(FET)陣列，其具有:第二導(dǎo)電類型的第一組柱，其形成于所述襯底的所述第二層中，其中來自所述第一組柱的所述柱大體上彼此平行，且其中來自所述第一組柱的每一柱延伸到第一深度；第一組阱，其形成于所述第一層中，其中來自所述第一組阱的每一阱與來自所述第一組柱的所述柱中的至少一者至少部分地共同延伸；第一組柵極電介質(zhì)條帶，其形成于所述襯底的所述第二層上方，其中每一柵極電介質(zhì)條帶位于來自所述第一組柱的所述柱中的至少兩者之間；第一組柵極導(dǎo)體，其中來自所述第一組柵極導(dǎo)體的每一柵極導(dǎo)體形成于來自所述第一組柵極電介質(zhì)條帶的所述柵極電介質(zhì)條帶中的至少一者的至少一部分上方；一組柵極隔離物，其中每一柵極隔離物形成于來自所述第一組柵極導(dǎo)體的所述柵極導(dǎo)體中的至少一者的至少一部分上方；端子，其具有:所述第二導(dǎo)電類型的第二組柱，其形成于所述襯底的所述第二層中，其中所述第二組柱大體上圍繞所述第一組柱；電介質(zhì)柱，其形成于所述襯底的所述第二層中，且鄰接所述第二組柱，其中所述電介質(zhì)柱延伸到第二深度，且其中所述第二深度大于所述第一深度；第二組阱，其形成于所述襯底的所述第二層中，其中來自所述第二組阱的每一阱與來自所述第一和第二組柱中的每一者的至少一個(gè)柱至少部分地共同延伸；第二組柵極電介質(zhì)條帶，其中來自所述第一組柵極電介質(zhì)條帶的每一電介質(zhì)柵極條帶形成于來自所述第二組阱的阱中的至少一者的至少一部分上方；第二組柵極導(dǎo)體，其中來自所述第二組柵極導(dǎo)體的每一柵極導(dǎo)體形成于所述電介質(zhì)柱的所述至少一部分以及來自所述第一組柵極電介質(zhì)條帶的所述柵極電介質(zhì)條帶中的至少一者上方；第一電極，其形成于所述柵極隔離物上方，且將來自所述第一和第二組阱的所述阱耦合在一起；第二電極，其形成于所述電介質(zhì)柱的至少一部分上方，以便將來自所述第一和第二組柵極導(dǎo)體的所述柵極導(dǎo)體耦合在一起；以及第三電極，其形成于所述襯底上方且與所述第二電極間隔開。
[0022]根據(jù)本發(fā)明的一實(shí)施例，所述電介質(zhì)柱進(jìn)一步包括:溝槽；真空填充區(qū)，其形成于所述溝槽內(nèi)；以及柱電介質(zhì)層，其形成于所述溝槽內(nèi)且大體上圍繞所述真空填充區(qū)。
[0023]根據(jù)本發(fā)明的一實(shí)施例，所述第一組阱分別是具有第三摻雜濃度的所述第二導(dǎo)電類型，其中所述第三摻雜濃度大于所述第二摻雜濃度。
[0024]根據(jù)本發(fā)明的一實(shí)施例，其中所述第一和第二組柱具有小于所述第三摻雜濃度的第四摻雜濃度。
[0025]根據(jù)本發(fā)明的一實(shí)施例，所述第二組柱進(jìn)一步包括邊界柱，且其中所述第二組阱進(jìn)一步包括所述第二導(dǎo)電類型的偏置阱。
[0026]根據(jù)本發(fā)明的一實(shí)施例，所述柵極導(dǎo)體是由多晶硅形成，且其中所述第一、第二和第三導(dǎo)體是由鋁形成，且其中所述第一襯底層是外延層。
[0027]根據(jù)本發(fā)明的一實(shí)施例，所述終止柱電介質(zhì)層進(jìn)一步包括:熱生長的二氧化硅層；以及經(jīng)沉積電介質(zhì)層，其形成于所述熱生長的二氧化硅層上方。
【專利附圖】

【附圖說明】
[0028]參考附圖描述實(shí)例實(shí)施例，其中:
[0029]圖1展示具有現(xiàn)場鍍敷超結(jié)終止的常規(guī)超結(jié)FET的簡化實(shí)例，其說明在裝置在500V下被偏置時(shí)娃中的電場分布。[0030]圖2是使用具有浮動(dòng)場板的超結(jié)終止在左側(cè)上的常規(guī)600伏FET以及在右側(cè)上的常規(guī)900伏FET的比較性俯視圖。
[0031]圖3a到3c是具有電介質(zhì)終止的超結(jié)FET的一實(shí)例的透視圖。
[0032]圖4是具有現(xiàn)場鍍敷超結(jié)終止的常規(guī)超結(jié)FET的俯視圖。
[0033]圖5是圖3a到3c的介電終止的超結(jié)FET的俯視圖。
[0034]圖6和7是圖3a到3c的超結(jié)FET中的場結(jié)構(gòu)的實(shí)例定性描述。
[0035]圖8是圖3a到3c的超結(jié)FET中的等位線的實(shí)例定性描述。
【具體實(shí)施方式】
[0036]給出用于改進(jìn)的超結(jié)FET的設(shè)備和方法的實(shí)例實(shí)施例，其中超結(jié)FET的有效區(qū)域被橫向封圍到底部開放的電介質(zhì)筐中。在一個(gè)實(shí)施例中，該電介質(zhì)隔離(壁)介于超結(jié)陣列與終止區(qū)之間，進(jìn)而促進(jìn)從由超結(jié)效應(yīng)產(chǎn)生的實(shí)際上固有的背景材料到終止區(qū)中可用的普通外延材料的橫向過渡。在此實(shí)例實(shí)施例中，從漏極的高電位到源極的參考電位的電壓差在電介質(zhì)壁上實(shí)質(zhì)上下降，其具有比半導(dǎo)體背景材料高得多的擊穿場。
[0037]此實(shí)例實(shí)施例的一優(yōu)勢是，介電終止的FET(DFET)比常規(guī)的半導(dǎo)體終止的超結(jié)FET更緊湊，且實(shí)現(xiàn)對超結(jié)FET的陣列的擊穿電壓能力的更有效使用。具體來說，DFET包含基于溝槽的介電終止，所述溝槽封圍晶體管陣列且部分被電介質(zhì)材料填充。
[0038]在圖3a中，可看到實(shí)例超結(jié)FET100，其通常包含有效區(qū)以及終止區(qū)。雖然在圖3a中未清楚地展示，但終止區(qū)可大體上圍繞有效區(qū)(其可包含F(xiàn)ET陣列)。如此實(shí)例中所示，漏極電極130可形成于襯底110的一側(cè)上(其可例如為n+型材料)，且例如，外延層120 (其可例如由η-材料形成)可形成于另一側(cè)上。這些層可統(tǒng)稱為襯底。在層120內(nèi)，柱213和223可形成于有效區(qū)中。這些柱213和223可由交替的η型和ρ型材料形成，且可形成為大體上彼此平行。柱213和223可共同形成FET陣列的至少一部分。邊界或緩沖柱300(其可例如由Ρ型材料形成)可沿著有效區(qū)的周邊形成，以便至少部分充當(dāng)有效區(qū)與終止區(qū)之間的過渡。如此實(shí)例中所示，柱223不延伸穿過層120的整個(gè)厚度，且也如此實(shí)例中所示，柱213是由層120形成；FET陣列的底部通過層120的介入部分而與襯底110分離?；蛘?，F(xiàn)ET陣列的底部可延伸到襯底110且與襯底110接觸。
[0039]在圖3b的實(shí)例中展示FET陣列的許多平面柵極。所述平面柵極結(jié)構(gòu)包含阱區(qū)231、源極區(qū)232以及接觸區(qū)233、柵極絕緣層或柵極氧化物層234，以及柵極電極(例如，柵極多晶硅層235)。阱區(qū)231 (其可例如由輕度摻雜的ρ型或ρ-材料形成)通常位于柱223的頂部表面上方且接觸所述頂部表面，以便與柱223至少部分地共同延伸。如此實(shí)例中所示，兩個(gè)源極區(qū)232 (其可例如被高度摻雜η型或n+材料)形成于阱區(qū)231中。阱接觸區(qū)233 (其可例如由高度摻雜P型或P+材料形成)形成于阱區(qū)231中，位于兩個(gè)源極區(qū)232下方。阱區(qū)231和阱接觸區(qū)233可共同形成晶體管主體。柵極絕緣層234(其可例如由二氧化硅形成)和上覆的柵極電極235 (其可例如由多晶硅形成)形成于柱213和阱區(qū)231上方，以便在兩個(gè)鄰近的源極區(qū)232之間延伸。在此實(shí)例中，這些柵極電極235隨后通常用柵極金屬層310(其可例如由鋁形成)而耦合在一起。源極電極236(其可例如由鋁形成)形成于柵極電極235上方，且耦合到源極區(qū)232和阱接觸區(qū)233 (指示主體和源極被耦合在一起。柵極電極235和源極電極236還通過絕緣層237而彼此電絕緣。[0040]沿著FET陣列的周邊，平面柵極(其可在圖3c中看到)可具有略微不同的配置。如圖所示，存在于其間延伸的偏置或邊界阱238，以便與邊界柱300和柱223中的至少一者至少部分地共同延伸。此偏置阱238可沿著FET陣列的兩端或者沿著FET陣列的周邊而定位。阱238形成于接觸區(qū)233中，其上方是柵極電介質(zhì)層234和柵極電極235。此配置的一優(yōu)勢是，柵極電極235 (其在阱238上方延伸)也可在終止柱315上方延伸，使得可形成柵極環(huán)(例如，由層310形成)。
[0041]在操作中，當(dāng)通過將適當(dāng)?shù)钠檬┘拥綎艠O、漏極和源極電極而接通FET100時(shí)，反向?qū)有纬捎跍系绤^(qū)中(即，阱區(qū)231內(nèi))。形成從源極區(qū)232橫向地穿過溝道區(qū)，且隨后垂直地穿過柱213、層120、襯底110以及漏極電極130的電流路徑。因此建立源極電極236與漏極電極130之間的電流。當(dāng)關(guān)閉FET100時(shí)，沒有電流在源極端子與漏極端子之間流動(dòng)，且由漏極和源極區(qū)(例如，110和231)形成的二極管被反向偏置。所述反向偏置致使耗盡區(qū)在柱223和213中延伸。柱213和233被有效耗盡，這是因?yàn)楹谋M區(qū)大體上同時(shí)在兩個(gè)方向上延伸。這使得有可能通過增加柱213中的摻雜濃度來減小接通電阻，而不會(huì)不利地影響擊穿特性。
[0042]返回參看圖3a，如此實(shí)例中所示的FET100中的終止柱315橫向地封圍底部開放的電介質(zhì)筐中的FET陣列。通常，溝槽形成于層120 (其可被稱作終止溝槽)中。終止溝槽通常比FET陣列的柱223深，且通常用熱生長的二氧化硅的薄層311加襯，以確保自然地沒有不合意的界面缺陷(例如，固定和移動(dòng)電荷、量子表面狀態(tài)，或錯(cuò)位)的半導(dǎo)體-電介質(zhì)界面。電介質(zhì)層312可隨后被沉積在溝槽內(nèi)(例如，層311上方)。被封閉的空的或者真空填充區(qū)313可形成于終止柱315內(nèi)，以用于減小與通過常規(guī)的側(cè)向沉積完全填充的溝槽內(nèi)的熱膨脹相關(guān)力相關(guān)聯(lián)的材料應(yīng)力。終止電介質(zhì)內(nèi)的空區(qū)313的存在會(huì)伴隨有受益于真空的理想介電常數(shù)的添加的“免費(fèi)”優(yōu)勢。如圖所示，終止溝槽被與柱223具有相同的摻雜輪廓和垂直結(jié)構(gòu)的柱300向內(nèi)緩沖。緩沖柱300可與陣列柱同時(shí)產(chǎn)生。在不存在除了由半導(dǎo)體耗盡所產(chǎn)生的電荷之外的電荷時(shí)的理想情況下，對于理論上完美的電荷平衡，緩沖柱300可為陣列柱的寬度的一半。否則，其寬度可變化，以平衡存在于氧化物中或在硅-氧化物界面處的電荷，如此節(jié)中稍后展示。
[0043]而且，還如圖3a中所示，展示漏極等位環(huán)。通常，存在形成于柱315上方且延伸到漏極等位環(huán)的經(jīng)沉積電介質(zhì)層324和326。所述漏極等位環(huán)一般包括以層形成的漏極阱322。此層322可例如為重度摻雜的η型或n+材料，且金屬層320 (其可例如由鋁形成)在此實(shí)例中形成于電介質(zhì)層324上方以形成金屬環(huán)。此環(huán)(即，金屬層320)與阱322電接觸。
[0044]DFET架構(gòu)比常規(guī)的超結(jié)FET中的一者更緊湊，如可通過將圖5中的俯視圖與圖4中的其常規(guī)相對物進(jìn)行比較可看到。在此比較中，應(yīng)知曉，這些表示中所俘獲的FET的陣列部分已被選擇成相等，以使得能夠比較被終止區(qū)占據(jù)的面積，且應(yīng)知曉，所述兩個(gè)圖式是處于相同的放大尺度。
[0045]取決于電壓規(guī)格，介電終止超結(jié)FET的終止可占據(jù)在終止區(qū)中使用浮動(dòng)結(jié)和場板的替代性超結(jié)架構(gòu)的面積的不到一半。
[0046]DFET架構(gòu)的實(shí)例實(shí)施例的獨(dú)立優(yōu)勢是，通過將柵極環(huán)放置在終止溝槽的頂部上，柵極-漏極(反饋)電容的終止分量有所減小。此優(yōu)勢在針對低電流應(yīng)用而設(shè)計(jì)的裝置中更加重要，且轉(zhuǎn)變?yōu)榫w管的改進(jìn)的開關(guān)速度。[0047]圖6說明包含介電終止的超結(jié)FET的場結(jié)構(gòu)的圖3中所說明的DFET的實(shí)例實(shí)施例的各種特征。當(dāng)如圖所示將裝置偏置時(shí)，對于常規(guī)的BVDSS(Ve = 0)條件:
[0048]?在超結(jié)FET陣列區(qū)中，正交電荷平衡發(fā)生在水平方向上(超結(jié)電荷平衡)和垂直方向上(固有二極管電荷平衡)。FET陣列區(qū)被完全耗盡且被稱作主耗盡區(qū)。
[0049].朝向超結(jié)陣列的周邊，且在電介質(zhì)壁內(nèi)繼續(xù)并且略微進(jìn)入半導(dǎo)體背景的終止部分中，場離開前文所描述的正交結(jié)構(gòu)，且具有真實(shí)的2維結(jié)構(gòu)。在此區(qū)中，通過接地的多晶硅柵極電極(此處被視為金屬)上的場而感應(yīng)的負(fù)電荷被耗盡的η型漏極區(qū)中的離子化施主的正電荷平衡。終止壁外的耗盡區(qū)被稱作邊緣耗盡區(qū)。標(biāo)記為“?線”的箭頭終止線是場線，所述場線在任何點(diǎn)的切線提供在那個(gè)點(diǎn)的電場的方向。
[0050]在與具有浮動(dòng)結(jié)和場板的常規(guī)超結(jié)FET相比來判斷介電終止的超結(jié)FET的場結(jié)構(gòu)的過程中，應(yīng)考慮硅和二氧化硅或真空的不同介電常數(shù)的蘊(yùn)涵。
[0051 ] 在以下分析中，將把所述問題簡化為二氧化硅填充的溝槽，應(yīng)知曉二氧化硅的相對介電常數(shù)(ε r = 3.9)比硅的相對介電常數(shù)(ε r = 11.7)6小3倍。
[0052]圖7是沿著硅/ 二氧化硅界面的點(diǎn)Μ周圍的電場向量的圖形構(gòu)造。
[0053]假設(shè)理想電介質(zhì)，沒有界面或者體電荷，電場理論的高斯定律要求電感應(yīng)向量的法向分量在此界面上連續(xù)，即，在習(xí)慣表示中，
[0054]ε ο ￡ r(Si)En(Si) — ￡ 0 ￡ r(0x)En(ax) ?⑴
[0055]因此
[0056]Εη(?Χ) == 3 En(Si)。(2)
￡Ox
[0057]另一方面，電磁感應(yīng)定律(法拉第定律)要求電場的切向分量在所述界面上守恒，即，
[0058]Et(Si) =Et(ax)。(3)
[0059]等式(2)和(3)實(shí)現(xiàn)圖7中的圖形構(gòu)造，從而說明電場向量如何在硅/ 二氧化硅界面處折射，其具有所提出的架構(gòu)的以下兩個(gè)優(yōu)勢:
[0060].電場在氧化物中大體上更強(qiáng)，且所施加的高電壓可在氧化物上顯著下降；這是有利的，因?yàn)槎趸杩稍趽舸┲俺惺鼙裙韪呒s20倍的場。
[0061].等位線朝向邊緣場區(qū)(邊緣耗盡區(qū))的更佳橫向限制改變定向。可基于此分析作出場結(jié)構(gòu)的定性描述，如圖8中所示。
[0062]DFET終止的實(shí)例實(shí)施例實(shí)際上消除了在終止區(qū)中使用更高背景濃度的限制，這是因?yàn)樗┘拥碾妷涸陔娊橘|(zhì)上顯著下降。
[0063]如果用真空來填充終止溝槽，那么情形會(huì)變得更加有利，其帶來等式(7)中的額外的倍乘因子3.9。包含真空填充的空隙對于所提出的裝置架構(gòu)的開發(fā)來說不是強(qiáng)制性的，但在其可被制造的程度上是合意的。
[0064]不管如何得到所提及的終止，它們被應(yīng)用到簡單p-n結(jié)的情況，其中背景濃度未增加超過支持平面結(jié)中的目標(biāo)擊穿電壓所需的背景濃度。
[0065]超結(jié)FET的情況本質(zhì)上更加復(fù)雜，這主要?dú)w因于其在背景濃度中的特征性增加。
[0066]迄今繪制的所有超結(jié)結(jié)構(gòu)中的物理尺寸對應(yīng)于典型的BVdss = 600V裝置，且按比例表示，薄柵極和場氧化物除外。[0067]基于超結(jié)裝置的理論，F(xiàn)ET陣列區(qū)中的垂直電場是均勻的，因此柱的理想總深度是
[0068]dpillar, ideal = BVDSS/Ecrit (Si) = 600/300, 000 = 0.0020cm = 20 μ m,
[0069]其中使用格羅夫(A.S.格羅夫，半導(dǎo)體裝置的物理學(xué)和技術(shù)，威利，1968(A.S.Grove, Physics and Technology of Semiconductor Devices, Wiley,1968))的300，000V/cm的臨界場。
[0070]然而，實(shí)際的場分布具有周期性峰值，其可為理想均勻場的量值的兩倍高。因此，考慮兩倍深的柱是安全的，即，
[0071]dpillar = 2x BVDSS/Ecrit(Si) = 40 μ m
[0072]其用于所有圖式中。
[0073]水平尺寸相對于以上參考尺寸是按比例表示的，且可在圖形上確定。圖4中所界定的陣列的實(shí)質(zhì)尺寸是
[0074]a (主體寬度)=8 μ m, b (柵極寬度)=12 μ m。
[0075]雖然對于給定的擊穿電壓規(guī)格，柱的深度可能略微減小到所計(jì)算的最差情況值以下，但陣列的單元尺寸a和b 可能更明顯地改變，其中朝向更佳的RDS(_x面積性能來縮放裝置，如圖4中所示。
[0076]發(fā)明性結(jié)構(gòu)中的溝槽深度和寬度以相同比例表示，且
[0077]dtrench(溝槽深度)=45 μ m，fftrench(溝槽寬度)=20 μ m。
[0078]在柱深度如上文所提及而改變的情況下，溝槽深度跟蹤柱深度，從而維持5 μ m的
合理重疊。
[0079]迄今提供的所有值據(jù)信是開始超結(jié)FET的陣列設(shè)計(jì)的可靠參考數(shù)字。
[0080]與上文不同的是，表示中的溝槽大寬度可能被夸示地大。所獲得的開始設(shè)計(jì)值的“大體歸納出的”計(jì)算觀察到整個(gè)漏極電壓在(^砠^距離上被垂直支持于硅陣列中，且將終止場結(jié)構(gòu)簡化為水平一。鑒于圖7中的場結(jié)構(gòu)分析，為了支持相同電壓，即，為了含有相同數(shù)目的等位線，溝槽必須比柱深窄三倍，即，
[0081]ffrenchj ideal = dpillar/3 = 45/3 = 15 μ m。
[0082]如果溝槽的重要部分是空的(“填充有真空”)，那么可以使溝槽更窄。另外，一些殘余耗盡發(fā)生在背景硅中，如圖6和7中所表示。因此，過程發(fā)展的實(shí)際目標(biāo)值可為
[0083]Wtrench,real = ΙΟμ--。
[0084]對于強(qiáng)加的擊穿電壓，柵極氧化物與常規(guī)(非超結(jié))FET中的柵極氧化物一樣厚。僅必須支持最大可施加?xùn)艠O電壓，其對于600V裝置為約30V。因此，
[0085]tox > VGmax/Ecrit = 30/600 = 0.05 μ m = 50nm。
[0086]基于現(xiàn)有技術(shù)高電壓功率FET的廣泛分析，提出以下開始值是安全的
[0087]tox = 80nm。
[0088]場氧化物可支持整個(gè)高電壓，即，對于600V裝置。
[0089]tFox > BVDSS/Ecrit = 600/600 = 1.0 μ m。
[0090]基于現(xiàn)有技術(shù)高電壓功率FET的相同分析，提出以下開始值是安全的
[0091]tF0X = 1.5 μ m 至lj 2 μ m。
[0092]超結(jié)文獻(xiàn)指示，背景材料的摻雜可為針對給定的擊穿電壓規(guī)格而設(shè)計(jì)的平面結(jié)的背景濃度的10倍高。在這種情況下，對于600V[0093]Nepi < 10x Nepi(600V) = 10x4xl014 cnT3 = 4xl015cnT3。
[0094]基于現(xiàn)有技術(shù)高電壓功率FET的相同分析，保守地，提出以下開始值是安全的
[0095]Nepi = lxl015cnT3。
[0096]通常應(yīng)理解且是常識的是，最終的制造值是從TCAD計(jì)算導(dǎo)出的，所述TCAD計(jì)算從初始的分析值開始(例如，上文提供的分析值)，隨后是計(jì)算機(jī)輔助的實(shí)驗(yàn)優(yōu)化。僅出于說明發(fā)明性終止將應(yīng)用到的通用高電壓超結(jié)FET的量級的目的，已在此處提供以上設(shè)計(jì)參數(shù)。
[0097]所提出的裝置結(jié)構(gòu)以及以上段落中的論述假設(shè)在用于填充終止溝槽的電介質(zhì)是完美時(shí)的理想情形，即，其沒有界面或體電荷。所沉積或生長的氧化物可在界面處或在其體積中具有電荷。
[0098]在熱生長的氧化物中，情形如下:
[0099]?通常為正的界面電荷可減小到101Qq/Cm2以下，其中q是由于一般的M0SFET處理經(jīng)歷而產(chǎn)生的電荷。此界面電荷比終止緩沖器中的每單位面積的電荷小得多，每單位面積的電荷為
[0100]Qbuffer/q = Nbuffer x(a/2) = 1015x4xl(T4 = 4xlOncnT2,
[0101]因此，可忽略所述界面電荷。
[0102].在M0SFET處理中實(shí)際上已消除了體電荷。
[0103]在化學(xué)沉積的氧化物中，界面電荷或體電荷也可被減小到可忽略的等級，其取決于相應(yīng)設(shè)備中所使用的化學(xué)物。
[0104]當(dāng)界面電荷密度大約是終止緩沖器中的4xlOnq cm_2的電荷密度時(shí)，終止緩沖器的寬度可增加超過其a/2的標(biāo)稱值，使得其中的額外的未平衡的負(fù)電荷被界面處的正電荷平衡。這種對橫向電荷平衡的精細(xì)的類似于游標(biāo)的調(diào)整將對不超過標(biāo)稱緩沖器的電荷密度的10倍的電荷起作用。
[0105]在界面電荷密度超過4X1012cm_2時(shí)的情況下，可在有額外遮罩的情況下應(yīng)用硼的角度溝槽內(nèi)植入，從而增加終止緩沖器中的電荷，以便平衡多余的氧化物電荷。已針對導(dǎo)電的、可用(例如)單晶硅實(shí)施的非超結(jié)裝置使用并報(bào)告了此方法。
[0106]可在所描述的實(shí)例實(shí)施例中作出在用以獲得ρ型和η型晶體管的摻雜輪廓和極性中的修改。所屬領(lǐng)域的技術(shù)人員將了解，可對所描述的實(shí)施例作出其它修改，且許多其它實(shí)施例也可能在本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種設(shè)備，其包括:襯底，其具有第一導(dǎo)電類型的第一區(qū)；第二導(dǎo)電類型的多個(gè)陣列柱，其形成于所述襯底的第二區(qū)中且延伸到第一深度，其中所述第二區(qū)位于所述第一區(qū)內(nèi)，且其中所述多個(gè)陣列柱大體上彼此平行；所述第二導(dǎo)電類型的邊界柱，其沿著所述第二區(qū)的周邊而形成且延伸到所述第一深度；多個(gè)陣列阱，其形成于所述襯底的所述第二區(qū)中且延伸到第二深度，其中每一陣列阱與所述陣列柱中的至少一者至少部分地共同延伸，且其中所述第一深度大于所述第二深度；偏置阱，其形成于所述襯底的所述第二區(qū)中且延伸到所述第二深度，其中所述偏置阱與所述陣列柱和所述邊界柱中的至少一者至少部分地共同延伸；終止柱，其沿著所述第二區(qū)的所述周邊形成于襯底的所述第一區(qū)中且延伸到第三深度，其中所述終止柱鄰接所述邊界柱，且其中所述第三深度大于所述第一深度；邊界柵極電介質(zhì)條帶，其形成于所述偏置阱的至少一部分上方；多個(gè)陣列柵極電介質(zhì)條帶，其中每一陣列柵極電介質(zhì)條帶位于至少兩個(gè)陣列柱之間，且其中每一陣列柵極電介質(zhì)形成于兩個(gè)陣列阱的至少一部分上方；邊界柵極導(dǎo)體，其形成于所述終止柱的至少一部分上方以及所述邊界柵極電介質(zhì)條帶的至少一部分上方； 多個(gè)陣列柵極導(dǎo)體，其中每一陣列柵極導(dǎo)體形成于所述陣列柵極電介質(zhì)條帶中的至少一者的至少一部分上方；第一電極，其形成于所述襯底的所述第二區(qū)的至少一部分上方，以便將所述多個(gè)陣列講和邊界講稱合在一起；第二電極，其形成于所述終止柱的至少一部分上方，以便將多個(gè)陣列柵極導(dǎo)體和所述邊界柵極導(dǎo)體耦合在一起；以及第三導(dǎo)體，其沿著所述第一區(qū)的所述周邊形成于所述襯底上方。
2.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述終止柱進(jìn)一步包括:終止柱溝槽；真空填充區(qū)，其形成于所述終止柱溝槽內(nèi)；以及終止柱電介質(zhì)層,其形成于所述終止柱溝槽內(nèi)且大體上圍繞所述真空填充區(qū)。
3.根據(jù)權(quán)利要求2所述的設(shè)備，其中所述第一電極形成于所述多個(gè)陣列柵極導(dǎo)體上方，且其中隔離電介質(zhì)層位于所述陣列柵極導(dǎo)體中的每一者與所述第一電極之間。
4.根據(jù)權(quán)利要求3所述的設(shè)備，其中所述襯底進(jìn)一步包括:第一襯底層；第二襯底層，其在所述第一襯底層下方。
5.根據(jù)權(quán)利要求4所述的設(shè)備，其中所述陣列阱是所述第二導(dǎo)電類型。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其中所述偏置阱是所述第二導(dǎo)電類型。
7.根據(jù)權(quán)利要求6所述的設(shè)備，其中所述第一導(dǎo)電類型是N型，且所述第二導(dǎo)電類型是P型。
8.根據(jù)權(quán)利要求7所述的設(shè)備，其中所述多個(gè)陣列導(dǎo)體和所述邊界柵極導(dǎo)體是由多晶硅形成，且其中所述第一、第二和第三導(dǎo)體是由鋁形成，且其中所述第一襯底層是外延層。
9.根據(jù)權(quán)利要求8所述的設(shè)備，其中所述終止柱電介質(zhì)層進(jìn)一步包括:熱生長的二氧化硅層；以及經(jīng)沉積電介質(zhì)層，其形成于所述熱生長的二氧化硅層上方。
10.一種設(shè)備，其包括:襯底，所述襯底具有:第一導(dǎo)電類型的第一層，其具有第一摻雜濃度；以及所述第一導(dǎo)電類型的第二層，其具有第二摻雜濃度，其形成于所述第一層上方，其中所述第一摻雜濃度大于所述第一摻雜濃度；場效應(yīng)晶體管FET陣列，其具有:第二導(dǎo)電類型的第一組柱，其形成于所述襯底的所述第二層中，其中來自所述第一組柱的所述柱大體上彼此平行，且其中來自所述第一組柱的每一柱延伸到第一深度； 第一組阱，其形成于所述第一層中，其中來自所述第一組阱的每一阱與來自所述第一組柱的所述柱中的至少一者至少部分地共同延伸；第一組柵極電介質(zhì)條帶，其形成于所述襯底的所述第二層上方，其中每一柵極電介質(zhì)條帶位于來自所述第一組柱的所述柱中的至少兩者之間；第一組柵極導(dǎo)體，其中來自所述第一組柵極導(dǎo)體的每一柵極導(dǎo)體形成于來自所述第一組柵極電介質(zhì)條帶的所述柵極電介質(zhì)條帶中的至少一者的至少一部分上方；以及一組柵極隔離物，其中每一柵極隔離物形成于來自所述第一組柵極導(dǎo)體的所述柵極導(dǎo)體中的至少一者的至少一部分上方；終止器，其具有:所述第二導(dǎo)電類型的第二組柱，其形成于所述襯底的所述第二層中，其中所述第二組柱大體上圍繞所述第一組柱；電介質(zhì)柱，其形成于所述襯底的所述第二層中且鄰接所述第二組柱，其中所述電介質(zhì)柱延伸到第二深度，且其中所述第二深度大于所述第一深度；第二組阱，其形成于所述襯底的所述第二層中，其中來自所述第二組阱的每一阱與來自所述第一和第二組柱中的每一者的至少一個(gè)柱至少部分地共同延伸；第二組柵極電介質(zhì)條帶，其中來自所述第一組柵極電介質(zhì)條帶的每一電介質(zhì)柵極條帶形成于來自所述第二組阱的阱中的至少一者的至少一部分上方；以及第二組柵極導(dǎo)體，其中來自所述第二組柵極導(dǎo)體的每一柵極導(dǎo)體形成于所述電介質(zhì)柱的所述至少一部分以及來自所述第一組柵極電介質(zhì)條帶的所述柵極電介質(zhì)條帶中的至少一者上方;第一電極，其形成于所述柵極隔離物上方且將來自所述第一和第二組阱的所述阱耦合在一起;第二電極，其形成于所述電介質(zhì)柱的至少一部分上方，以便將來自所述第一和第二組柵極導(dǎo)體的所述柵極導(dǎo)體耦合在一起；以及第三電極，其形成于所述襯底上方且與所述第二電極間隔開。
11.根據(jù)權(quán)利要求10所述的設(shè)備，其中所述電介質(zhì)柱進(jìn)一步包括:溝槽；真空填充區(qū)，其形成于所述溝槽內(nèi)；以及柱電介質(zhì)層，其形成于所述溝槽內(nèi)且大體上圍繞所述真空填充區(qū)。
12.根據(jù)權(quán)利要求11所述的設(shè)備，其中所述第一組阱分別是所述第二導(dǎo)電類型，具有第三摻雜濃度，其中所述第三摻雜濃度大于所述第二摻雜濃度。
13.根據(jù)權(quán)利要求12所述的設(shè)備，其中所述第一和第二組柱具有小于所述第三摻雜濃度的第四摻雜濃度。
14.根據(jù)權(quán)利要求13所述的設(shè)備，其中所述第二組柱進(jìn)一步包括邊界柱，且其中所述第二組阱進(jìn)一步包括所述第二導(dǎo)電類型的偏置阱。
15.根據(jù)權(quán)利要求14所述的設(shè)備，其中所述第一導(dǎo)電類型是N型，且所述第二導(dǎo)電類型是P型。
16.根據(jù)權(quán)利要求15所述的設(shè)備，其中所述多個(gè)柵極導(dǎo)體是由多晶硅形成，且其中所述第一、第二和第三導(dǎo)體是由鋁形成，且其中所述第一襯底層是外延層。
17.根據(jù)權(quán)利要求16所述的設(shè)備，其中所述終止柱電介質(zhì)層進(jìn)一步包括:熱生長的二氧化硅層；以及經(jīng)沉積電介質(zhì)層，其形成于 所述熱生長的二氧化硅層上方。
【文檔編號】H01L29/78GK103730501SQ201310466791
【公開日】2014年4月16日 申請日期:2013年10月8日 優(yōu)先權(quán)日:2012年10月5日
【發(fā)明者】康斯坦丁·布盧恰 申請人:德州儀器公司