半導(dǎo)體器件及其制造方法
半導(dǎo)體器件及其制造方法
【專利摘要】提供一種實現(xiàn)導(dǎo)通電阻減小和擊穿電壓增大并抑制短路的半導(dǎo)體器件及其制造方法。半導(dǎo)體器件在其具有主表面的半導(dǎo)體襯底中具有p-型外延區(qū)、n-型外延區(qū)、n型偏移區(qū)以及與其構(gòu)成pn結(jié)的p型體區(qū)；且還具有在p-型和n-型外延區(qū)之間的p+型掩埋區(qū)、從主表面延伸至p+型掩埋區(qū)的隔離溝槽，以及形成在隔離溝槽的側(cè)壁的至少一部分上的溝槽側(cè)壁n型區(qū)。溝槽側(cè)壁n型區(qū)中的n型雜質(zhì)濃度高于n-型外延區(qū)。溝槽側(cè)壁n型區(qū)沿側(cè)壁延伸以到達p+型掩埋區(qū)。
【專利說明】半導(dǎo)體器件及其制造方法
[0001]相關(guān)申請交叉引用
[0002]于2012年9月10日提交的日本專利申請N0.2012-198183的公開內(nèi)容，包括說明書、附圖和摘要，通過引用整體并入本文。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，具體地，涉及一種具有橫向元件的半導(dǎo)體器件。
【背景技術(shù)】
[0004]對于用作開關(guān)驅(qū)動器的半導(dǎo)體元件來說，已經(jīng)廣泛采用橫向高擊穿電壓MOS(金屬氧化物半導(dǎo)體)晶體管。例如，日本專利特開N0.2011-66067 (專利文獻I)中公開了一種橫向高擊穿電壓MOS晶體管。在專利文獻I中公開的橫向高擊穿電壓MOS晶體管中，形成在元件隔離溝槽中的凹陷有助于增大擊穿電壓。
[0005]此外，日本專利特開N0.2007-258501 (專利文獻2)中公開的并具有高擊穿電壓P型MOS晶體管的半導(dǎo)體器件形成在所謂的SOI (絕緣體上硅)襯底上，且其具有用于p型MOS晶體管周圍的元件隔離的電介質(zhì)隔離溝槽。
[0006]而且，日本專利公布特平開N0.8(1996)-64686 (專利文獻3)中公開了一種形成在SOI襯底上并具有用于元件隔離的電介質(zhì)隔離溝槽的橫向高擊穿電壓MOS晶體管。
[0007]上述專利文獻中公開的半導(dǎo)體器件具有沿其半導(dǎo)體襯底主表面的所謂的掩埋層，在該掩埋層中雜質(zhì)區(qū)已經(jīng)掩埋在半導(dǎo)體襯底中。
[0008][專利文獻I]日本專利特開N0.2011-66067
[0009][專利文獻2]日本專利特開N0.2007-258501
[0010][專利文獻3]日本專利公布特開平N0.8(1996)-64686
【發(fā)明內(nèi)容】
[0011]在上述高擊穿電壓MOS晶體管中，有時形成具有相對較低雜質(zhì)濃度的外延層等，以便抑制電場強度的增大且由此增大了擊穿電壓。具體來說，例如，在專利文獻I的橫向高擊穿電壓MOS晶體管中，具有相對較低n型雜質(zhì)濃度的擴散區(qū)，該區(qū)域通常被稱為“n型偏移區(qū)”，被形成在P型外延層中。隨后，Pn結(jié)形成在p型外延層和n型擴散區(qū)之間，且該pn結(jié)形成耗盡層。該耗盡層可能由于低n型雜質(zhì)濃度而延伸，這使得擊穿電壓增大。形成用于實現(xiàn)高擊穿電壓MOS晶體管的具有低濃度的上述雜質(zhì)區(qū)被稱為“RESURF”(降低的表面場)區(qū)”。
[0012]然而，例如，當(dāng)形成元件隔離溝槽以貫穿RESURF區(qū)時，存在雜質(zhì)從溝槽進入RESURF區(qū)以反轉(zhuǎn)RESURF區(qū)中的雜質(zhì)的導(dǎo)電類型的可能性。如果這樣，則存在出現(xiàn)問題的可能性，即，諸如源區(qū)或漏區(qū)的高擊穿電壓MOS晶體管的雜質(zhì)區(qū)與上述掩埋層之間會發(fā)生短路。[0013]但是上述專利文獻不包括有關(guān)上述問題的公開或建議或解決上述問題的手段。
[0014]根據(jù)本文的說明書和附圖，將使其他問題和新穎的特征變得顯而易見。
[0015]根據(jù)本發(fā)明一種模式的半導(dǎo)體器件具有半導(dǎo)體襯底、第一導(dǎo)電類型第一區(qū)、第二導(dǎo)電類型第二區(qū)、第二導(dǎo)電類型第三區(qū)、第一導(dǎo)電類型第四區(qū)、第一導(dǎo)電類型掩埋區(qū)、隔離溝槽以及第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)。第一區(qū)形成在半導(dǎo)體襯底中。第二區(qū)形成在半導(dǎo)體襯底中且在主表面?zhèn)壬系牡谝粎^(qū)上。第三區(qū)形成在半導(dǎo)體襯底中并在主表面?zhèn)壬系牡诙^(qū)上。第四區(qū)形成在半導(dǎo)體襯底中以與第三區(qū)相鄰并在主表面?zhèn)壬系牡诙^(qū)上與其構(gòu)成pn結(jié)。掩埋區(qū)形成在半導(dǎo)體襯底中的第一區(qū)和第二區(qū)之間并具有高于第一區(qū)的第一導(dǎo)電類型雜質(zhì)濃度。隔離溝槽從主表面延伸至掩埋區(qū)以圍繞包括第三區(qū)的元件區(qū)的外圍。溝槽側(cè)壁高濃度區(qū)形成在元件區(qū)一側(cè)上的隔離溝槽的側(cè)壁的至少一部分上。溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度高于第二區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度，且溝槽側(cè)壁高濃度區(qū)沿側(cè)壁延伸以到達掩埋區(qū)。
[0016]在根據(jù)本發(fā)明的另一模式的制造半導(dǎo)體器件的方法中，首先提供具有主表面的半導(dǎo)體襯底以及第一導(dǎo)電類型第一區(qū)。在半導(dǎo)體襯底中以及主表面?zhèn)壬系牡谝粎^(qū)上，形成具有高于第一區(qū)的第一導(dǎo)電類型雜質(zhì)濃度的第一導(dǎo)電類型掩埋區(qū)。在半導(dǎo)體襯底中以及主表面?zhèn)壬系牡谝粎^(qū)和掩埋區(qū)上，形成第二導(dǎo)電類型第二區(qū)。在半導(dǎo)體襯底中以及主表面?zhèn)壬系牡诙^(qū)上，形成第二導(dǎo)電類型第三區(qū)。形成隔離溝槽，該隔離溝槽延伸以圍繞包括第三區(qū)的元件區(qū)的外圍并從主表面到達掩埋區(qū)。第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)形成在元件區(qū)一側(cè)上的隔離溝槽的側(cè)壁的至少一部分上。第一導(dǎo)電類型第四區(qū)形成在半導(dǎo)體襯底中以相鄰于第三區(qū)并在主表面一側(cè)上的第二區(qū)上與其構(gòu)成pn結(jié)。溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度高于第二區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度，且溝槽側(cè)壁高濃度區(qū)沿側(cè)壁延伸到達掩埋區(qū)。
[0017]根據(jù)一種模式，溝槽側(cè)壁高濃度區(qū)的存在抑制了第四區(qū)和掩埋區(qū)之間的短路。
[0018]根據(jù)另一模式，由此形成的溝槽側(cè)壁高濃度區(qū)抑制了第四區(qū)和掩埋區(qū)之間的短路。
【專利附圖】
【附圖說明】
[0019]圖1是示意性示出根據(jù)第一實施例的半導(dǎo)體器件的構(gòu)造的截面圖；
[0020]圖2A和2B分別是圖1中所示的半導(dǎo)體器件的平面圖和截面圖，前者在平面圖中示意性示出所布置的單元部分的構(gòu)造；
[0021]圖3A是更具體地示出第一實施例的半導(dǎo)體器件的隔離溝槽及其附近的構(gòu)造的截面圖，且圖3B示出沿圖3A的虛點線IIIB-1IIB截取的部分的雜質(zhì)濃度分布；
[0022]圖4是示出制造第一實施例的半導(dǎo)體器件的方法的第一步驟的截面示意圖；
[0023]圖5是示出制造第一實施例的半導(dǎo)體器件的方法的第二步驟的截面示意圖；
[0024]圖6是示出制造第一實施例的半導(dǎo)體器件的方法的第三步驟的截面示意圖；
[0025]圖7是示出制造第一實施例的半導(dǎo)體器件的方法的第四步驟的截面示意圖；
[0026]圖8是示出制造第一實施例的半導(dǎo)體器件的方法的第五步驟的截面示意圖；
[0027]圖9是示出制造第一實施例的半導(dǎo)體器件的方法的第六步驟的截面示意圖；
[0028]圖10是示出制造第一實施例的半導(dǎo)體器件的方法的第七步驟的截面示意圖；[0029]圖11是示出不同于圖10中所示的制造第一實施例的半導(dǎo)體器件的方法的第七步驟的變型例的截面示意圖；
[0030]圖12是示出制造第一實施例的半導(dǎo)體器件的方法的第八步驟的截面示意圖；
[0031]圖13是示出用于形成由圖12的虛線圍繞的區(qū)域XIII中的溝槽側(cè)壁n型區(qū)NR的離子注入的模式的截面示意圖；
[0032]圖14是示出制造第一實施例的半導(dǎo)體器件的方法的第九步驟的截面示意圖；
[0033]圖15是示出制造第一實施例的半導(dǎo)體器件的方法的第十步驟的截面示意圖；
[0034]圖16是示出制造第一實施例的半導(dǎo)體器件的方法的第十一步驟的截面示意圖；
[0035]圖17是示出制造第一實施例的半導(dǎo)體器件的方法的第十二步驟的截面示意圖；
[0036]圖18是示出制造第一實施例的半導(dǎo)體器件的方法的第十三步驟的截面示意圖；
[0037]圖19是示出制造第一實施例的半導(dǎo)體器件的方法的第十四步驟的截面示意圖；
[0038]圖20示出作為圖1的比較例的半導(dǎo)體器件的構(gòu)造，而從中省略了隔離溝槽TRS ；
[0039]圖21是用于說明高壓側(cè)元件和低壓側(cè)元件的電路圖；
[0040]圖22示出根據(jù)第一實施例的圖1的半導(dǎo)體器件的構(gòu)造，而省略了隔離溝槽TRSjB圖21中那樣；
[0041]圖23是示意性在平面圖中示出半導(dǎo)體器件的布置的單元部分的構(gòu)造的截面圖，作為圖2A和2B的比較例；
[0042]圖24是示出當(dāng)進行圖9的步驟時半導(dǎo)體襯底的表面的雜質(zhì)的附著模式的截面示意圖；
[0043]圖25是示出圖24之后的隔離溝槽TRS的形成模式的截面示意圖；
[0044]圖26是示出圖25之后的p型體區(qū)BO的形成模式的截面示意圖；
[0045]圖27是示出溝槽側(cè)壁n型區(qū)NR的形成模式的第一示例的示意性平面圖；
[0046]圖28是示出溝槽側(cè)壁n型區(qū)NR的形成模式的第二示例的示意性平面圖；
[0047]圖29是示意性示出根據(jù)第三實施例的半導(dǎo)體器件的構(gòu)造的截面圖；
[0048]圖30是示出圖29中所示的半導(dǎo)體器件的電流-電壓特性的曲線圖；以及
[0049]圖31是僅示出根據(jù)第一實施例的半導(dǎo)體器件的要點的截面示意圖。
【具體實施方式】
[0050]以下將參考【專利附圖】
【附圖說明】第一實施例。(第一實施例)首先，將參考圖1說明根據(jù)第一實施例的半導(dǎo)體器件的構(gòu)造。
[0051]如從圖1中所能看到的，根據(jù)第一實施例的半導(dǎo)體器件例如具有LDMOS(橫向絕緣柵型場效應(yīng)晶體管)。這種半導(dǎo)體器件主要由半導(dǎo)體襯底SUB、p—型外延區(qū)(第一區(qū))EP、p+掩埋區(qū)(掩埋區(qū))PBL、n_型外延區(qū)(第二區(qū))EN、n型偏移區(qū)(第三區(qū))NO、p型體區(qū)(第四區(qū))B0、n阱區(qū)NWR、隔離溝槽TRS、溝槽側(cè)壁n型區(qū)(溝槽側(cè)壁高濃度區(qū))NR、n+漏區(qū)DRA、漏電極DE、n+源區(qū)S0、p+雜質(zhì)區(qū)IR、源電極SE、柵絕緣膜G1、柵電極層GE以及掩埋絕緣膜BI組成。
[0052]半導(dǎo)體襯底SUB例如由硅制成。這種半導(dǎo)體襯底SUB具有主表面(附圖中半導(dǎo)體襯底SUB的最上表面)。半導(dǎo)體襯底SUB在其中具有p_型外延區(qū)EP，其具有作為第一導(dǎo)電類型雜質(zhì)的P型雜質(zhì)。
[0053]在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)?附圖中的上側(cè))上的p.型外延區(qū)EP上，已經(jīng)形成了具有作為第二導(dǎo)電類型雜質(zhì)的n型雜質(zhì)的n_型外延區(qū)EN。在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)壬系膎_型外延區(qū)EN上，已經(jīng)形成了具有n型雜質(zhì)的n型偏移區(qū)NO。
[0054]n阱區(qū)NWR已經(jīng)形成在半導(dǎo)體襯底SUB的主表面上以與n型偏移區(qū)NO接觸，且其具有高于n型偏移區(qū)NO的n型雜質(zhì)濃度。n+漏區(qū)DRA已經(jīng)形成在半導(dǎo)體襯底SUB的主表面上以與n阱區(qū)NWR接觸，且其具有高于n阱區(qū)NWR的n型雜質(zhì)濃度。漏電極DE已經(jīng)形成在半導(dǎo)體襯底SUB的主表面上以電耦合到n+漏區(qū)DRA。
[0055]在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)?附圖的上側(cè))上的n_型外延區(qū)EN上，已經(jīng)形成了具有p型雜質(zhì)的p型體區(qū)BO。p型體區(qū)BO已經(jīng)形成在半導(dǎo)體襯底SUB的主表面?zhèn)壬系膎_型外延區(qū)EN上以相鄰于n型偏移區(qū)NO并與其構(gòu)成pn結(jié)。
[0056]n+源區(qū)SO已經(jīng)形成在半導(dǎo)體襯底SUB的主表面上以與p型體區(qū)BO構(gòu)成pn結(jié)。此夕卜，在半導(dǎo)體襯底SUB的主表面上，已經(jīng)形成了 P+雜質(zhì)區(qū)IR，P+雜質(zhì)區(qū)IR與n+源區(qū)SO接觸并具有高于P型體區(qū)BO的p型雜質(zhì)濃度。在半導(dǎo)體襯底SUB的主表面上，已經(jīng)形成了源電極SE以電耦合到n+源區(qū)SO和P+雜質(zhì)區(qū)IR。該P+雜質(zhì)區(qū)IR是用于將p型體區(qū)BO的電勢固定為幾乎等于源電極SE的電勢的雜質(zhì)區(qū)。
[0057]這些n+源區(qū)SO和P+雜質(zhì)區(qū)IR相對于形成在半導(dǎo)體襯底SUB的主表面上的掩埋絕緣膜BI (幾乎位于n型偏移區(qū)NO的右上部)位于與n阱區(qū)NWR相對的一側(cè)上，以被掩埋在半導(dǎo)體襯底SUB中。n+源區(qū)SO比P+雜質(zhì)區(qū)IR更接近漏電極DE。
[0058]在半導(dǎo)體襯底SUB中以及p_型外延區(qū)EP和n_型外延區(qū)EN之間，已經(jīng)形成了具有P型雜質(zhì)的P+型掩埋區(qū)PBL。該P+型掩埋區(qū)PBL已經(jīng)形成為沿半導(dǎo)體襯底SUB的主表面的層，以與n_型外延區(qū)EN構(gòu)成pn結(jié)。這意味著，在半導(dǎo)體襯底SUB中，在沿半導(dǎo)體襯底SUB的主表面方向上，P+型掩埋區(qū)PBL與半導(dǎo)體襯底SUB的主表面的主要部分平面地重疊。其優(yōu)選擴展至與隔離溝槽TRS平面地重疊的區(qū)域以至少與隔離溝槽TRS接觸。
[0059]p+型掩埋區(qū)PBL具有高于p_型外延區(qū)EP的p型雜質(zhì)濃度。作為一個示例，其為具有5 X IO17原子cm—3或更高的p型雜質(zhì)濃度的區(qū)域。
[0060]掩埋絕緣膜BI已經(jīng)被放置為與n型偏移區(qū)NO的一部分和n阱區(qū)NWR的一部分的上表面接觸。除上述掩埋絕緣膜BI之外的掩埋絕緣膜BI已經(jīng)被放置為從上面覆蓋隔離溝槽TRS。柵電極層GE已經(jīng)形成在p型體區(qū)BO以及n型偏移區(qū)NO上，并夾在n+漏區(qū)DRA和n+源區(qū)SO之間。該柵電極層GE的一部分已經(jīng)被擱置在掩埋絕緣膜BI上。沒有擱置在掩埋絕緣膜BI上的柵電極層GE的另一部分已經(jīng)經(jīng)由柵絕緣膜GI形成在p型體區(qū)BO上和n型偏移區(qū)NO上。
[0061]圖1的LDMOS的所謂的關(guān)態(tài)擊穿電壓取決于n_型外延區(qū)EN和p型體區(qū)BO之間的pn結(jié)處的場強。p型體區(qū)BO的邊緣附近的局部電場集中致使pn結(jié)處的場強顯著增大，這會降低圖1的LDMOS的關(guān)態(tài)擊穿電壓。但是，因為提供了 P+型掩埋區(qū)PBL且pn結(jié)還形成在其與n_型外延區(qū)EN之間，所以n_型外延區(qū)EN和p型體區(qū)BO之間的pn結(jié)處的場強降低。這是因為當(dāng)Pn結(jié)僅存在于n_型外延區(qū)EN和p型體區(qū)BO之間時，pn結(jié)處的場強被分成n_型外延區(qū)EN和p型體區(qū)BO之間的pn結(jié)處的場強以及n_型外延區(qū)EN和p+掩埋區(qū)PBL之間的pn結(jié)處的場強。
[0062]即使減小圖1的LDMOS的元件節(jié)距，LDMOS的關(guān)態(tài)擊穿電壓也能由于P+掩埋區(qū)PBL的存在而增大，因此致使LDMOS的所謂的導(dǎo)通電阻的減小。
[0063]在平面圖中隔離溝槽TRS圍繞包括上述n型偏移區(qū)NO的元件區(qū)(其中將要形成LDMOS的區(qū)域)的外圍，以將LDMOS與放置在LDMOS外部的另一元件電隔離。隔離溝槽TRS已經(jīng)形成為在橫跨主表面的方向(圖1中的垂直方向)上從半導(dǎo)體襯底SUB的主表面延伸并且至少到達P+掩埋區(qū)PBL。但是，如同圖1的隔離溝槽TRS那樣，其可從半導(dǎo)體襯底SUB的主表面貫穿P+掩埋區(qū)PBL并到達p_型外延區(qū)EP。
[0064]隔離溝槽TRS中具有填充絕緣層BIS，且填充絕緣層BIS已經(jīng)形成為填充隔離溝槽TRS。填充絕緣層BIS例如由氧化硅膜制成，且隔離溝槽TRS中的這個填充絕緣層BIS有助于放置于隔離溝槽TRS中的LDMOS與放置于隔離溝槽外部的另一元件之間的電隔離。
[0065]在將要放置LDMOS的一側(cè)上(元件區(qū)的一側(cè)上)的側(cè)壁的至少一部分上，隔離溝槽TRS具有溝槽側(cè)壁n型區(qū)NR，溝槽側(cè)壁n型區(qū)NR具有n型雜質(zhì)。在圖1中，其已經(jīng)形成在除P型體區(qū)BO的形成區(qū)之外(p型體區(qū)BO的下側(cè)上)的LDMOS —側(cè)上的隔離溝槽TRS的側(cè)壁的區(qū)域中。但是,如圖1中所示,溝槽側(cè)壁n型區(qū)NR可覆蓋除將要形成LDMOS的一側(cè)之外的一側(cè)上的側(cè)壁，例如，與將要形成LDMOS的一側(cè)相對的一側(cè)上的側(cè)壁(圖1中的隔離溝槽TRS的右側(cè)上)。
[0066]溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度高于n_型外延區(qū)EN中的n型雜質(zhì)濃度。此夕卜，至少形成在將要形成LDMOS的一側(cè)上的側(cè)壁上的溝槽側(cè)壁n型區(qū)NR沿隔離溝槽TRS的側(cè)壁延伸以到達P+型掩埋區(qū)PBL。
[0067]而且，溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度低于P+型掩埋區(qū)PBL中的p型雜質(zhì)濃度。這里，具體地，溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度優(yōu)選低于具有最小雜質(zhì)濃度的P+型掩埋區(qū)PBL的位置處的p型雜質(zhì)濃度。
[0068]以下將參考圖2A和2B說明在平面圖中圖1的半導(dǎo)體器件的構(gòu)件的布置。
[0069]如從圖1和圖2A和2B中顯而易見的，圖1僅為圖2B中所示的LDMOS的右半部。實際上，LDMOS具有以圖1中圍繞n+漏區(qū)DRA垂直延伸的對稱軸為中心的兩側(cè)對稱構(gòu)造。圖2B示出沿圖2A的線IIB-1IB截取的部分的截面構(gòu)造。從確保與圖2A —致的觀點來說，圖2B中的n+源區(qū)SO的構(gòu)造與圖1中所示的構(gòu)造略有不同。
[0070]如從圖2A的平面圖中顯而易見的，雖然在圖2B中柵、源等看起來被放置為兩側(cè)對稱的對，但是柵、源等實際上可圍繞單個漏的外圍。例如，對于圖2A和2B中所示的作為一個單元部分的水平延伸節(jié)距P的范圍來說，該單元部分可在水平方向上重復(fù)。
[0071]以下將參考圖3A和3B說明圖1的半導(dǎo)體器件的各個區(qū)域中的雜質(zhì)濃度分布。
[0072]如從圖3A和3B中顯而易見的，圖3B示出在平行于半導(dǎo)體襯底SUB的主表面的方向上的雜質(zhì)濃度分布，上述方向穿過沿圖3A的線IIIB-1IIB的區(qū)域，即，穿過iT型外延區(qū)EN和溝槽側(cè)壁n型區(qū)NR的形成區(qū)。具體來說，圖3B的橫坐標(biāo)示出圖3A的線IIIB-1IIB上的各個位置處的坐標(biāo)(X坐標(biāo))。更具體來說，通過將圖3A的線IIIB-1IIB上的各個位置和與對應(yīng)其的圖3B的X坐標(biāo)關(guān)聯(lián)，而示出圖3A的線IIIB-1IIB上的各個位置處的坐標(biāo)(X坐標(biāo))。圖3B的縱坐標(biāo)示出圖3A的線IIIB-1IIB上的各個位置處的n型雜質(zhì)濃度。圖3B示出當(dāng)用于溝槽側(cè)壁n型區(qū)NR的形成的n型雜質(zhì)(磷)的劑量(通過離子注入引入的雜質(zhì)量)以五種方式，即IXlO13原子/cm2、3X IO13原子/cm2、5X IO13原子/cm2、7X IO13原子/cm2以及9X IO13原子/cm2改變時，線IIIB-1IIB上的各個位置處的n型雜質(zhì)濃度。[0073]圖3B中具有不大于約3 ii m的X坐標(biāo)的區(qū)域?qū)?yīng)于溝槽側(cè)壁n型區(qū)NR外部的n_型外延區(qū)EN。具有大于約3 ii m (特別地，約3.5 ii m或更大)但不大于4.5 y m的X坐標(biāo)的區(qū)域具有隨X坐標(biāo)值增大而更高的雜質(zhì)濃度，且這個區(qū)域?qū)?yīng)于溝槽側(cè)壁n型區(qū)NR。當(dāng)X坐標(biāo)超過約4.5 時，雜質(zhì)濃度驟降至幾乎為O。這個區(qū)域?qū)?yīng)于隔離溝槽TRS的內(nèi)部。這就表明隔離溝槽TRS在橫跨側(cè)壁的方向(附圖中的水平方向)上具有從約I至1.5 的厚度。
[0074]如圖3B中具有約3 iim或更小的X坐標(biāo)的區(qū)域所示，rT型外延區(qū)EN中的n型雜質(zhì)濃度約為3X IO15原子cm_3，且n_型外延區(qū)EN中的n型雜質(zhì)濃度幾乎恒定。
[0075]溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度高于rT型外延區(qū)EN中的n型雜質(zhì)濃度。本文所用術(shù)語“溝槽側(cè)壁n型區(qū)NR”是指隔離溝槽TRS的側(cè)壁上具有高于幾乎保持恒定的n_型外延區(qū)EN的雜質(zhì)濃度的n型雜質(zhì)濃度的任意區(qū)域,更具體地，從約4.5 y m的X坐標(biāo)至約3 ii m的X坐標(biāo)并具有濃度降至n_型外延區(qū)EN的濃度的區(qū)域。
[0076]如將在下文所述的，應(yīng)當(dāng)注意，在本附圖的垂直方向上的任意位置處的溝槽側(cè)壁n型區(qū)NR的濃度幾乎相同。圖3A和3B示出在附圖中的垂直方向上的略低于中心的位置處的溝槽側(cè)壁n型區(qū)NR的濃度分布的一個示例，但是在穿過溝槽側(cè)壁n型區(qū)NR中的另一區(qū)域的水平延伸的直線上的位置處,例如，附圖中的垂直方向上的中心上面的位置處的雜質(zhì)濃度分布幾乎與圖3B中所示相同。如果位置具有相同的X坐標(biāo)，盡管在深度方向上不同，那么溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度幾乎在任意位置都相同。
[0077]以下將參考圖4至19說明制造第一實施例的半導(dǎo)體器件的方法。
[0078]如圖4中所示，型外延區(qū)EP通過外延生長形成在半導(dǎo)體襯底中，從而提供具有p_型外延區(qū)EP的半導(dǎo)體襯底SUB。
[0079]隨后，通過離子注入將p型離子注入進p_型外延區(qū)EP的表面中。隨后，執(zhí)行退火以擴散注入進P_型外延區(qū)EP的表面的p型離子，由此P+型掩埋區(qū)PBL被形成在p_型外延區(qū)EP的表面上。這意味著P+型掩埋區(qū)PBL形成在半導(dǎo)體襯底SUB中的p_型外延區(qū)EP上以及半導(dǎo)體襯底SUB的主表面?zhèn)?附圖中的上側(cè))上。該P+型掩埋區(qū)PBL形成為具有高于P—型外延區(qū)EP的p型雜質(zhì)濃度的p型雜質(zhì)濃度。更具體地，作為一個示例，其形成為具有5 X IO17原子CnT3或更高的p型雜質(zhì)濃度的區(qū)域。
[0080]雖然優(yōu)選在p_型外延區(qū)EP的大部分表面上形成P+型掩埋區(qū)PBL，但是P+型掩埋區(qū)PBL不必形成在p_型外延區(qū)EP的整個表面上。但是，優(yōu)選形成該區(qū)域以包括位于將在下文說明的隔離溝槽TRS的形成區(qū)域正下方的區(qū)域。
[0081]如圖5中所示，n_型外延區(qū)EN形成在p—型外延區(qū)EP和P+型掩埋區(qū)PBL上。這意味著n_型外延區(qū)EN形成在半導(dǎo)體襯底SUB中的p_型外延區(qū)EP和p+型掩埋區(qū)PBL上以及半導(dǎo)體襯底SUB的主表面?zhèn)壬?。這里，n_型外延區(qū)EN形成為例如具有約5X IO15原子cm_3(I X IO15原子cm_3或更高但不高于5 X IO15原子cm_3)的n型雜質(zhì)濃度。
[0082]隨后，通過通常的光刻技術(shù)，光刻抗蝕劑圖案PHR形成在n_型外延區(qū)EN的表面上。利用該光刻抗蝕劑圖案PHR作為掩膜，通過離子注入將n型離子注入進n_型外延區(qū)EN的表面中。此時，通過該光刻抗蝕劑圖案PHR，n型離子被選擇性注入進n_型外延區(qū)EN的表面中。隨后例如通過灰化移除光刻抗蝕劑圖案PHR。
[0083]如圖6中所示，通過上述n型離子的注入處理，n型偏移區(qū)NO形成在半導(dǎo)體襯底SUB中的n_型外延區(qū)EN中以及半導(dǎo)體襯底SUB的主表面?zhèn)壬稀?br> [0084]如圖7中所示，在氧化硅膜OX和氮化硅膜NF以此順序堆疊在半導(dǎo)體襯底SUB的表面上(n_型外延區(qū)EN)之后，執(zhí)行通常的光刻和蝕刻來移除氮化硅膜NF的一部分。在已經(jīng)移除氮化硅膜NF的區(qū)域中，其正下方的氧化硅膜OX也被略微蝕刻并變得比其他區(qū)域中的更薄。
[0085]如圖8中所示，對圖7中暴露的氧化硅膜OX被氧化以變厚，且由此形成掩埋絕緣膜BI。這里，優(yōu)選例如通過使用濕法氧化來促進氧化過程。在氧化處理之后，移除圖7中的光刻抗蝕劑圖案PHR，且移除剩余尚未被氧化的氧化硅膜OX和氮化硅膜NF。
[0086]如圖9中所示，氮化硅膜NF和氧化硅膜OX以此順序堆疊，以便覆蓋半導(dǎo)體襯底SUB的表面(n_型外延區(qū)EN和掩埋絕緣膜BI的表面)，以便形成隔離溝槽TRS。
[0087]隨后，通過使用通常的光刻和蝕刻，移除氮化硅膜NF、氧化硅膜OX以及位于它們正下方的掩埋絕緣膜BI，從而在與掩埋氧化膜BI的一部分重疊的區(qū)域中形成溝槽。因此，形成了由氮化硅膜NF、氧化硅膜OX以及掩埋絕緣膜BI組成的掩膜圖案。
[0088]如圖10中所示，通過使用由氮化硅膜NF、氧化硅膜OX以及掩埋絕緣膜BI組成的掩膜圖案，蝕刻半導(dǎo)體襯底SUB中的n_型外延區(qū)EN等，從而形成隔離溝槽TRS，隔離溝槽TRS具有圍繞包括n型偏移區(qū)NO并將最終成為元件區(qū)的區(qū)域的外圍的形式，并且沿該區(qū)域的側(cè)壁從半導(dǎo)體襯底SUB的主表面延伸至P+型掩埋區(qū)PBL。
[0089]如圖10中所示，隔離溝槽TRS可以從半導(dǎo)體襯底SUB的主表面延伸貫穿P+型掩埋區(qū)PBL，并到達p_外延區(qū)EP的內(nèi)部，但是如圖11中所示，隔離溝槽TRS可至少到達P+型掩埋區(qū)PBL。
[0090]如圖12和圖13中所示，通過使用離子注入將溝槽側(cè)壁n型區(qū)NR形成在隔離溝槽TRS的側(cè)壁上。這里，隔離溝槽TRS形成為到達p_型外延區(qū)EP，且溝槽側(cè)壁n型區(qū)NR形成為到達P+型掩埋區(qū)PBL。實際上，溝槽側(cè)壁n型區(qū)NR可形成在隔離溝槽TRS的側(cè)壁的至少一部分上，特別地，形成在元件區(qū)一側(cè)上(圖12中的左側(cè)上:將要形成LDMOS的一側(cè)上)的側(cè)壁的至少一部分上，以便到達P+型掩埋區(qū)PBL。
[0091]特別地，如圖13中所示，在形成溝槽側(cè)壁n型區(qū)NR的步驟中，在相對于主表面的傾斜方向上將n型離子注入進半導(dǎo)體襯底SUB的主表面中。更具體地,優(yōu)選從相對于主表面約7°的方向上將n型離子(磷離子)注入進半導(dǎo)體襯底SUB的主表面中。換言之，在形成溝槽側(cè)壁n型區(qū)NR的步驟中，從相對于隔離溝槽TRS的側(cè)壁的傾斜方向上注入n型離子(第二導(dǎo)電類型雜質(zhì))。
[0092]溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度高于n_型外延區(qū)EN中的n型雜質(zhì)濃度并低于P+型掩埋區(qū)PBL中的p型雜質(zhì)濃度(在具有最小雜質(zhì)濃度的位置處)。如上所述，雖然溝槽側(cè)壁n型區(qū)NR的范圍被定義為具有高于n_型外延區(qū)EN的濃度的區(qū)域，n_型外延區(qū)EN是具有飽和雜質(zhì)濃度的區(qū)域，但是優(yōu)選認(rèn)為溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度是具有最高n型雜質(zhì)濃度的區(qū)域中的n型雜質(zhì)濃度，其出現(xiàn)在圖3B中的約4.5 y m的X坐標(biāo)處。
[0093]例如，當(dāng)n_型外延區(qū)EN的n型雜質(zhì)濃度約為5 X IO15原子cm_3且p+型掩埋區(qū)PBL的P型雜質(zhì)濃度約為5 X IO17原子cm_3時，溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)濃度優(yōu)選為I X IO16原子cm_3或更高但不高于I X IO17原子cm_3。因此優(yōu)選將磷的劑量調(diào)節(jié)為3X IO13原子/cm2或更大但不大于9X IO13原子/cm2。但是，如將在下文所述的，磷的實際劑量被調(diào)整為3 X IO13原子/cm2或更大但不大于7 X IO13原子/cm2。
[0094]當(dāng)從如圖13中所示的傾斜方向(從相對于主表面約7°的方向)對在主表面方向上具有約I U m寬度的隔離溝槽的側(cè)壁執(zhí)行離子注入時，將n型離子從半導(dǎo)體襯底SUB的主表面注入進在附圖中的垂直方向上約10 深的區(qū)域中，從而無論該區(qū)域的深度如何，都給出幾乎均勻的濃度分布。圖3A的垂直方向上的n_型外延區(qū)EN的厚度約為5iim。因此，無論在本附圖的垂直方向上的位置如何，溝槽側(cè)壁n型區(qū)NR均表現(xiàn)出幾乎恒定的雜質(zhì)濃度分布。雖然作為一個示例，圖3B的曲線圖示出在略低于如圖3A中所示的附圖的垂直方向上的中心的位置處的溝槽側(cè)壁n型區(qū)NR的濃度分布，但是位于穿過溝槽側(cè)壁n型區(qū)NR中的另一區(qū)域的水平延伸的直線上的位置處,例如位于附圖中的垂直方向上的中心上方的位置處的雜質(zhì)濃度分布幾乎與圖3B中在相同的X坐標(biāo)處的相同。
[0095]而且，在圖13中所示的處理中，總是在相同的方向(向圖13中的左側(cè))上執(zhí)行對隔離溝槽TRS的側(cè)壁的例如磷的注入。在這種情況下，執(zhí)行離子注入以至少在將要在圖13的左側(cè)上形成LDMOS的一側(cè)上的側(cè)壁上形成溝槽側(cè)壁n型區(qū)NR。
[0096]當(dāng)目的是對隔離溝槽TRS的側(cè)壁的整個表面(例如包括圖13的右側(cè))進行離子注入時，優(yōu)選，在以在隔離溝槽TRS延伸的方向(附圖中的垂直方向)上延伸的中心軸作為中心轉(zhuǎn)動半導(dǎo)體襯底SUB的同時，執(zhí)行離子注入。以這種方式，離子能夠被注入進隔離溝槽TRS的側(cè)壁的整個表面中。
[0097]如圖14中所示，在移除圖9的步驟中形成的氮化硅膜NF和氧化硅膜OX之后，形成氧化硅膜以覆蓋半導(dǎo)體襯底SUB的主表面。因此，隔離溝槽TRS以由該氧化硅膜制成的填充絕緣層BIS填充。通過該處理，形成于隔離溝槽TRS正上方的掩埋絕緣膜BI的溝槽也
由氧化硅膜填充。
[0098]如圖15中所示，例如通過類似于圖5的步驟中采用的處理，使用通常的光刻和離子注入，在半導(dǎo)體襯底SUB中的期望位置處以及半導(dǎo)體襯底SUB的主表面?zhèn)壬闲纬蒼阱區(qū)NWR0
[0099]如圖16中所示，例如通過類似于圖5的步驟中采用的處理，使用光刻和離子注入，在半導(dǎo)體襯底SUB中的期望位置處以及半導(dǎo)體襯底SUB的主表面?zhèn)壬闲纬蓀型體區(qū)BO。p型體區(qū)BO相鄰于n型偏移區(qū)NO并與其構(gòu)成pn結(jié)。
[0100]P型體區(qū)BO的P型雜質(zhì)濃度通常高于溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)濃度。由于P型體區(qū)BO的形成，特別是接近半導(dǎo)體襯底SUB的主表面的溝槽側(cè)壁n型區(qū)NR的一部分有時由P型體區(qū)BO取代。這意味著，溝槽側(cè)壁n型區(qū)NR不必如上所述形成在隔離溝槽TRS的側(cè)壁的整個表面上，而是其可形成在側(cè)壁的至少一部分上(以至少到達P+型掩埋區(qū)PBL)。
[0101]如圖17中所示，通過使用通常的光刻和離子注入的類似處理，形成n+型漏區(qū)DRA、n+型源區(qū)SO以及P+型雜質(zhì)區(qū)IR。n+型漏區(qū)DRA具有高于n阱區(qū)NWR的n型雜質(zhì)濃度，而n+型源區(qū)SO和P+型雜質(zhì)區(qū)IR具有高于p型體區(qū)BO的n型(p型)雜質(zhì)濃度。
[0102]如圖18中所示,對半導(dǎo)體襯底SUB的主表面進行熱氧化且隨后例如通過使用CVD(化學(xué)氣相沉積)形成多晶硅膜，以便覆蓋半導(dǎo)體襯底SUB的熱氧化的主表面。隨后，通過使用離子注入將諸如磷離子的n型離子注入進多晶硅膜中。隨后，通過通常的光刻和蝕刻，形成柵電極層GE，使得多晶硅膜的一部分?jǐn)R置在掩埋絕緣膜BI的一部分上，且同時，柵絕緣膜GI作為熱氧化膜而存在于P+型雜質(zhì)區(qū)IR和n+型源區(qū)SO上。[0103]如圖19中所示，例如通過CVD (化學(xué)氣相沉積)形成氧化硅膜作為層間絕緣膜II，以便覆蓋半導(dǎo)體襯底SUB的主表面。隨后，通過通常的光刻和蝕刻移除位于n+漏區(qū)DRA正上方和rT型源區(qū)SO與P+型雜質(zhì)區(qū)IR之間的pn結(jié)正上方的層間絕緣膜II，以形成接觸CT。隨后，例如以鎢填充接觸CT。此外，通過濺射、通常的光刻以及蝕刻形成氮化鈦(TiN)和鋁銅(AlCu)圖案，且通過使用這些圖案來形成漏電極DE和源電極SE。
[0104]因此，形成了如圖1中所示的半導(dǎo)體器件(LDM0S)。應(yīng)當(dāng)注意，從圖1中省略了圖19中所示的層間絕緣膜II和接觸CT。
[0105]以下，參考比較例，將說明第一實施例的操作優(yōu)勢。如圖20中所示，比較例的半導(dǎo)體器件具有基本上類似于圖1中所示的第一實施例的構(gòu)造，但是P—型外延區(qū)EP和n_型外延區(qū)EN之間的半導(dǎo)體襯底SUB在其中具有n+型掩埋區(qū)NBL，該n+型掩埋區(qū)NBL具有n型雜質(zhì)。n+型掩埋區(qū)NBL中的n型雜質(zhì)濃度高于n_型外延區(qū)EN中的n型雜質(zhì)濃度。
[0106]當(dāng)LDMOS用作用于將電力供應(yīng)給電源電路的所謂的驅(qū)動電路時，LDMOS本身需要具有高擊穿電壓。但是n_型外延區(qū)EN和n+型掩埋區(qū)NBL之間沒有形成pn結(jié)，使得圖20的LDMOS不能容易地滿足高擊穿電壓的要求。
[0107]源電極(n+型源區(qū)S0)和漏電極(n+型漏區(qū)DRA)之間的距離的增加能夠被認(rèn)為是一種用于滿足圖20的LDMOS的高擊穿電壓需求的措施。在這種情況下，存在LDMOS的所謂的導(dǎo)通電阻增大的可能性。當(dāng)圖20的LDMOS用作所謂的低側(cè)驅(qū)動器時，其需要具有減小的導(dǎo)通電阻，以便降低功率損失。但是導(dǎo)通電阻的減小導(dǎo)致?lián)舸╇妷旱南陆?。?dǎo)通電阻和擊穿電壓是所謂的折衷關(guān)系。
[0108]如圖21中所示，在該電路圖中，作為高側(cè)元件的高側(cè)驅(qū)動器TRh的源區(qū)和作為低側(cè)元件的低側(cè)驅(qū)動器T&的漏區(qū)彼此耦合，且負(fù)載耦合至它們之間的接合點。電壓Vdd (例如45V)施加至高側(cè)驅(qū)動器TRh的漏區(qū)以及低側(cè)驅(qū)動器T&的源區(qū)，且將上述負(fù)載接地(換言之，已經(jīng)施加了 OV電壓)。
[0109]如圖22中所示，形成P+型掩埋區(qū)PBL (具有高于p—型外延區(qū)EP的雜質(zhì)濃度)以取代如第一實施例中的n+掩埋區(qū)NBL (圖1)。這使得能擴展n_型外延區(qū)EN和P+型掩埋區(qū)PBL之間的pn結(jié)處的耗盡層，且由此抑制n型偏移區(qū)NO和p型體區(qū)BO之間的pn結(jié)處的電場的急劇增大。電場的增大被緩和，致使擊穿電壓增大。因此，即使在LDMOS的尺寸減小的情況下也能增大擊穿電壓，且能夠同時實現(xiàn)導(dǎo)通電阻的減小和擊穿電壓的增大。
[0110]如圖23中所示，本附圖中所示的構(gòu)造基本上類似于圖2B的構(gòu)造且已經(jīng)應(yīng)用了圖22的構(gòu)造。但是其與圖2B的不同之處在于其不具有溝槽側(cè)壁n型區(qū)NR。
[0111]在圖23的半導(dǎo)體器件中，形成n_型外延區(qū)EN以使其n型雜質(zhì)濃度變得相對較低，更具體地，約為I X IO15原子cm_3或更高但不高于5 X IO15原子cm_3。特別地，當(dāng)n_型外延區(qū)EN在工藝過程中暴露時，可能會出現(xiàn)問題，即，會從暴露的n_型外延區(qū)EN侵入雜質(zhì)等。因此圖23的構(gòu)造可能變成污染的誘因，這將在下文更具體地說明。
[0112]如圖24中所示，例如，如在圖9的步驟中，在形成用于形成隔離溝槽TRS的掩膜圖案(由掩埋絕緣膜B1、氮化硅膜NF和氧化硅膜OX組成)中，n_型外延區(qū)EN的表面暴露在掩膜圖案的端部處溝槽的形成區(qū)域(其最終將成為隔離溝槽TRS)中。
[0113]假設(shè)異物FRN附著至n_型外延區(qū)EN的暴露表面。該異物FRN例如是潔凈室內(nèi)的空氣中含有的諸如硼的P型雜質(zhì)。[0114]如圖25中所示，如果在沒有移除上述異物FRN的情況下形成如圖12中的步驟所示的隔離溝槽TRS，則異物FRN (p型雜質(zhì))會被驅(qū)使進入隔離溝槽TRS的側(cè)壁中，且p型雜質(zhì)區(qū)PR會不可避免地形成在側(cè)壁上及其附近。
[0115]如圖26中所示，如果在圖25的狀態(tài)下執(zhí)行后續(xù)步驟且如圖16中的步驟形成p型體區(qū)B0，則存在該p型體區(qū)B0、p型雜質(zhì)區(qū)PR以及P+型掩埋區(qū)PBL互相電耦合以造成短路的可能性。
[0116]如第一實施例中那樣，通過在可能在其上具有p型雜質(zhì)區(qū)PR的隔離溝槽TRS的側(cè)壁上形成具有高于n_型外延區(qū)EN的n型雜質(zhì)濃度的溝槽側(cè)壁n型區(qū)NR，就能減少該問題的出現(xiàn)，即，在溝槽側(cè)壁n型區(qū)NR的位置處形成p型雜質(zhì)區(qū)PR與沒有形成溝槽側(cè)壁n型區(qū)NR的情況進行對比。因此，能夠抑制p型體區(qū)BO和P+型掩埋區(qū)PBL之間的短路。
[0117]因為隔離溝槽TRS從主表面延伸到達P+型掩埋區(qū)PBL，因此溝槽側(cè)壁n型區(qū)NR能夠沿側(cè)壁延伸到達P+型掩埋區(qū)PBL。因此能夠更穩(wěn)定地抑制p型體區(qū)BO和P+型掩埋區(qū)PBL之間的短路。
[0118]簡言之，根據(jù)第一實施例的LDMOS能夠同時實現(xiàn)導(dǎo)通電阻的減小和擊穿電壓的增大，且同時能抑制P型體區(qū)BO和P+型掩埋區(qū)PBL之間的短路。
[0119]如果溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)濃度超過P+型掩埋區(qū)PBL的p型雜質(zhì)濃度，則存在P+型掩埋區(qū)PBL消失的可能性，這是因為P+型掩埋區(qū)PBL的p型雜質(zhì)被溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)中和。能夠通過使溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)濃度低于P+型掩埋區(qū)PBL的p型雜質(zhì)濃度來抑制這種問題。
[0120]例如，如圖10中所示，當(dāng)隔離溝槽TRS到達P+型掩埋區(qū)PBL并貫穿p+型掩埋區(qū)PBL時，隔離溝槽TRS內(nèi)部的半導(dǎo)體元件以及隔離溝槽TRS外部的半導(dǎo)體元件能夠被更穩(wěn)定地電隔離。這使得能進一步增大整個半導(dǎo)體器件的擊穿電壓。
[0121]當(dāng)P+型掩埋區(qū)PBL和隔離溝槽TRS彼此耦合時，LDMOS能夠最大化其RESURF效應(yīng)。
[0122]此外，如圖13中所示，以相對于側(cè)壁的傾斜方向注入n型離子(磷)，使得能夠在保持預(yù)定濃度的同時執(zhí)行離子注入，而不管側(cè)壁的深度如何，這就能精確地控制劑量。
[0123](第二實施例)
[0124]如圖27中所示，在本平面圖中，諸如LDMOS的半導(dǎo)體器件已經(jīng)形成在由隔離溝槽TRS圍繞的區(qū)域中。在圖27中，溝槽側(cè)壁n型區(qū)NR已經(jīng)形成在其上放置LDMOS (隔離溝槽TRS內(nèi)部)的隔離溝槽TRS的側(cè)壁上以及與LDMOS相對的一側(cè)(隔離溝槽TRS外部)上的隔離溝槽的側(cè)壁上。
[0125]另一方面，如圖28中所示，溝槽側(cè)壁n型區(qū)NR可至少僅形成在隔離溝槽TRS的LDMOS 一側(cè)上，且與LDMOS相對的一側(cè)(隔離溝槽TRS外部)上的側(cè)壁不必具有溝槽側(cè)壁n型區(qū)NR。
[0126]如上所述，形成溝槽側(cè)壁n型區(qū)NR，目的是抑制諸如在構(gòu)成LDMOS的p型體區(qū)BO和P+型掩埋區(qū)PBL之間形成p型雜質(zhì)區(qū)PR (參考圖25)的問題。因此，溝槽側(cè)壁n型區(qū)NR可僅形成在形成了 P型體區(qū)BO的一側(cè)上，即LDMOS —側(cè)上。
[0127]如圖27中所示，當(dāng)溝槽側(cè)壁n型區(qū)NR形成在隔離溝槽TRS的LDMOS —側(cè)上以及與LDMOS相對的一側(cè)上時，優(yōu)選在如上所述轉(zhuǎn)動半導(dǎo)體襯底SUB的同時執(zhí)行離子注入處理。另一方面，如圖28中所示，在溝槽側(cè)壁n型區(qū)NR已經(jīng)僅形成在隔離溝槽TRS的LDMOS —側(cè)上的模式下，能夠通過形成不允許離子注入進與LDMOS相對的一側(cè)上的側(cè)壁的掩膜圖案來形成該區(qū)域。
[0128]通過對各個矩形平面執(zhí)行離子注入，即重復(fù)四次類似的處理來形成如圖27和28中所示的具有矩形平面形狀的溝槽側(cè)壁n型區(qū)NR。
[0129](第三實施例)
[0130]首先，將參考圖29說明根據(jù)本實施例的半導(dǎo)體器件的構(gòu)造。
[0131]如圖29中所示，根據(jù)本實施例的半導(dǎo)體器件具有基本上類似于圖1中所示的第一實施例的半導(dǎo)體器件的構(gòu)造。但是在圖29中，P+型掩埋區(qū)PBL已經(jīng)由n+型掩埋區(qū)NBL取代，且n_型外延區(qū)EN已經(jīng)由p_型外延區(qū)EP取代。此外，隔離溝槽TRS在其側(cè)壁上不具有溝槽側(cè)壁n型區(qū)NR。圖29和圖1彼此不同之處在于上述要點，但是圖29和圖1中所示構(gòu)造在其他要點方面都相同。
[0132]在圖29中所示的LDMOS中，n+型掩埋區(qū)NBL和p_型外延區(qū)EP構(gòu)成pn結(jié)。因為耗盡層在該pn結(jié)處延伸，因此能夠抑制n型偏移區(qū)NO和p型體區(qū)BO之間的pn結(jié)處的電場的急劇增大。因此LDMOS能夠具有高擊穿電壓。
[0133]在圖29的LDMOS中，通過具有相對較高的n型雜質(zhì)濃度的n+型掩埋區(qū)NBL的存在來抑制問題，即，P型體區(qū)BO和n+型掩埋區(qū)NBL之間的短路。此外，p型體區(qū)BO和n+型掩埋區(qū)NBL之間本來就具有p型外延區(qū)EP。因此，在圖29的LDMOS中，降低了被異物，即來自隔離溝槽TRS的p型雜質(zhì)，污染的可能性。
[0134]圖20的LDMOS不僅能夠被用作所謂低側(cè)驅(qū)動器，也能夠被用作高側(cè)驅(qū)動器。例如，能形成一種半導(dǎo)體器件，其在一個半導(dǎo)體襯底SUB上具有圖1的LDMOS和圖20的LDM0S，圖1的LDMOS具有P+型掩埋區(qū)PBL和n_型外延區(qū)EN并用作低側(cè)驅(qū)動器，圖20的LDMOS具有n+型掩埋區(qū)NBL和n_型外延區(qū)EN并用作高側(cè)驅(qū)動器。以下將參考圖30說明在具有圖1的低側(cè)驅(qū)動器和圖20的高側(cè)驅(qū)動器的半導(dǎo)體器件中、在這些驅(qū)動器之間的泄漏特性。
[0135]如圖30中所示，沿本曲線圖的橫坐標(biāo)繪制當(dāng)圖20的LDMOS用作高側(cè)驅(qū)動器時將要施加在源和漏之間的電壓VC的相對值，而沿縱坐標(biāo)繪制穿過圖20的高側(cè)驅(qū)動器和圖1的低側(cè)驅(qū)動器之間的泄漏電流IC的相對值。此外，在本曲線圖中示出當(dāng)LDMOS用作高側(cè)驅(qū)動器時對于LDMOS所需的VC的標(biāo)準(zhǔn)值，即在不產(chǎn)生問題的情況下使用LDMOS所需的電壓值。本曲線圖中的n型雜質(zhì)(磷)的劑量是圖1的LDMOS的溝槽側(cè)壁n型區(qū)NR的形成所需的劑量，圖1的LDMOS作為低側(cè)驅(qū)動器，與作為高側(cè)驅(qū)動器的圖20的LDMOS (具有n+型掩埋區(qū)NBL) —起并入半導(dǎo)體襯底SUB中。
[0136]從圖30中已經(jīng)揭示，當(dāng)將要與圖20的LDMOS—起并入同一半導(dǎo)體襯底SUB中的、圖1的LDMOS的溝槽側(cè)壁n型區(qū)NR的形成所需的劑量變成9 X IO13原子/cm2時，通過高側(cè)驅(qū)動器和低側(cè)驅(qū)動器之間的溝槽側(cè)壁n型區(qū)NR泄漏的電流增加。因此，在9X IO13原子/cm2的劑量(基于圖3B，此時磷的最大雜質(zhì)濃度約為4X1016原子cm_3)下，甚至在小于電壓VC的標(biāo)準(zhǔn)值的電壓被施加在源和漏之間，高側(cè)驅(qū)動器和低側(cè)驅(qū)動器之間的泄漏電流值也增大。
[0137]因此從抑制這種電流泄漏的觀點考慮，優(yōu)選將該劑量調(diào)整為小于9X IO13原子/cm2。因此，用于溝槽側(cè)壁n型區(qū)NR的形成的磷的劑量優(yōu)選被調(diào)整為3 X IO13原子/cm2或更大但不大于7 X IO13原子/cm2。
[0138]最后，將參考圖31提取并說明第一實施例的要點。如圖31中所示，根據(jù)第一實施例的半導(dǎo)體器件，諸如LDM0S，具有形成在具有主表面的半導(dǎo)體襯底SUB中的p_型外延區(qū)EP以及形成在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)壬系膒_型外延區(qū)EP上的n_型外延區(qū)EN。此外，半導(dǎo)體器件具有形成在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)壬系膎_型外延區(qū)EN上的n型偏移區(qū)NO，以及p型體區(qū)B0，該p型體區(qū)BO形成在半導(dǎo)體襯底SUB中以相鄰于n型偏移區(qū)NO從而與其在半導(dǎo)體襯底SUB的主表面?zhèn)壬系膎_型外延區(qū)EN上構(gòu)成pn結(jié)。半導(dǎo)體器件具有:P型雜質(zhì)濃度的P+型掩埋區(qū)PBL，其形成在p_型外延區(qū)EP和n_型外延區(qū)EN之間的半導(dǎo)體襯底SUB中，并具有高于p_型外延區(qū)EP的雜質(zhì)濃度；以及隔離溝槽TRS，其從半導(dǎo)體襯底SUB的主表面延伸以圍繞包括了 n型偏移區(qū)NO的LDMOS的外圍并到達P+型掩埋區(qū)PBL。半導(dǎo)體器件具有形成在LDMOS形成側(cè)(例如，圖31的下側(cè))上的隔離溝槽TRS的側(cè)壁的至少一部分上的溝槽側(cè)壁n型區(qū)NR。溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度高于n_型外延區(qū)EN中的n型雜質(zhì)濃度。溝槽側(cè)壁n型區(qū)NR沿隔離溝槽TRS的側(cè)壁延伸到達P+型掩埋區(qū)PBL。
[0139]已經(jīng)基于一些實施例具體說明了本發(fā)明人提出的本發(fā)明。本發(fā)明不限于這些實施例或由這些實施例限定，且毋容質(zhì)疑的是，在不脫離本發(fā)明主旨的情況下能夠以各種方式對本發(fā)明進行改進。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 半導(dǎo)體襯底，所述半導(dǎo)體襯底具有主表面； 第一導(dǎo)電類型第一區(qū)，所述第一導(dǎo)電類型第一區(qū)形成在所述半導(dǎo)體襯底中； 第二導(dǎo)電類型第二區(qū)，所述第二導(dǎo)電類型第二區(qū)形成在所述半導(dǎo)體襯底中并在所述主表面?zhèn)壬系乃龅谝粎^(qū)上方； 第二導(dǎo)電類型第三區(qū)，所述第二導(dǎo)電類型第三區(qū)形成在所述半導(dǎo)體襯底中并在所述主表面?zhèn)壬系乃龅诙^(qū)上方； 第一導(dǎo)電類型第四區(qū)，所述第一導(dǎo)電類型第四區(qū)形成在所述半導(dǎo)體襯底中以與所述第三區(qū)相鄰并與其在所述主表面?zhèn)壬系乃龅诙^(qū)上方構(gòu)成Pn結(jié)； 第一導(dǎo)電類型掩埋區(qū)，所述第一導(dǎo)電類型掩埋區(qū)形成在所述第一區(qū)和所述第二區(qū)之間的所述半導(dǎo)體襯底中，并具有高于所述第一區(qū)的第一導(dǎo)電類型雜質(zhì)濃度； 隔離溝槽，所述隔離溝槽延伸以圍繞包括了所述第三區(qū)的元件區(qū)的外圍并從所述主表面到達所述掩埋區(qū)；以及 第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)，所述第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)形成在所述元件區(qū)側(cè)上的所述隔離溝槽的側(cè)壁的至少一部分上方， 其中，所述溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度高于所述第二區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度，并且 其中，所述溝槽側(cè)壁高濃度區(qū)沿所述側(cè)壁延伸到達所述掩埋區(qū)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，` 其中，所述第一導(dǎo)電類型是P型且所述第二導(dǎo)電類型是n型。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度低于所述掩埋區(qū)中的第一導(dǎo)電類型雜質(zhì)濃度。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述隔離溝槽從所述主表面延伸以至少貫穿所述掩埋區(qū)。
5.一種制造半導(dǎo)體器件的方法，包括以下步驟: 提供具有主表面的半導(dǎo)體襯底和第一導(dǎo)電類型第一區(qū)； 在所述半導(dǎo)體襯底中以及所述主表面?zhèn)壬系乃龅谝粎^(qū)上方形成第一導(dǎo)電類型掩埋區(qū)，所述第一導(dǎo)電類型掩埋區(qū)具有高于所述第一區(qū)的第一導(dǎo)電類型雜質(zhì)濃度； 在所述半導(dǎo)體襯底中以及所述主表面?zhèn)壬系乃龅谝粎^(qū)和所述掩埋區(qū)上方形成第二導(dǎo)電類型第二區(qū)； 在所述半導(dǎo)體襯底中以及所述主表面?zhèn)壬系乃龅诙^(qū)上方形成第二導(dǎo)電類型第三區(qū)； 形成隔離溝槽，使得所述隔離溝槽延伸以圍繞包括所述第三區(qū)的元件區(qū)的外圍并從所述主表面到達所述掩埋區(qū)； 在所述元件區(qū)側(cè)上的所述隔離溝槽的側(cè)壁的至少一部分上方形成第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)；以及 在所述半導(dǎo)體襯底中形成第一導(dǎo)電類型第四區(qū)以與所述第三區(qū)相鄰并與其在所述主表面?zhèn)壬系乃龅诙^(qū)上方構(gòu)成pn結(jié)，其中，所述溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度高于所述第二區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度，并且 其中，所述溝槽側(cè)壁高濃度區(qū)沿所述側(cè)壁延伸到達所述掩埋區(qū)。
6.根據(jù)權(quán)利要求5所述的制造半導(dǎo)體器件的方法， 其中，在形成所述溝槽側(cè)壁高濃度區(qū)的步驟中，所述第二導(dǎo)電類型雜質(zhì)是從相對于所述側(cè)壁的傾斜方向離子注入的。
【文檔編號】H01L29/06GK103681862SQ201310409729
【公開日】2014年3月26日 申請日期:2013年9月10日 優(yōu)先權(quán)日:2012年9月10日
【發(fā)明者】張明, 吉久康樹 申請人:瑞薩電子株式會社
【專利摘要】提供一種實現(xiàn)導(dǎo)通電阻減小和擊穿電壓增大并抑制短路的半導(dǎo)體器件及其制造方法。半導(dǎo)體器件在其具有主表面的半導(dǎo)體襯底中具有p-型外延區(qū)、n-型外延區(qū)、n型偏移區(qū)以及與其構(gòu)成pn結(jié)的p型體區(qū)；且還具有在p-型和n-型外延區(qū)之間的p+型掩埋區(qū)、從主表面延伸至p+型掩埋區(qū)的隔離溝槽，以及形成在隔離溝槽的側(cè)壁的至少一部分上的溝槽側(cè)壁n型區(qū)。溝槽側(cè)壁n型區(qū)中的n型雜質(zhì)濃度高于n-型外延區(qū)。溝槽側(cè)壁n型區(qū)沿側(cè)壁延伸以到達p+型掩埋區(qū)。
【專利說明】半導(dǎo)體器件及其制造方法
[0001]相關(guān)申請交叉引用
[0002]于2012年9月10日提交的日本專利申請N0.2012-198183的公開內(nèi)容，包括說明書、附圖和摘要，通過引用整體并入本文。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，具體地，涉及一種具有橫向元件的半導(dǎo)體器件。
【背景技術(shù)】
[0004]對于用作開關(guān)驅(qū)動器的半導(dǎo)體元件來說，已經(jīng)廣泛采用橫向高擊穿電壓MOS(金屬氧化物半導(dǎo)體)晶體管。例如，日本專利特開N0.2011-66067 (專利文獻I)中公開了一種橫向高擊穿電壓MOS晶體管。在專利文獻I中公開的橫向高擊穿電壓MOS晶體管中，形成在元件隔離溝槽中的凹陷有助于增大擊穿電壓。
[0005]此外，日本專利特開N0.2007-258501 (專利文獻2)中公開的并具有高擊穿電壓P型MOS晶體管的半導(dǎo)體器件形成在所謂的SOI (絕緣體上硅)襯底上，且其具有用于p型MOS晶體管周圍的元件隔離的電介質(zhì)隔離溝槽。
[0006]而且，日本專利公布特平開N0.8(1996)-64686 (專利文獻3)中公開了一種形成在SOI襯底上并具有用于元件隔離的電介質(zhì)隔離溝槽的橫向高擊穿電壓MOS晶體管。
[0007]上述專利文獻中公開的半導(dǎo)體器件具有沿其半導(dǎo)體襯底主表面的所謂的掩埋層，在該掩埋層中雜質(zhì)區(qū)已經(jīng)掩埋在半導(dǎo)體襯底中。
[0008][專利文獻I]日本專利特開N0.2011-66067
[0009][專利文獻2]日本專利特開N0.2007-258501
[0010][專利文獻3]日本專利公布特開平N0.8(1996)-64686
【發(fā)明內(nèi)容】
[0011]在上述高擊穿電壓MOS晶體管中，有時形成具有相對較低雜質(zhì)濃度的外延層等，以便抑制電場強度的增大且由此增大了擊穿電壓。具體來說，例如，在專利文獻I的橫向高擊穿電壓MOS晶體管中，具有相對較低n型雜質(zhì)濃度的擴散區(qū)，該區(qū)域通常被稱為“n型偏移區(qū)”，被形成在P型外延層中。隨后，Pn結(jié)形成在p型外延層和n型擴散區(qū)之間，且該pn結(jié)形成耗盡層。該耗盡層可能由于低n型雜質(zhì)濃度而延伸，這使得擊穿電壓增大。形成用于實現(xiàn)高擊穿電壓MOS晶體管的具有低濃度的上述雜質(zhì)區(qū)被稱為“RESURF”(降低的表面場)區(qū)”。
[0012]然而，例如，當(dāng)形成元件隔離溝槽以貫穿RESURF區(qū)時，存在雜質(zhì)從溝槽進入RESURF區(qū)以反轉(zhuǎn)RESURF區(qū)中的雜質(zhì)的導(dǎo)電類型的可能性。如果這樣，則存在出現(xiàn)問題的可能性，即，諸如源區(qū)或漏區(qū)的高擊穿電壓MOS晶體管的雜質(zhì)區(qū)與上述掩埋層之間會發(fā)生短路。[0013]但是上述專利文獻不包括有關(guān)上述問題的公開或建議或解決上述問題的手段。
[0014]根據(jù)本文的說明書和附圖，將使其他問題和新穎的特征變得顯而易見。
[0015]根據(jù)本發(fā)明一種模式的半導(dǎo)體器件具有半導(dǎo)體襯底、第一導(dǎo)電類型第一區(qū)、第二導(dǎo)電類型第二區(qū)、第二導(dǎo)電類型第三區(qū)、第一導(dǎo)電類型第四區(qū)、第一導(dǎo)電類型掩埋區(qū)、隔離溝槽以及第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)。第一區(qū)形成在半導(dǎo)體襯底中。第二區(qū)形成在半導(dǎo)體襯底中且在主表面?zhèn)壬系牡谝粎^(qū)上。第三區(qū)形成在半導(dǎo)體襯底中并在主表面?zhèn)壬系牡诙^(qū)上。第四區(qū)形成在半導(dǎo)體襯底中以與第三區(qū)相鄰并在主表面?zhèn)壬系牡诙^(qū)上與其構(gòu)成pn結(jié)。掩埋區(qū)形成在半導(dǎo)體襯底中的第一區(qū)和第二區(qū)之間并具有高于第一區(qū)的第一導(dǎo)電類型雜質(zhì)濃度。隔離溝槽從主表面延伸至掩埋區(qū)以圍繞包括第三區(qū)的元件區(qū)的外圍。溝槽側(cè)壁高濃度區(qū)形成在元件區(qū)一側(cè)上的隔離溝槽的側(cè)壁的至少一部分上。溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度高于第二區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度，且溝槽側(cè)壁高濃度區(qū)沿側(cè)壁延伸以到達掩埋區(qū)。
[0016]在根據(jù)本發(fā)明的另一模式的制造半導(dǎo)體器件的方法中，首先提供具有主表面的半導(dǎo)體襯底以及第一導(dǎo)電類型第一區(qū)。在半導(dǎo)體襯底中以及主表面?zhèn)壬系牡谝粎^(qū)上，形成具有高于第一區(qū)的第一導(dǎo)電類型雜質(zhì)濃度的第一導(dǎo)電類型掩埋區(qū)。在半導(dǎo)體襯底中以及主表面?zhèn)壬系牡谝粎^(qū)和掩埋區(qū)上，形成第二導(dǎo)電類型第二區(qū)。在半導(dǎo)體襯底中以及主表面?zhèn)壬系牡诙^(qū)上，形成第二導(dǎo)電類型第三區(qū)。形成隔離溝槽，該隔離溝槽延伸以圍繞包括第三區(qū)的元件區(qū)的外圍并從主表面到達掩埋區(qū)。第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)形成在元件區(qū)一側(cè)上的隔離溝槽的側(cè)壁的至少一部分上。第一導(dǎo)電類型第四區(qū)形成在半導(dǎo)體襯底中以相鄰于第三區(qū)并在主表面一側(cè)上的第二區(qū)上與其構(gòu)成pn結(jié)。溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度高于第二區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度，且溝槽側(cè)壁高濃度區(qū)沿側(cè)壁延伸到達掩埋區(qū)。
[0017]根據(jù)一種模式，溝槽側(cè)壁高濃度區(qū)的存在抑制了第四區(qū)和掩埋區(qū)之間的短路。
[0018]根據(jù)另一模式，由此形成的溝槽側(cè)壁高濃度區(qū)抑制了第四區(qū)和掩埋區(qū)之間的短路。
【專利附圖】
【附圖說明】
[0019]圖1是示意性示出根據(jù)第一實施例的半導(dǎo)體器件的構(gòu)造的截面圖；
[0020]圖2A和2B分別是圖1中所示的半導(dǎo)體器件的平面圖和截面圖，前者在平面圖中示意性示出所布置的單元部分的構(gòu)造；
[0021]圖3A是更具體地示出第一實施例的半導(dǎo)體器件的隔離溝槽及其附近的構(gòu)造的截面圖，且圖3B示出沿圖3A的虛點線IIIB-1IIB截取的部分的雜質(zhì)濃度分布；
[0022]圖4是示出制造第一實施例的半導(dǎo)體器件的方法的第一步驟的截面示意圖；
[0023]圖5是示出制造第一實施例的半導(dǎo)體器件的方法的第二步驟的截面示意圖；
[0024]圖6是示出制造第一實施例的半導(dǎo)體器件的方法的第三步驟的截面示意圖；
[0025]圖7是示出制造第一實施例的半導(dǎo)體器件的方法的第四步驟的截面示意圖；
[0026]圖8是示出制造第一實施例的半導(dǎo)體器件的方法的第五步驟的截面示意圖；
[0027]圖9是示出制造第一實施例的半導(dǎo)體器件的方法的第六步驟的截面示意圖；
[0028]圖10是示出制造第一實施例的半導(dǎo)體器件的方法的第七步驟的截面示意圖；[0029]圖11是示出不同于圖10中所示的制造第一實施例的半導(dǎo)體器件的方法的第七步驟的變型例的截面示意圖；
[0030]圖12是示出制造第一實施例的半導(dǎo)體器件的方法的第八步驟的截面示意圖；
[0031]圖13是示出用于形成由圖12的虛線圍繞的區(qū)域XIII中的溝槽側(cè)壁n型區(qū)NR的離子注入的模式的截面示意圖；
[0032]圖14是示出制造第一實施例的半導(dǎo)體器件的方法的第九步驟的截面示意圖；
[0033]圖15是示出制造第一實施例的半導(dǎo)體器件的方法的第十步驟的截面示意圖；
[0034]圖16是示出制造第一實施例的半導(dǎo)體器件的方法的第十一步驟的截面示意圖；
[0035]圖17是示出制造第一實施例的半導(dǎo)體器件的方法的第十二步驟的截面示意圖；
[0036]圖18是示出制造第一實施例的半導(dǎo)體器件的方法的第十三步驟的截面示意圖；
[0037]圖19是示出制造第一實施例的半導(dǎo)體器件的方法的第十四步驟的截面示意圖；
[0038]圖20示出作為圖1的比較例的半導(dǎo)體器件的構(gòu)造，而從中省略了隔離溝槽TRS ；
[0039]圖21是用于說明高壓側(cè)元件和低壓側(cè)元件的電路圖；
[0040]圖22示出根據(jù)第一實施例的圖1的半導(dǎo)體器件的構(gòu)造，而省略了隔離溝槽TRSjB圖21中那樣；
[0041]圖23是示意性在平面圖中示出半導(dǎo)體器件的布置的單元部分的構(gòu)造的截面圖，作為圖2A和2B的比較例；
[0042]圖24是示出當(dāng)進行圖9的步驟時半導(dǎo)體襯底的表面的雜質(zhì)的附著模式的截面示意圖；
[0043]圖25是示出圖24之后的隔離溝槽TRS的形成模式的截面示意圖；
[0044]圖26是示出圖25之后的p型體區(qū)BO的形成模式的截面示意圖；
[0045]圖27是示出溝槽側(cè)壁n型區(qū)NR的形成模式的第一示例的示意性平面圖；
[0046]圖28是示出溝槽側(cè)壁n型區(qū)NR的形成模式的第二示例的示意性平面圖；
[0047]圖29是示意性示出根據(jù)第三實施例的半導(dǎo)體器件的構(gòu)造的截面圖；
[0048]圖30是示出圖29中所示的半導(dǎo)體器件的電流-電壓特性的曲線圖；以及
[0049]圖31是僅示出根據(jù)第一實施例的半導(dǎo)體器件的要點的截面示意圖。
【具體實施方式】
[0050]以下將參考【專利附圖】
【附圖說明】第一實施例。(第一實施例)首先，將參考圖1說明根據(jù)第一實施例的半導(dǎo)體器件的構(gòu)造。
[0051]如從圖1中所能看到的，根據(jù)第一實施例的半導(dǎo)體器件例如具有LDMOS(橫向絕緣柵型場效應(yīng)晶體管)。這種半導(dǎo)體器件主要由半導(dǎo)體襯底SUB、p—型外延區(qū)(第一區(qū))EP、p+掩埋區(qū)(掩埋區(qū))PBL、n_型外延區(qū)(第二區(qū))EN、n型偏移區(qū)(第三區(qū))NO、p型體區(qū)(第四區(qū))B0、n阱區(qū)NWR、隔離溝槽TRS、溝槽側(cè)壁n型區(qū)(溝槽側(cè)壁高濃度區(qū))NR、n+漏區(qū)DRA、漏電極DE、n+源區(qū)S0、p+雜質(zhì)區(qū)IR、源電極SE、柵絕緣膜G1、柵電極層GE以及掩埋絕緣膜BI組成。
[0052]半導(dǎo)體襯底SUB例如由硅制成。這種半導(dǎo)體襯底SUB具有主表面(附圖中半導(dǎo)體襯底SUB的最上表面)。半導(dǎo)體襯底SUB在其中具有p_型外延區(qū)EP，其具有作為第一導(dǎo)電類型雜質(zhì)的P型雜質(zhì)。
[0053]在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)?附圖中的上側(cè))上的p.型外延區(qū)EP上，已經(jīng)形成了具有作為第二導(dǎo)電類型雜質(zhì)的n型雜質(zhì)的n_型外延區(qū)EN。在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)壬系膎_型外延區(qū)EN上，已經(jīng)形成了具有n型雜質(zhì)的n型偏移區(qū)NO。
[0054]n阱區(qū)NWR已經(jīng)形成在半導(dǎo)體襯底SUB的主表面上以與n型偏移區(qū)NO接觸，且其具有高于n型偏移區(qū)NO的n型雜質(zhì)濃度。n+漏區(qū)DRA已經(jīng)形成在半導(dǎo)體襯底SUB的主表面上以與n阱區(qū)NWR接觸，且其具有高于n阱區(qū)NWR的n型雜質(zhì)濃度。漏電極DE已經(jīng)形成在半導(dǎo)體襯底SUB的主表面上以電耦合到n+漏區(qū)DRA。
[0055]在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)?附圖的上側(cè))上的n_型外延區(qū)EN上，已經(jīng)形成了具有p型雜質(zhì)的p型體區(qū)BO。p型體區(qū)BO已經(jīng)形成在半導(dǎo)體襯底SUB的主表面?zhèn)壬系膎_型外延區(qū)EN上以相鄰于n型偏移區(qū)NO并與其構(gòu)成pn結(jié)。
[0056]n+源區(qū)SO已經(jīng)形成在半導(dǎo)體襯底SUB的主表面上以與p型體區(qū)BO構(gòu)成pn結(jié)。此夕卜，在半導(dǎo)體襯底SUB的主表面上，已經(jīng)形成了 P+雜質(zhì)區(qū)IR，P+雜質(zhì)區(qū)IR與n+源區(qū)SO接觸并具有高于P型體區(qū)BO的p型雜質(zhì)濃度。在半導(dǎo)體襯底SUB的主表面上，已經(jīng)形成了源電極SE以電耦合到n+源區(qū)SO和P+雜質(zhì)區(qū)IR。該P+雜質(zhì)區(qū)IR是用于將p型體區(qū)BO的電勢固定為幾乎等于源電極SE的電勢的雜質(zhì)區(qū)。
[0057]這些n+源區(qū)SO和P+雜質(zhì)區(qū)IR相對于形成在半導(dǎo)體襯底SUB的主表面上的掩埋絕緣膜BI (幾乎位于n型偏移區(qū)NO的右上部)位于與n阱區(qū)NWR相對的一側(cè)上，以被掩埋在半導(dǎo)體襯底SUB中。n+源區(qū)SO比P+雜質(zhì)區(qū)IR更接近漏電極DE。
[0058]在半導(dǎo)體襯底SUB中以及p_型外延區(qū)EP和n_型外延區(qū)EN之間，已經(jīng)形成了具有P型雜質(zhì)的P+型掩埋區(qū)PBL。該P+型掩埋區(qū)PBL已經(jīng)形成為沿半導(dǎo)體襯底SUB的主表面的層，以與n_型外延區(qū)EN構(gòu)成pn結(jié)。這意味著，在半導(dǎo)體襯底SUB中，在沿半導(dǎo)體襯底SUB的主表面方向上，P+型掩埋區(qū)PBL與半導(dǎo)體襯底SUB的主表面的主要部分平面地重疊。其優(yōu)選擴展至與隔離溝槽TRS平面地重疊的區(qū)域以至少與隔離溝槽TRS接觸。
[0059]p+型掩埋區(qū)PBL具有高于p_型外延區(qū)EP的p型雜質(zhì)濃度。作為一個示例，其為具有5 X IO17原子cm—3或更高的p型雜質(zhì)濃度的區(qū)域。
[0060]掩埋絕緣膜BI已經(jīng)被放置為與n型偏移區(qū)NO的一部分和n阱區(qū)NWR的一部分的上表面接觸。除上述掩埋絕緣膜BI之外的掩埋絕緣膜BI已經(jīng)被放置為從上面覆蓋隔離溝槽TRS。柵電極層GE已經(jīng)形成在p型體區(qū)BO以及n型偏移區(qū)NO上，并夾在n+漏區(qū)DRA和n+源區(qū)SO之間。該柵電極層GE的一部分已經(jīng)被擱置在掩埋絕緣膜BI上。沒有擱置在掩埋絕緣膜BI上的柵電極層GE的另一部分已經(jīng)經(jīng)由柵絕緣膜GI形成在p型體區(qū)BO上和n型偏移區(qū)NO上。
[0061]圖1的LDMOS的所謂的關(guān)態(tài)擊穿電壓取決于n_型外延區(qū)EN和p型體區(qū)BO之間的pn結(jié)處的場強。p型體區(qū)BO的邊緣附近的局部電場集中致使pn結(jié)處的場強顯著增大，這會降低圖1的LDMOS的關(guān)態(tài)擊穿電壓。但是，因為提供了 P+型掩埋區(qū)PBL且pn結(jié)還形成在其與n_型外延區(qū)EN之間，所以n_型外延區(qū)EN和p型體區(qū)BO之間的pn結(jié)處的場強降低。這是因為當(dāng)Pn結(jié)僅存在于n_型外延區(qū)EN和p型體區(qū)BO之間時，pn結(jié)處的場強被分成n_型外延區(qū)EN和p型體區(qū)BO之間的pn結(jié)處的場強以及n_型外延區(qū)EN和p+掩埋區(qū)PBL之間的pn結(jié)處的場強。
[0062]即使減小圖1的LDMOS的元件節(jié)距，LDMOS的關(guān)態(tài)擊穿電壓也能由于P+掩埋區(qū)PBL的存在而增大，因此致使LDMOS的所謂的導(dǎo)通電阻的減小。
[0063]在平面圖中隔離溝槽TRS圍繞包括上述n型偏移區(qū)NO的元件區(qū)(其中將要形成LDMOS的區(qū)域)的外圍，以將LDMOS與放置在LDMOS外部的另一元件電隔離。隔離溝槽TRS已經(jīng)形成為在橫跨主表面的方向(圖1中的垂直方向)上從半導(dǎo)體襯底SUB的主表面延伸并且至少到達P+掩埋區(qū)PBL。但是，如同圖1的隔離溝槽TRS那樣，其可從半導(dǎo)體襯底SUB的主表面貫穿P+掩埋區(qū)PBL并到達p_型外延區(qū)EP。
[0064]隔離溝槽TRS中具有填充絕緣層BIS，且填充絕緣層BIS已經(jīng)形成為填充隔離溝槽TRS。填充絕緣層BIS例如由氧化硅膜制成，且隔離溝槽TRS中的這個填充絕緣層BIS有助于放置于隔離溝槽TRS中的LDMOS與放置于隔離溝槽外部的另一元件之間的電隔離。
[0065]在將要放置LDMOS的一側(cè)上(元件區(qū)的一側(cè)上)的側(cè)壁的至少一部分上，隔離溝槽TRS具有溝槽側(cè)壁n型區(qū)NR，溝槽側(cè)壁n型區(qū)NR具有n型雜質(zhì)。在圖1中，其已經(jīng)形成在除P型體區(qū)BO的形成區(qū)之外(p型體區(qū)BO的下側(cè)上)的LDMOS —側(cè)上的隔離溝槽TRS的側(cè)壁的區(qū)域中。但是,如圖1中所示,溝槽側(cè)壁n型區(qū)NR可覆蓋除將要形成LDMOS的一側(cè)之外的一側(cè)上的側(cè)壁，例如，與將要形成LDMOS的一側(cè)相對的一側(cè)上的側(cè)壁(圖1中的隔離溝槽TRS的右側(cè)上)。
[0066]溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度高于n_型外延區(qū)EN中的n型雜質(zhì)濃度。此夕卜，至少形成在將要形成LDMOS的一側(cè)上的側(cè)壁上的溝槽側(cè)壁n型區(qū)NR沿隔離溝槽TRS的側(cè)壁延伸以到達P+型掩埋區(qū)PBL。
[0067]而且，溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度低于P+型掩埋區(qū)PBL中的p型雜質(zhì)濃度。這里，具體地，溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度優(yōu)選低于具有最小雜質(zhì)濃度的P+型掩埋區(qū)PBL的位置處的p型雜質(zhì)濃度。
[0068]以下將參考圖2A和2B說明在平面圖中圖1的半導(dǎo)體器件的構(gòu)件的布置。
[0069]如從圖1和圖2A和2B中顯而易見的，圖1僅為圖2B中所示的LDMOS的右半部。實際上，LDMOS具有以圖1中圍繞n+漏區(qū)DRA垂直延伸的對稱軸為中心的兩側(cè)對稱構(gòu)造。圖2B示出沿圖2A的線IIB-1IB截取的部分的截面構(gòu)造。從確保與圖2A —致的觀點來說，圖2B中的n+源區(qū)SO的構(gòu)造與圖1中所示的構(gòu)造略有不同。
[0070]如從圖2A的平面圖中顯而易見的，雖然在圖2B中柵、源等看起來被放置為兩側(cè)對稱的對，但是柵、源等實際上可圍繞單個漏的外圍。例如，對于圖2A和2B中所示的作為一個單元部分的水平延伸節(jié)距P的范圍來說，該單元部分可在水平方向上重復(fù)。
[0071]以下將參考圖3A和3B說明圖1的半導(dǎo)體器件的各個區(qū)域中的雜質(zhì)濃度分布。
[0072]如從圖3A和3B中顯而易見的，圖3B示出在平行于半導(dǎo)體襯底SUB的主表面的方向上的雜質(zhì)濃度分布，上述方向穿過沿圖3A的線IIIB-1IIB的區(qū)域，即，穿過iT型外延區(qū)EN和溝槽側(cè)壁n型區(qū)NR的形成區(qū)。具體來說，圖3B的橫坐標(biāo)示出圖3A的線IIIB-1IIB上的各個位置處的坐標(biāo)(X坐標(biāo))。更具體來說，通過將圖3A的線IIIB-1IIB上的各個位置和與對應(yīng)其的圖3B的X坐標(biāo)關(guān)聯(lián)，而示出圖3A的線IIIB-1IIB上的各個位置處的坐標(biāo)(X坐標(biāo))。圖3B的縱坐標(biāo)示出圖3A的線IIIB-1IIB上的各個位置處的n型雜質(zhì)濃度。圖3B示出當(dāng)用于溝槽側(cè)壁n型區(qū)NR的形成的n型雜質(zhì)(磷)的劑量(通過離子注入引入的雜質(zhì)量)以五種方式，即IXlO13原子/cm2、3X IO13原子/cm2、5X IO13原子/cm2、7X IO13原子/cm2以及9X IO13原子/cm2改變時，線IIIB-1IIB上的各個位置處的n型雜質(zhì)濃度。[0073]圖3B中具有不大于約3 ii m的X坐標(biāo)的區(qū)域?qū)?yīng)于溝槽側(cè)壁n型區(qū)NR外部的n_型外延區(qū)EN。具有大于約3 ii m (特別地，約3.5 ii m或更大)但不大于4.5 y m的X坐標(biāo)的區(qū)域具有隨X坐標(biāo)值增大而更高的雜質(zhì)濃度，且這個區(qū)域?qū)?yīng)于溝槽側(cè)壁n型區(qū)NR。當(dāng)X坐標(biāo)超過約4.5 時，雜質(zhì)濃度驟降至幾乎為O。這個區(qū)域?qū)?yīng)于隔離溝槽TRS的內(nèi)部。這就表明隔離溝槽TRS在橫跨側(cè)壁的方向(附圖中的水平方向)上具有從約I至1.5 的厚度。
[0074]如圖3B中具有約3 iim或更小的X坐標(biāo)的區(qū)域所示，rT型外延區(qū)EN中的n型雜質(zhì)濃度約為3X IO15原子cm_3，且n_型外延區(qū)EN中的n型雜質(zhì)濃度幾乎恒定。
[0075]溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度高于rT型外延區(qū)EN中的n型雜質(zhì)濃度。本文所用術(shù)語“溝槽側(cè)壁n型區(qū)NR”是指隔離溝槽TRS的側(cè)壁上具有高于幾乎保持恒定的n_型外延區(qū)EN的雜質(zhì)濃度的n型雜質(zhì)濃度的任意區(qū)域,更具體地，從約4.5 y m的X坐標(biāo)至約3 ii m的X坐標(biāo)并具有濃度降至n_型外延區(qū)EN的濃度的區(qū)域。
[0076]如將在下文所述的，應(yīng)當(dāng)注意，在本附圖的垂直方向上的任意位置處的溝槽側(cè)壁n型區(qū)NR的濃度幾乎相同。圖3A和3B示出在附圖中的垂直方向上的略低于中心的位置處的溝槽側(cè)壁n型區(qū)NR的濃度分布的一個示例，但是在穿過溝槽側(cè)壁n型區(qū)NR中的另一區(qū)域的水平延伸的直線上的位置處,例如，附圖中的垂直方向上的中心上面的位置處的雜質(zhì)濃度分布幾乎與圖3B中所示相同。如果位置具有相同的X坐標(biāo)，盡管在深度方向上不同，那么溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度幾乎在任意位置都相同。
[0077]以下將參考圖4至19說明制造第一實施例的半導(dǎo)體器件的方法。
[0078]如圖4中所示，型外延區(qū)EP通過外延生長形成在半導(dǎo)體襯底中，從而提供具有p_型外延區(qū)EP的半導(dǎo)體襯底SUB。
[0079]隨后，通過離子注入將p型離子注入進p_型外延區(qū)EP的表面中。隨后，執(zhí)行退火以擴散注入進P_型外延區(qū)EP的表面的p型離子，由此P+型掩埋區(qū)PBL被形成在p_型外延區(qū)EP的表面上。這意味著P+型掩埋區(qū)PBL形成在半導(dǎo)體襯底SUB中的p_型外延區(qū)EP上以及半導(dǎo)體襯底SUB的主表面?zhèn)?附圖中的上側(cè))上。該P+型掩埋區(qū)PBL形成為具有高于P—型外延區(qū)EP的p型雜質(zhì)濃度的p型雜質(zhì)濃度。更具體地，作為一個示例，其形成為具有5 X IO17原子CnT3或更高的p型雜質(zhì)濃度的區(qū)域。
[0080]雖然優(yōu)選在p_型外延區(qū)EP的大部分表面上形成P+型掩埋區(qū)PBL，但是P+型掩埋區(qū)PBL不必形成在p_型外延區(qū)EP的整個表面上。但是，優(yōu)選形成該區(qū)域以包括位于將在下文說明的隔離溝槽TRS的形成區(qū)域正下方的區(qū)域。
[0081]如圖5中所示，n_型外延區(qū)EN形成在p—型外延區(qū)EP和P+型掩埋區(qū)PBL上。這意味著n_型外延區(qū)EN形成在半導(dǎo)體襯底SUB中的p_型外延區(qū)EP和p+型掩埋區(qū)PBL上以及半導(dǎo)體襯底SUB的主表面?zhèn)壬?。這里，n_型外延區(qū)EN形成為例如具有約5X IO15原子cm_3(I X IO15原子cm_3或更高但不高于5 X IO15原子cm_3)的n型雜質(zhì)濃度。
[0082]隨后，通過通常的光刻技術(shù)，光刻抗蝕劑圖案PHR形成在n_型外延區(qū)EN的表面上。利用該光刻抗蝕劑圖案PHR作為掩膜，通過離子注入將n型離子注入進n_型外延區(qū)EN的表面中。此時，通過該光刻抗蝕劑圖案PHR，n型離子被選擇性注入進n_型外延區(qū)EN的表面中。隨后例如通過灰化移除光刻抗蝕劑圖案PHR。
[0083]如圖6中所示，通過上述n型離子的注入處理，n型偏移區(qū)NO形成在半導(dǎo)體襯底SUB中的n_型外延區(qū)EN中以及半導(dǎo)體襯底SUB的主表面?zhèn)壬稀?br> [0084]如圖7中所示，在氧化硅膜OX和氮化硅膜NF以此順序堆疊在半導(dǎo)體襯底SUB的表面上(n_型外延區(qū)EN)之后，執(zhí)行通常的光刻和蝕刻來移除氮化硅膜NF的一部分。在已經(jīng)移除氮化硅膜NF的區(qū)域中，其正下方的氧化硅膜OX也被略微蝕刻并變得比其他區(qū)域中的更薄。
[0085]如圖8中所示，對圖7中暴露的氧化硅膜OX被氧化以變厚，且由此形成掩埋絕緣膜BI。這里，優(yōu)選例如通過使用濕法氧化來促進氧化過程。在氧化處理之后，移除圖7中的光刻抗蝕劑圖案PHR，且移除剩余尚未被氧化的氧化硅膜OX和氮化硅膜NF。
[0086]如圖9中所示，氮化硅膜NF和氧化硅膜OX以此順序堆疊，以便覆蓋半導(dǎo)體襯底SUB的表面(n_型外延區(qū)EN和掩埋絕緣膜BI的表面)，以便形成隔離溝槽TRS。
[0087]隨后，通過使用通常的光刻和蝕刻，移除氮化硅膜NF、氧化硅膜OX以及位于它們正下方的掩埋絕緣膜BI，從而在與掩埋氧化膜BI的一部分重疊的區(qū)域中形成溝槽。因此，形成了由氮化硅膜NF、氧化硅膜OX以及掩埋絕緣膜BI組成的掩膜圖案。
[0088]如圖10中所示，通過使用由氮化硅膜NF、氧化硅膜OX以及掩埋絕緣膜BI組成的掩膜圖案，蝕刻半導(dǎo)體襯底SUB中的n_型外延區(qū)EN等，從而形成隔離溝槽TRS，隔離溝槽TRS具有圍繞包括n型偏移區(qū)NO并將最終成為元件區(qū)的區(qū)域的外圍的形式，并且沿該區(qū)域的側(cè)壁從半導(dǎo)體襯底SUB的主表面延伸至P+型掩埋區(qū)PBL。
[0089]如圖10中所示，隔離溝槽TRS可以從半導(dǎo)體襯底SUB的主表面延伸貫穿P+型掩埋區(qū)PBL，并到達p_外延區(qū)EP的內(nèi)部，但是如圖11中所示，隔離溝槽TRS可至少到達P+型掩埋區(qū)PBL。
[0090]如圖12和圖13中所示，通過使用離子注入將溝槽側(cè)壁n型區(qū)NR形成在隔離溝槽TRS的側(cè)壁上。這里，隔離溝槽TRS形成為到達p_型外延區(qū)EP，且溝槽側(cè)壁n型區(qū)NR形成為到達P+型掩埋區(qū)PBL。實際上，溝槽側(cè)壁n型區(qū)NR可形成在隔離溝槽TRS的側(cè)壁的至少一部分上，特別地，形成在元件區(qū)一側(cè)上(圖12中的左側(cè)上:將要形成LDMOS的一側(cè)上)的側(cè)壁的至少一部分上，以便到達P+型掩埋區(qū)PBL。
[0091]特別地，如圖13中所示，在形成溝槽側(cè)壁n型區(qū)NR的步驟中，在相對于主表面的傾斜方向上將n型離子注入進半導(dǎo)體襯底SUB的主表面中。更具體地,優(yōu)選從相對于主表面約7°的方向上將n型離子(磷離子)注入進半導(dǎo)體襯底SUB的主表面中。換言之，在形成溝槽側(cè)壁n型區(qū)NR的步驟中，從相對于隔離溝槽TRS的側(cè)壁的傾斜方向上注入n型離子(第二導(dǎo)電類型雜質(zhì))。
[0092]溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度高于n_型外延區(qū)EN中的n型雜質(zhì)濃度并低于P+型掩埋區(qū)PBL中的p型雜質(zhì)濃度(在具有最小雜質(zhì)濃度的位置處)。如上所述，雖然溝槽側(cè)壁n型區(qū)NR的范圍被定義為具有高于n_型外延區(qū)EN的濃度的區(qū)域，n_型外延區(qū)EN是具有飽和雜質(zhì)濃度的區(qū)域，但是優(yōu)選認(rèn)為溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度是具有最高n型雜質(zhì)濃度的區(qū)域中的n型雜質(zhì)濃度，其出現(xiàn)在圖3B中的約4.5 y m的X坐標(biāo)處。
[0093]例如，當(dāng)n_型外延區(qū)EN的n型雜質(zhì)濃度約為5 X IO15原子cm_3且p+型掩埋區(qū)PBL的P型雜質(zhì)濃度約為5 X IO17原子cm_3時，溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)濃度優(yōu)選為I X IO16原子cm_3或更高但不高于I X IO17原子cm_3。因此優(yōu)選將磷的劑量調(diào)節(jié)為3X IO13原子/cm2或更大但不大于9X IO13原子/cm2。但是，如將在下文所述的，磷的實際劑量被調(diào)整為3 X IO13原子/cm2或更大但不大于7 X IO13原子/cm2。
[0094]當(dāng)從如圖13中所示的傾斜方向(從相對于主表面約7°的方向)對在主表面方向上具有約I U m寬度的隔離溝槽的側(cè)壁執(zhí)行離子注入時，將n型離子從半導(dǎo)體襯底SUB的主表面注入進在附圖中的垂直方向上約10 深的區(qū)域中，從而無論該區(qū)域的深度如何，都給出幾乎均勻的濃度分布。圖3A的垂直方向上的n_型外延區(qū)EN的厚度約為5iim。因此，無論在本附圖的垂直方向上的位置如何，溝槽側(cè)壁n型區(qū)NR均表現(xiàn)出幾乎恒定的雜質(zhì)濃度分布。雖然作為一個示例，圖3B的曲線圖示出在略低于如圖3A中所示的附圖的垂直方向上的中心的位置處的溝槽側(cè)壁n型區(qū)NR的濃度分布，但是位于穿過溝槽側(cè)壁n型區(qū)NR中的另一區(qū)域的水平延伸的直線上的位置處,例如位于附圖中的垂直方向上的中心上方的位置處的雜質(zhì)濃度分布幾乎與圖3B中在相同的X坐標(biāo)處的相同。
[0095]而且，在圖13中所示的處理中，總是在相同的方向(向圖13中的左側(cè))上執(zhí)行對隔離溝槽TRS的側(cè)壁的例如磷的注入。在這種情況下，執(zhí)行離子注入以至少在將要在圖13的左側(cè)上形成LDMOS的一側(cè)上的側(cè)壁上形成溝槽側(cè)壁n型區(qū)NR。
[0096]當(dāng)目的是對隔離溝槽TRS的側(cè)壁的整個表面(例如包括圖13的右側(cè))進行離子注入時，優(yōu)選，在以在隔離溝槽TRS延伸的方向(附圖中的垂直方向)上延伸的中心軸作為中心轉(zhuǎn)動半導(dǎo)體襯底SUB的同時，執(zhí)行離子注入。以這種方式，離子能夠被注入進隔離溝槽TRS的側(cè)壁的整個表面中。
[0097]如圖14中所示，在移除圖9的步驟中形成的氮化硅膜NF和氧化硅膜OX之后，形成氧化硅膜以覆蓋半導(dǎo)體襯底SUB的主表面。因此，隔離溝槽TRS以由該氧化硅膜制成的填充絕緣層BIS填充。通過該處理，形成于隔離溝槽TRS正上方的掩埋絕緣膜BI的溝槽也
由氧化硅膜填充。
[0098]如圖15中所示，例如通過類似于圖5的步驟中采用的處理，使用通常的光刻和離子注入，在半導(dǎo)體襯底SUB中的期望位置處以及半導(dǎo)體襯底SUB的主表面?zhèn)壬闲纬蒼阱區(qū)NWR0
[0099]如圖16中所示，例如通過類似于圖5的步驟中采用的處理，使用光刻和離子注入，在半導(dǎo)體襯底SUB中的期望位置處以及半導(dǎo)體襯底SUB的主表面?zhèn)壬闲纬蓀型體區(qū)BO。p型體區(qū)BO相鄰于n型偏移區(qū)NO并與其構(gòu)成pn結(jié)。
[0100]P型體區(qū)BO的P型雜質(zhì)濃度通常高于溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)濃度。由于P型體區(qū)BO的形成，特別是接近半導(dǎo)體襯底SUB的主表面的溝槽側(cè)壁n型區(qū)NR的一部分有時由P型體區(qū)BO取代。這意味著，溝槽側(cè)壁n型區(qū)NR不必如上所述形成在隔離溝槽TRS的側(cè)壁的整個表面上，而是其可形成在側(cè)壁的至少一部分上(以至少到達P+型掩埋區(qū)PBL)。
[0101]如圖17中所示，通過使用通常的光刻和離子注入的類似處理，形成n+型漏區(qū)DRA、n+型源區(qū)SO以及P+型雜質(zhì)區(qū)IR。n+型漏區(qū)DRA具有高于n阱區(qū)NWR的n型雜質(zhì)濃度，而n+型源區(qū)SO和P+型雜質(zhì)區(qū)IR具有高于p型體區(qū)BO的n型(p型)雜質(zhì)濃度。
[0102]如圖18中所示,對半導(dǎo)體襯底SUB的主表面進行熱氧化且隨后例如通過使用CVD(化學(xué)氣相沉積)形成多晶硅膜，以便覆蓋半導(dǎo)體襯底SUB的熱氧化的主表面。隨后，通過使用離子注入將諸如磷離子的n型離子注入進多晶硅膜中。隨后，通過通常的光刻和蝕刻，形成柵電極層GE，使得多晶硅膜的一部分?jǐn)R置在掩埋絕緣膜BI的一部分上，且同時，柵絕緣膜GI作為熱氧化膜而存在于P+型雜質(zhì)區(qū)IR和n+型源區(qū)SO上。[0103]如圖19中所示，例如通過CVD (化學(xué)氣相沉積)形成氧化硅膜作為層間絕緣膜II，以便覆蓋半導(dǎo)體襯底SUB的主表面。隨后，通過通常的光刻和蝕刻移除位于n+漏區(qū)DRA正上方和rT型源區(qū)SO與P+型雜質(zhì)區(qū)IR之間的pn結(jié)正上方的層間絕緣膜II，以形成接觸CT。隨后，例如以鎢填充接觸CT。此外，通過濺射、通常的光刻以及蝕刻形成氮化鈦(TiN)和鋁銅(AlCu)圖案，且通過使用這些圖案來形成漏電極DE和源電極SE。
[0104]因此，形成了如圖1中所示的半導(dǎo)體器件(LDM0S)。應(yīng)當(dāng)注意，從圖1中省略了圖19中所示的層間絕緣膜II和接觸CT。
[0105]以下，參考比較例，將說明第一實施例的操作優(yōu)勢。如圖20中所示，比較例的半導(dǎo)體器件具有基本上類似于圖1中所示的第一實施例的構(gòu)造，但是P—型外延區(qū)EP和n_型外延區(qū)EN之間的半導(dǎo)體襯底SUB在其中具有n+型掩埋區(qū)NBL，該n+型掩埋區(qū)NBL具有n型雜質(zhì)。n+型掩埋區(qū)NBL中的n型雜質(zhì)濃度高于n_型外延區(qū)EN中的n型雜質(zhì)濃度。
[0106]當(dāng)LDMOS用作用于將電力供應(yīng)給電源電路的所謂的驅(qū)動電路時，LDMOS本身需要具有高擊穿電壓。但是n_型外延區(qū)EN和n+型掩埋區(qū)NBL之間沒有形成pn結(jié)，使得圖20的LDMOS不能容易地滿足高擊穿電壓的要求。
[0107]源電極(n+型源區(qū)S0)和漏電極(n+型漏區(qū)DRA)之間的距離的增加能夠被認(rèn)為是一種用于滿足圖20的LDMOS的高擊穿電壓需求的措施。在這種情況下，存在LDMOS的所謂的導(dǎo)通電阻增大的可能性。當(dāng)圖20的LDMOS用作所謂的低側(cè)驅(qū)動器時，其需要具有減小的導(dǎo)通電阻，以便降低功率損失。但是導(dǎo)通電阻的減小導(dǎo)致?lián)舸╇妷旱南陆?。?dǎo)通電阻和擊穿電壓是所謂的折衷關(guān)系。
[0108]如圖21中所示，在該電路圖中，作為高側(cè)元件的高側(cè)驅(qū)動器TRh的源區(qū)和作為低側(cè)元件的低側(cè)驅(qū)動器T&的漏區(qū)彼此耦合，且負(fù)載耦合至它們之間的接合點。電壓Vdd (例如45V)施加至高側(cè)驅(qū)動器TRh的漏區(qū)以及低側(cè)驅(qū)動器T&的源區(qū)，且將上述負(fù)載接地(換言之，已經(jīng)施加了 OV電壓)。
[0109]如圖22中所示，形成P+型掩埋區(qū)PBL (具有高于p—型外延區(qū)EP的雜質(zhì)濃度)以取代如第一實施例中的n+掩埋區(qū)NBL (圖1)。這使得能擴展n_型外延區(qū)EN和P+型掩埋區(qū)PBL之間的pn結(jié)處的耗盡層，且由此抑制n型偏移區(qū)NO和p型體區(qū)BO之間的pn結(jié)處的電場的急劇增大。電場的增大被緩和，致使擊穿電壓增大。因此，即使在LDMOS的尺寸減小的情況下也能增大擊穿電壓，且能夠同時實現(xiàn)導(dǎo)通電阻的減小和擊穿電壓的增大。
[0110]如圖23中所示，本附圖中所示的構(gòu)造基本上類似于圖2B的構(gòu)造且已經(jīng)應(yīng)用了圖22的構(gòu)造。但是其與圖2B的不同之處在于其不具有溝槽側(cè)壁n型區(qū)NR。
[0111]在圖23的半導(dǎo)體器件中，形成n_型外延區(qū)EN以使其n型雜質(zhì)濃度變得相對較低，更具體地，約為I X IO15原子cm_3或更高但不高于5 X IO15原子cm_3。特別地，當(dāng)n_型外延區(qū)EN在工藝過程中暴露時，可能會出現(xiàn)問題，即，會從暴露的n_型外延區(qū)EN侵入雜質(zhì)等。因此圖23的構(gòu)造可能變成污染的誘因，這將在下文更具體地說明。
[0112]如圖24中所示，例如，如在圖9的步驟中，在形成用于形成隔離溝槽TRS的掩膜圖案(由掩埋絕緣膜B1、氮化硅膜NF和氧化硅膜OX組成)中，n_型外延區(qū)EN的表面暴露在掩膜圖案的端部處溝槽的形成區(qū)域(其最終將成為隔離溝槽TRS)中。
[0113]假設(shè)異物FRN附著至n_型外延區(qū)EN的暴露表面。該異物FRN例如是潔凈室內(nèi)的空氣中含有的諸如硼的P型雜質(zhì)。[0114]如圖25中所示，如果在沒有移除上述異物FRN的情況下形成如圖12中的步驟所示的隔離溝槽TRS，則異物FRN (p型雜質(zhì))會被驅(qū)使進入隔離溝槽TRS的側(cè)壁中，且p型雜質(zhì)區(qū)PR會不可避免地形成在側(cè)壁上及其附近。
[0115]如圖26中所示，如果在圖25的狀態(tài)下執(zhí)行后續(xù)步驟且如圖16中的步驟形成p型體區(qū)B0，則存在該p型體區(qū)B0、p型雜質(zhì)區(qū)PR以及P+型掩埋區(qū)PBL互相電耦合以造成短路的可能性。
[0116]如第一實施例中那樣，通過在可能在其上具有p型雜質(zhì)區(qū)PR的隔離溝槽TRS的側(cè)壁上形成具有高于n_型外延區(qū)EN的n型雜質(zhì)濃度的溝槽側(cè)壁n型區(qū)NR，就能減少該問題的出現(xiàn)，即，在溝槽側(cè)壁n型區(qū)NR的位置處形成p型雜質(zhì)區(qū)PR與沒有形成溝槽側(cè)壁n型區(qū)NR的情況進行對比。因此，能夠抑制p型體區(qū)BO和P+型掩埋區(qū)PBL之間的短路。
[0117]因為隔離溝槽TRS從主表面延伸到達P+型掩埋區(qū)PBL，因此溝槽側(cè)壁n型區(qū)NR能夠沿側(cè)壁延伸到達P+型掩埋區(qū)PBL。因此能夠更穩(wěn)定地抑制p型體區(qū)BO和P+型掩埋區(qū)PBL之間的短路。
[0118]簡言之，根據(jù)第一實施例的LDMOS能夠同時實現(xiàn)導(dǎo)通電阻的減小和擊穿電壓的增大，且同時能抑制P型體區(qū)BO和P+型掩埋區(qū)PBL之間的短路。
[0119]如果溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)濃度超過P+型掩埋區(qū)PBL的p型雜質(zhì)濃度，則存在P+型掩埋區(qū)PBL消失的可能性，這是因為P+型掩埋區(qū)PBL的p型雜質(zhì)被溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)中和。能夠通過使溝槽側(cè)壁n型區(qū)NR的n型雜質(zhì)濃度低于P+型掩埋區(qū)PBL的p型雜質(zhì)濃度來抑制這種問題。
[0120]例如，如圖10中所示，當(dāng)隔離溝槽TRS到達P+型掩埋區(qū)PBL并貫穿p+型掩埋區(qū)PBL時，隔離溝槽TRS內(nèi)部的半導(dǎo)體元件以及隔離溝槽TRS外部的半導(dǎo)體元件能夠被更穩(wěn)定地電隔離。這使得能進一步增大整個半導(dǎo)體器件的擊穿電壓。
[0121]當(dāng)P+型掩埋區(qū)PBL和隔離溝槽TRS彼此耦合時，LDMOS能夠最大化其RESURF效應(yīng)。
[0122]此外，如圖13中所示，以相對于側(cè)壁的傾斜方向注入n型離子(磷)，使得能夠在保持預(yù)定濃度的同時執(zhí)行離子注入，而不管側(cè)壁的深度如何，這就能精確地控制劑量。
[0123](第二實施例)
[0124]如圖27中所示，在本平面圖中，諸如LDMOS的半導(dǎo)體器件已經(jīng)形成在由隔離溝槽TRS圍繞的區(qū)域中。在圖27中，溝槽側(cè)壁n型區(qū)NR已經(jīng)形成在其上放置LDMOS (隔離溝槽TRS內(nèi)部)的隔離溝槽TRS的側(cè)壁上以及與LDMOS相對的一側(cè)(隔離溝槽TRS外部)上的隔離溝槽的側(cè)壁上。
[0125]另一方面，如圖28中所示，溝槽側(cè)壁n型區(qū)NR可至少僅形成在隔離溝槽TRS的LDMOS 一側(cè)上，且與LDMOS相對的一側(cè)(隔離溝槽TRS外部)上的側(cè)壁不必具有溝槽側(cè)壁n型區(qū)NR。
[0126]如上所述，形成溝槽側(cè)壁n型區(qū)NR，目的是抑制諸如在構(gòu)成LDMOS的p型體區(qū)BO和P+型掩埋區(qū)PBL之間形成p型雜質(zhì)區(qū)PR (參考圖25)的問題。因此，溝槽側(cè)壁n型區(qū)NR可僅形成在形成了 P型體區(qū)BO的一側(cè)上，即LDMOS —側(cè)上。
[0127]如圖27中所示，當(dāng)溝槽側(cè)壁n型區(qū)NR形成在隔離溝槽TRS的LDMOS —側(cè)上以及與LDMOS相對的一側(cè)上時，優(yōu)選在如上所述轉(zhuǎn)動半導(dǎo)體襯底SUB的同時執(zhí)行離子注入處理。另一方面，如圖28中所示，在溝槽側(cè)壁n型區(qū)NR已經(jīng)僅形成在隔離溝槽TRS的LDMOS —側(cè)上的模式下，能夠通過形成不允許離子注入進與LDMOS相對的一側(cè)上的側(cè)壁的掩膜圖案來形成該區(qū)域。
[0128]通過對各個矩形平面執(zhí)行離子注入，即重復(fù)四次類似的處理來形成如圖27和28中所示的具有矩形平面形狀的溝槽側(cè)壁n型區(qū)NR。
[0129](第三實施例)
[0130]首先，將參考圖29說明根據(jù)本實施例的半導(dǎo)體器件的構(gòu)造。
[0131]如圖29中所示，根據(jù)本實施例的半導(dǎo)體器件具有基本上類似于圖1中所示的第一實施例的半導(dǎo)體器件的構(gòu)造。但是在圖29中，P+型掩埋區(qū)PBL已經(jīng)由n+型掩埋區(qū)NBL取代，且n_型外延區(qū)EN已經(jīng)由p_型外延區(qū)EP取代。此外，隔離溝槽TRS在其側(cè)壁上不具有溝槽側(cè)壁n型區(qū)NR。圖29和圖1彼此不同之處在于上述要點，但是圖29和圖1中所示構(gòu)造在其他要點方面都相同。
[0132]在圖29中所示的LDMOS中，n+型掩埋區(qū)NBL和p_型外延區(qū)EP構(gòu)成pn結(jié)。因為耗盡層在該pn結(jié)處延伸，因此能夠抑制n型偏移區(qū)NO和p型體區(qū)BO之間的pn結(jié)處的電場的急劇增大。因此LDMOS能夠具有高擊穿電壓。
[0133]在圖29的LDMOS中，通過具有相對較高的n型雜質(zhì)濃度的n+型掩埋區(qū)NBL的存在來抑制問題，即，P型體區(qū)BO和n+型掩埋區(qū)NBL之間的短路。此外，p型體區(qū)BO和n+型掩埋區(qū)NBL之間本來就具有p型外延區(qū)EP。因此，在圖29的LDMOS中，降低了被異物，即來自隔離溝槽TRS的p型雜質(zhì)，污染的可能性。
[0134]圖20的LDMOS不僅能夠被用作所謂低側(cè)驅(qū)動器，也能夠被用作高側(cè)驅(qū)動器。例如，能形成一種半導(dǎo)體器件，其在一個半導(dǎo)體襯底SUB上具有圖1的LDMOS和圖20的LDM0S，圖1的LDMOS具有P+型掩埋區(qū)PBL和n_型外延區(qū)EN并用作低側(cè)驅(qū)動器，圖20的LDMOS具有n+型掩埋區(qū)NBL和n_型外延區(qū)EN并用作高側(cè)驅(qū)動器。以下將參考圖30說明在具有圖1的低側(cè)驅(qū)動器和圖20的高側(cè)驅(qū)動器的半導(dǎo)體器件中、在這些驅(qū)動器之間的泄漏特性。
[0135]如圖30中所示，沿本曲線圖的橫坐標(biāo)繪制當(dāng)圖20的LDMOS用作高側(cè)驅(qū)動器時將要施加在源和漏之間的電壓VC的相對值，而沿縱坐標(biāo)繪制穿過圖20的高側(cè)驅(qū)動器和圖1的低側(cè)驅(qū)動器之間的泄漏電流IC的相對值。此外，在本曲線圖中示出當(dāng)LDMOS用作高側(cè)驅(qū)動器時對于LDMOS所需的VC的標(biāo)準(zhǔn)值，即在不產(chǎn)生問題的情況下使用LDMOS所需的電壓值。本曲線圖中的n型雜質(zhì)(磷)的劑量是圖1的LDMOS的溝槽側(cè)壁n型區(qū)NR的形成所需的劑量，圖1的LDMOS作為低側(cè)驅(qū)動器，與作為高側(cè)驅(qū)動器的圖20的LDMOS (具有n+型掩埋區(qū)NBL) —起并入半導(dǎo)體襯底SUB中。
[0136]從圖30中已經(jīng)揭示，當(dāng)將要與圖20的LDMOS—起并入同一半導(dǎo)體襯底SUB中的、圖1的LDMOS的溝槽側(cè)壁n型區(qū)NR的形成所需的劑量變成9 X IO13原子/cm2時，通過高側(cè)驅(qū)動器和低側(cè)驅(qū)動器之間的溝槽側(cè)壁n型區(qū)NR泄漏的電流增加。因此，在9X IO13原子/cm2的劑量(基于圖3B，此時磷的最大雜質(zhì)濃度約為4X1016原子cm_3)下，甚至在小于電壓VC的標(biāo)準(zhǔn)值的電壓被施加在源和漏之間，高側(cè)驅(qū)動器和低側(cè)驅(qū)動器之間的泄漏電流值也增大。
[0137]因此從抑制這種電流泄漏的觀點考慮，優(yōu)選將該劑量調(diào)整為小于9X IO13原子/cm2。因此，用于溝槽側(cè)壁n型區(qū)NR的形成的磷的劑量優(yōu)選被調(diào)整為3 X IO13原子/cm2或更大但不大于7 X IO13原子/cm2。
[0138]最后，將參考圖31提取并說明第一實施例的要點。如圖31中所示，根據(jù)第一實施例的半導(dǎo)體器件，諸如LDM0S，具有形成在具有主表面的半導(dǎo)體襯底SUB中的p_型外延區(qū)EP以及形成在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)壬系膒_型外延區(qū)EP上的n_型外延區(qū)EN。此外，半導(dǎo)體器件具有形成在半導(dǎo)體襯底SUB中以及半導(dǎo)體襯底SUB的主表面?zhèn)壬系膎_型外延區(qū)EN上的n型偏移區(qū)NO，以及p型體區(qū)B0，該p型體區(qū)BO形成在半導(dǎo)體襯底SUB中以相鄰于n型偏移區(qū)NO從而與其在半導(dǎo)體襯底SUB的主表面?zhèn)壬系膎_型外延區(qū)EN上構(gòu)成pn結(jié)。半導(dǎo)體器件具有:P型雜質(zhì)濃度的P+型掩埋區(qū)PBL，其形成在p_型外延區(qū)EP和n_型外延區(qū)EN之間的半導(dǎo)體襯底SUB中，并具有高于p_型外延區(qū)EP的雜質(zhì)濃度；以及隔離溝槽TRS，其從半導(dǎo)體襯底SUB的主表面延伸以圍繞包括了 n型偏移區(qū)NO的LDMOS的外圍并到達P+型掩埋區(qū)PBL。半導(dǎo)體器件具有形成在LDMOS形成側(cè)(例如，圖31的下側(cè))上的隔離溝槽TRS的側(cè)壁的至少一部分上的溝槽側(cè)壁n型區(qū)NR。溝槽側(cè)壁n型區(qū)NR中的n型雜質(zhì)濃度高于n_型外延區(qū)EN中的n型雜質(zhì)濃度。溝槽側(cè)壁n型區(qū)NR沿隔離溝槽TRS的側(cè)壁延伸到達P+型掩埋區(qū)PBL。
[0139]已經(jīng)基于一些實施例具體說明了本發(fā)明人提出的本發(fā)明。本發(fā)明不限于這些實施例或由這些實施例限定，且毋容質(zhì)疑的是，在不脫離本發(fā)明主旨的情況下能夠以各種方式對本發(fā)明進行改進。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 半導(dǎo)體襯底，所述半導(dǎo)體襯底具有主表面； 第一導(dǎo)電類型第一區(qū)，所述第一導(dǎo)電類型第一區(qū)形成在所述半導(dǎo)體襯底中； 第二導(dǎo)電類型第二區(qū)，所述第二導(dǎo)電類型第二區(qū)形成在所述半導(dǎo)體襯底中并在所述主表面?zhèn)壬系乃龅谝粎^(qū)上方； 第二導(dǎo)電類型第三區(qū)，所述第二導(dǎo)電類型第三區(qū)形成在所述半導(dǎo)體襯底中并在所述主表面?zhèn)壬系乃龅诙^(qū)上方； 第一導(dǎo)電類型第四區(qū)，所述第一導(dǎo)電類型第四區(qū)形成在所述半導(dǎo)體襯底中以與所述第三區(qū)相鄰并與其在所述主表面?zhèn)壬系乃龅诙^(qū)上方構(gòu)成Pn結(jié)； 第一導(dǎo)電類型掩埋區(qū)，所述第一導(dǎo)電類型掩埋區(qū)形成在所述第一區(qū)和所述第二區(qū)之間的所述半導(dǎo)體襯底中，并具有高于所述第一區(qū)的第一導(dǎo)電類型雜質(zhì)濃度； 隔離溝槽，所述隔離溝槽延伸以圍繞包括了所述第三區(qū)的元件區(qū)的外圍并從所述主表面到達所述掩埋區(qū)；以及 第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)，所述第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)形成在所述元件區(qū)側(cè)上的所述隔離溝槽的側(cè)壁的至少一部分上方， 其中，所述溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度高于所述第二區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度，并且 其中，所述溝槽側(cè)壁高濃度區(qū)沿所述側(cè)壁延伸到達所述掩埋區(qū)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，` 其中，所述第一導(dǎo)電類型是P型且所述第二導(dǎo)電類型是n型。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度低于所述掩埋區(qū)中的第一導(dǎo)電類型雜質(zhì)濃度。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述隔離溝槽從所述主表面延伸以至少貫穿所述掩埋區(qū)。
5.一種制造半導(dǎo)體器件的方法，包括以下步驟: 提供具有主表面的半導(dǎo)體襯底和第一導(dǎo)電類型第一區(qū)； 在所述半導(dǎo)體襯底中以及所述主表面?zhèn)壬系乃龅谝粎^(qū)上方形成第一導(dǎo)電類型掩埋區(qū)，所述第一導(dǎo)電類型掩埋區(qū)具有高于所述第一區(qū)的第一導(dǎo)電類型雜質(zhì)濃度； 在所述半導(dǎo)體襯底中以及所述主表面?zhèn)壬系乃龅谝粎^(qū)和所述掩埋區(qū)上方形成第二導(dǎo)電類型第二區(qū)； 在所述半導(dǎo)體襯底中以及所述主表面?zhèn)壬系乃龅诙^(qū)上方形成第二導(dǎo)電類型第三區(qū)； 形成隔離溝槽，使得所述隔離溝槽延伸以圍繞包括所述第三區(qū)的元件區(qū)的外圍并從所述主表面到達所述掩埋區(qū)； 在所述元件區(qū)側(cè)上的所述隔離溝槽的側(cè)壁的至少一部分上方形成第二導(dǎo)電類型溝槽側(cè)壁高濃度區(qū)；以及 在所述半導(dǎo)體襯底中形成第一導(dǎo)電類型第四區(qū)以與所述第三區(qū)相鄰并與其在所述主表面?zhèn)壬系乃龅诙^(qū)上方構(gòu)成pn結(jié)，其中，所述溝槽側(cè)壁高濃度區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度高于所述第二區(qū)中的第二導(dǎo)電類型雜質(zhì)濃度，并且 其中，所述溝槽側(cè)壁高濃度區(qū)沿所述側(cè)壁延伸到達所述掩埋區(qū)。
6.根據(jù)權(quán)利要求5所述的制造半導(dǎo)體器件的方法， 其中，在形成所述溝槽側(cè)壁高濃度區(qū)的步驟中，所述第二導(dǎo)電類型雜質(zhì)是從相對于所述側(cè)壁的傾斜方向離子注入的。
【文檔編號】H01L29/06GK103681862SQ201310409729
【公開日】2014年3月26日 申請日期:2013年9月10日 優(yōu)先權(quán)日:2012年9月10日
【發(fā)明者】張明, 吉久康樹 申請人:瑞薩電子株式會社
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