FinFET上拉伸應(yīng)變的調(diào)整的制作方法
【專利摘要】本發(fā)明提供了具有可調(diào)節(jié)拉伸應(yīng)變的鰭式場(chǎng)效應(yīng)晶體管（FinFET）及在集成電路中調(diào)整拉伸應(yīng)變的實(shí)施例方法。方法包括在鰭中的柵極區(qū)的對(duì)側(cè)上形成源極/漏極區(qū)，在鰭上方形成間隔件，間隔件鄰近源極/漏極區(qū)，在間隔件之間沉積電介質(zhì)；以及實(shí)施退火工藝以使電介質(zhì)收縮，電解質(zhì)的收縮使間隔件變形，間隔件的變形擴(kuò)大了鰭中的柵極區(qū)。
【專利說(shuō)明】FinFET上拉伸應(yīng)變的調(diào)整

【技術(shù)領(lǐng)域】
[0001]本申請(qǐng)總體上涉及半導(dǎo)體領(lǐng)域，更具體地，涉及FinFET上拉伸應(yīng)變的調(diào)整。

【背景技術(shù)】
[0002]半導(dǎo)體器件用于諸如電腦、手機(jī)等的多種電子器件中。半導(dǎo)體器件包括在半導(dǎo)體晶圓上形成的集成電路，通過(guò)在半導(dǎo)體晶圓上方沉積多種材料薄膜，并圖案化材料薄膜從而形成該集成電路。集成電路包括諸如金屬氧化物半導(dǎo)體(MOS)晶體管的場(chǎng)效應(yīng)晶體管(FET)。
[0003]半導(dǎo)體工業(yè)的目標(biāo)之一是繼續(xù)縮小單個(gè)FET的尺寸并增加單個(gè)FET的速度。為達(dá)到這些目標(biāo)，在亞32nm晶體管節(jié)點(diǎn)中使用鰭式場(chǎng)效應(yīng)晶體管(FinFET)或多柵極晶體管。FinFET不僅增大了面密度，而且改善了溝道的柵極控制。
[0004]在一些情況下，F(xiàn)inFET已經(jīng)使用替代柵極工藝進(jìn)行構(gòu)建。在這些工藝過(guò)程中，F(xiàn)inFET首先提供了能夠更好地經(jīng)受直接的后續(xù)工藝操作的更苛刻的工藝條件的多晶硅柵極。其后，在當(dāng)工藝條件緩和的工藝的后續(xù)階段中，從FinFET結(jié)構(gòu)處去除多晶硅柵極并替代為永久金屬柵極。
[0005]在近年中，已經(jīng)嘗試使用應(yīng)力源(stressor)以改善FinFET的性能或操作特性。用于為FinFET形成這些應(yīng)力源的多種方法已經(jīng)在生產(chǎn)中提出或使用。


【發(fā)明內(nèi)容】

[0006]為解決上述問(wèn)題，本申請(qǐng)?zhí)峁┝艘环N在集成電路中調(diào)節(jié)拉伸應(yīng)變的方法，包括:在鰭中的柵極區(qū)的相對(duì)側(cè)上形成源極/漏極區(qū)；在鰭上方形成間隔件，間隔件鄰近源極/漏極區(qū)；在間隔件之間沉積電介質(zhì)；以及實(shí)施退火工藝以使電介質(zhì)收縮，電介質(zhì)的收縮使間隔件變形，間隔件的變形擴(kuò)大鰭中的柵極區(qū)。
[0007]該方法進(jìn)一步包括:以約500°C至約650°C之間的溫度實(shí)施退火工藝。
[0008]該方法進(jìn)一步包括:在約60分鐘至約120分鐘之間的時(shí)間內(nèi)實(shí)施退火工藝。
[0009]該方法進(jìn)一步包括:在約一個(gè)大氣壓下實(shí)施退火工藝。
[0010]該方法進(jìn)一步包括:相對(duì)于退火工藝之前的電介質(zhì)的尺寸，實(shí)施退火工藝使電介質(zhì)縮小約15%至約18%。
[0011]該方法進(jìn)一步包括:實(shí)施退火工藝以減小電介質(zhì)的高度和寬度。
[0012]該方法進(jìn)一步包括:實(shí)施退火工藝，以從電介質(zhì)中除去氮?dú)夂蜌錃庵械闹辽僖环N。
[0013]該方法進(jìn)一步包括:在擴(kuò)張的柵極區(qū)上方以及變形的間隔件之間構(gòu)建柵電極結(jié)構(gòu)。
[0014]該方法進(jìn)一步包括:使電介質(zhì)收縮，以將相對(duì)的間隔件彼此拉近。
[0015]該方法進(jìn)一步包括:使間隔件向內(nèi)朝向電介質(zhì)變形，間隔件的中部的變形大于間隔件的頂部和底部的變形。
[0016]此外，還提供了一種具有可調(diào)節(jié)拉伸應(yīng)變的鰭式場(chǎng)效應(yīng)晶體管(FinFET)，包括:源極/漏極區(qū)，位于鰭中的擴(kuò)大的柵極區(qū)的相對(duì)側(cè)上；收縮電介質(zhì)，設(shè)置在源極/漏極區(qū)的上方；以及間隔件，設(shè)置在鰭的上方，間隔件的變形量取決于收縮電介質(zhì)，并且間隔件的變形量決定了鰭中的擴(kuò)大的柵極區(qū)的長(zhǎng)度。
[0017]其中，收縮電介質(zhì)的輪廓與間隔件的輪廓相同。
[0018]其中，相對(duì)于收縮電介質(zhì)的原始尺寸，收縮電介質(zhì)的尺寸減小了約15%至約18%。
[0019]其中，收縮電介質(zhì)與源極/漏極區(qū)垂直對(duì)齊。
[0020]其中，間隔件橫向鄰近擴(kuò)大的柵極區(qū)和源極/漏極區(qū)，且位于收縮電介質(zhì)的相對(duì)側(cè)上。
[0021]其中，柵電極結(jié)構(gòu)設(shè)置在柵極區(qū)上方，柵電極結(jié)構(gòu)包括界面氧化物、高k電介質(zhì)和金屬柵極。
[0022]此外，還提供了一種具有可調(diào)節(jié)拉伸應(yīng)力的集成電路，包括:p型金屬氧化物半導(dǎo)體(PMOS)器件，具有第一柵極區(qū)；以及η型金屬氧化物半導(dǎo)體(NMOS)器件，鄰近PMOS器件，NMOS器件包括位于收縮電介質(zhì)的相對(duì)側(cè)上的變形的間隔件，變形的間隔件鄰近第二柵極區(qū)，第二柵極區(qū)的長(zhǎng)度大于第一柵極區(qū)的長(zhǎng)度。
[0023]其中，NMOS器件中的第二柵極的高度小于PMOS器件中的第一柵極的高度。
[0024]其中，PMOS器件包括位于電介質(zhì)的相對(duì)側(cè)上的筆直的間隔件。
[0025]其中，收縮電介質(zhì)和電介質(zhì)由不同的材料形成。

【專利附圖】

【附圖說(shuō)明】
[0026]為了更全面地理解本發(fā)明及其優(yōu)勢(shì)，現(xiàn)將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中:
[0027]圖1和圖2示出了 P型鰭式場(chǎng)效應(yīng)晶體管(FinFET)和η型FinFET ；
[0028]圖3是不同應(yīng)力分量對(duì)電子和空穴(110/[110]) FinFET遷移率的影響的匯總表格；
[0029]圖4至圖15共同示出了相對(duì)于P型FinFET的形成具有可調(diào)節(jié)拉伸應(yīng)變的實(shí)施例η型FinFET20的方法；
[0030]圖16是示出了使η型FinFET中的電介質(zhì)經(jīng)歷退火工藝(B卩，熱工藝)如何影響晶體管柵極長(zhǎng)度的圖表；
[0031]圖17至圖20示出了用于在圖16的圖表中產(chǎn)生數(shù)據(jù)的晶體管；
[0032]圖21示出了提供用于η型FinFET遷移率增加的N應(yīng)力源劃分(N-stressorsplit);以及
[0033]圖22示出了在集成電路(例如，圖2的η型FinFET)中調(diào)整拉伸應(yīng)變的實(shí)施例方法。
[0034]除非另有說(shuō)明，否則不同圖中的相應(yīng)數(shù)字和符號(hào)通常表示相應(yīng)的部分。繪制的圖用于清楚地說(shuō)明實(shí)施例的相關(guān)方面，且無(wú)需按比例繪制。

【具體實(shí)施方式】
[0035]下面，詳細(xì)討論本發(fā)明各實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的發(fā)明概念。所討論的具體實(shí)施例僅用于示出的目的，而不用于限制本發(fā)明的范圍。
[0036]本發(fā)明將結(jié)合具體環(huán)境(S卩，F(xiàn)inFET)中的實(shí)施例進(jìn)行討論。但是，本發(fā)明所公開(kāi)的內(nèi)容也可以應(yīng)用于其他集成電路、電子結(jié)構(gòu)等。
[0037]現(xiàn)參見(jiàn)圖1，示出了 P型FinFET1。如圖所示，p型FinFET10(也稱為pFET或PM0S)包括設(shè)置在從硅(Si)塊狀襯底16或絕緣體上硅(SOI)襯底(未示出)上方伸出的鰭14上方的柵極12。此外，源極/漏極18位于柵極12外側(cè)的鰭14的相對(duì)末端。在實(shí)際生產(chǎn)中，通過(guò)使用硅鍺(SiGe)形成源極/漏極18，從而在P型FinFETlO中產(chǎn)生有效的應(yīng)力源。
[0038]現(xiàn)參見(jiàn)圖2，示出了 η型FinFET20。如圖所示，η型FinFET20 (也稱為nFET或NMOS)包括設(shè)置在從硅塊狀襯底26或SOI襯底(未示出)上方伸出的鰭24上方的柵極22。此外，源極/漏極28位于柵極22外側(cè)的鰭24的相對(duì)末端。不同于P型FinFET1，在實(shí)際生產(chǎn)過(guò)程中很難在η型FinFET20中產(chǎn)生有效的應(yīng)力源。
[0039]現(xiàn)同時(shí)參見(jiàn)圖1和圖2，對(duì)于P型FinFETlO和η型FinFET20的每一個(gè)，將鰭高度定義為Hfin，將鰭寬度定義為Wfin，以及將柵極長(zhǎng)度定義為L(zhǎng)fin。沿鰭高度的應(yīng)力分量為TfH，沿鰭寬度的應(yīng)力分量為Tfw，沿源極-漏極的應(yīng)力分量為Ta，在器件坐標(biāo)系統(tǒng)(DCS)中示出了用于兩個(gè)晶體管的方向。此外，也示出了用于兩個(gè)晶體管的硅晶體坐標(biāo)系統(tǒng)(CCS)。
[0040]現(xiàn)參見(jiàn)圖3，提供了不同應(yīng)力分量在電子和空穴(I 10/[110] ) FinFET遷移率上的影響的匯總表格30。如強(qiáng)調(diào)部分所示，當(dāng)源極/漏極中的Ia方向上拉伸應(yīng)變?cè)黾訒r(shí)，電子遷移率增加且空穴遷移率減小。因此，具有配置以在源極/漏極的Ta方向中提供足夠的拉伸應(yīng)變的應(yīng)力源的η型FinFET20是有益的。
[0041]同時(shí)參見(jiàn)圖4至圖15，示出了相對(duì)于P型FinFETlO的形成具有可調(diào)節(jié)拉伸應(yīng)變的實(shí)施例η型FinFET20的方法?，F(xiàn)參見(jiàn)圖4，該方法通常開(kāi)始于鰭的圖案化。在實(shí)施例中，鰭36和襯底34均由硅形成。但是，可以由諸如Ge、SiGe、或III族至V族材料的多種合適的半導(dǎo)體材料形成鰭36和襯底34。
[0042]在形成鰭36之后，實(shí)施氧化物沉積工藝以在鰭36的對(duì)側(cè)上生成淺溝槽隔離(STI)區(qū)38。其后，實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以使器件的頂面平滑。然后，去除圖4A中所示的硬掩模32。在實(shí)施例中，硬掩模32由兩層形成，即氮化物層位于氧化物層上方。
[0043]在去除硬掩模32之后，實(shí)施講注入(well implantat1n)和退火步驟。其后,沉積偽柵極氧化物40 (B卩，1 0X)(參見(jiàn)圖7)。在沉積偽柵極氧化物40后，如圖5所示，沉積多晶硅層42并使用硬掩模44進(jìn)行圖案化。然后，實(shí)施輕摻雜漏極(LDD)注入工藝及退火工藝。
[0044]仍參見(jiàn)圖5，在LDD注入和退火步驟之后，實(shí)施源極/漏極開(kāi)槽，以提供空間從而形成源極/漏極區(qū)46。通過(guò)已經(jīng)生成的凹槽，外延生長(zhǎng)圖5中所示的源極/漏極區(qū)46。如圖7所示，源極/漏極區(qū)46設(shè)置在偽柵極氧化物40的相對(duì)側(cè)上。
[0045]然后，如圖6所示，電介質(zhì)48在源極/漏極區(qū)46上方形成且鄰近STI區(qū)38。在實(shí)施例中，電介質(zhì)48為層間電介質(zhì)(ILD)。在實(shí)施例中，使用可流動(dòng)化學(xué)汽相沉積(FCVD)工藝形成電介質(zhì)48。
[0046]如圖7所示，間隔件50設(shè)置在電介質(zhì)48的相對(duì)側(cè)上。在實(shí)施例中，在多晶硅層42形成之后形成間隔件50。在形成電介質(zhì)48之后，實(shí)施CMP工藝以使器件的頂面平滑。
[0047]然后，同時(shí)參見(jiàn)圖6至圖8，在中間步驟中所描述的實(shí)施例η型FinFET20(即，NM0S)和鄰近的P型FinFET1 (B卩，PMOS)上方均形成硬掩模52。其后，使用光掩模選擇性地從η型FinFET20去除硬掩模52的部分。然后，按照?qǐng)D7中箭頭所示去除設(shè)置在η型FinFET20中的偽柵極氧化物40上方和兩個(gè)間隔件50之間的多晶硅層42 (參見(jiàn)圖5)。
[0048]在去除多晶硅層42之后，實(shí)施額外的退火工藝。在實(shí)施例中，實(shí)施額外的退火工藝的溫度介于約500°C至650°C之間、時(shí)間介于約60分鐘至約120分鐘之間、和/或壓強(qiáng)為約I個(gè)大氣壓。在其他實(shí)施例中，為達(dá)到期望的結(jié)果可以采用其他溫度、時(shí)間和壓強(qiáng)。
[0049]在實(shí)施例中，如圖9所示，退火工藝導(dǎo)致諸如氮和氫的元素從電介質(zhì)48處以氣體形式排出。當(dāng)元素以氣體形式排出時(shí)，圖9中的電介質(zhì)48收縮或縮小(按照?qǐng)D9中所示箭頭所示)。在實(shí)施例中，相對(duì)于退火工藝之前的電介質(zhì)48的尺寸，退火工藝使電介質(zhì)48縮小約15%至18%。在實(shí)施例中，相對(duì)于圖10中的未經(jīng)歷額外的退火工藝的P型FinFETlO中的電介質(zhì)48，退火工藝減小了如圖9中所示的電介質(zhì)48的高度和寬度。
[0050]如圖9中所示，電介質(zhì)48的收縮或縮小使η型FinFET20中的間隔件50彎曲或變形。實(shí)際上，相對(duì)于圖10中的P型FinFETlO中的直的或未彎曲的間隔件50，圖9中的間隔件50向內(nèi)彎曲。在實(shí)施例中，收縮的電介質(zhì)48的輪廓與圖9中的間隔件50的輪廓相同。在實(shí)施例中，收縮的電介質(zhì)48通常與源極/漏極區(qū)46垂直對(duì)齊。
[0051]仍參見(jiàn)圖9，η型FinFET20中的間隔件50的彎曲或變形橫向地?cái)U(kuò)張了鰭36的柵極區(qū)54。實(shí)際上，通過(guò)縮小的電介質(zhì)48，間隔件50朝向源極/漏極區(qū)46且彼此相對(duì)地向內(nèi)拉伸，其可以在鰭36上方隨后形成柵極結(jié)構(gòu)的位置提供額外的表面區(qū)域。換句話說(shuō)，間隔件50的變形量取決于收縮的電介質(zhì)48，且決定了鰭36中的擴(kuò)大的柵極區(qū)54的長(zhǎng)度。尤其，擴(kuò)大的柵極區(qū)54允許在η型FinFET20中有較長(zhǎng)的溝道。
[0052]在實(shí)施例中，圖9中的每個(gè)間隔件50中部的變形大于間隔件50頂部和底部的變形。此外，在實(shí)施例中，圖9中的間隔件50橫向鄰近擴(kuò)大的柵極區(qū)54及源極/漏極區(qū)46。另外，在實(shí)施例中，圖9中的間隔件50位于收縮的電介質(zhì)48的對(duì)側(cè)上。
[0053]如圖9所示，在實(shí)施額外的退火工藝且η型FinFET20的間隔件50彎曲或變形后，去除圖9中的偽柵極氧化物40并且構(gòu)建圖11、圖13和圖14的柵電極結(jié)構(gòu)56。在實(shí)施例中，柵電極結(jié)構(gòu)56包括界面氧化物58、高k值電介質(zhì)60、和金屬柵極62。
[0054]如圖11所示，在η型FinFET20中形成柵電極結(jié)構(gòu)56之后，實(shí)施CMP工藝以使晶體管的頂面平滑。其后，如圖11和圖12所示，在實(shí)施例η型FinFET20和鄰近的P型FinFETlO上方均形成硬掩模64，然后使用光掩模選擇性地從P型FinFETlO處去除硬掩模64。之后，去除圖12中P型FinFETlO中設(shè)置在偽柵極氧化物40上方及兩個(gè)間隔件50之間的多晶硅層42。
[0055]其后，去除圖12中的偽柵極氧化物40并生成圖15的柵電極結(jié)構(gòu)56。在實(shí)施例中，如圖15所不，柵電極結(jié)構(gòu)56包括界面氧化物58、高k值電介質(zhì)60、和金屬柵極62。如圖15所示，在P型FinFETlO中形成柵電極結(jié)構(gòu)56之后，實(shí)施CMP工藝以使晶體管的頂面平滑。在實(shí)施例中，η型FinFET20及鄰近的p型FinFETlO設(shè)置在相同的硅襯底36或晶圓上。
[0056]參見(jiàn)圖14和圖15，應(yīng)該認(rèn)識(shí)到，η型FinFET20中柵極區(qū)54的水平或橫向的長(zhǎng)度大于P型FinFETlO中的柵極區(qū)54的長(zhǎng)度，p型FinFETlO中的柵極區(qū)54未通過(guò)縮小的電介質(zhì)48及向內(nèi)拉伸的間隔件50進(jìn)行拉伸。此外，η型FinFET20中柵極的高度小于P型FinFET1中柵極的高度。在實(shí)施例中，形成η型FinFET20中的電介質(zhì)48的材料與形成P型FinFETlO中的電介質(zhì)48的材料不同。
[0057]現(xiàn)參見(jiàn)圖16，圖表66示出了使η型FinFET20的電介質(zhì)48經(jīng)歷退火工藝卿，熱工藝)如何影響晶體管柵極長(zhǎng)度的圖表。
[0058]圖19和圖20中的η型FinFET70和74經(jīng)歷了退火工藝從而縮小了電介質(zhì)并彎曲了間隔件。圖19中的晶體管經(jīng)歷了溫度為約600°C且時(shí)間為約2小時(shí)的額外的退火工藝。圖20中的晶體管經(jīng)歷了溫度為約600°C且時(shí)間為約I小時(shí)的退火工藝。其后，測(cè)量圖19和圖20中的晶體管的柵極長(zhǎng)度。所測(cè)量的圖19中的晶體管中的平均柵極長(zhǎng)度(Lg)為34.3nm且所測(cè)量的圖20中的晶體管的平均柵極長(zhǎng)度為33.6nm。
[0059]不同于圖19和圖20中的晶體管，圖17和圖18中的η型FinFET未經(jīng)歷用于縮小電介質(zhì)及彎曲間隔件的額外的退火工藝。所測(cè)量的圖17中的晶體管中的平均柵極長(zhǎng)度(Lg)為30.4nm且所測(cè)量的圖18中的晶體管的平均柵極長(zhǎng)度為31.9nm。因此，如圖16的圖表66所示，相對(duì)于圖17的晶體管中的平均柵極長(zhǎng)度，圖19的晶體管中的平均柵極長(zhǎng)度增加了約3.9nm。同樣的，相對(duì)于圖18的晶體管中的平均柵極長(zhǎng)度，圖20的晶體管中的平均柵極長(zhǎng)度增加了約1.7nm。
[0060]現(xiàn)參見(jiàn)圖21，圖表76表明所示的N應(yīng)力源劃分增加了 η型FinFET20的遷移率。在圖21中，圓形數(shù)據(jù)點(diǎn)對(duì)應(yīng)上文中所描述的經(jīng)歷了額外的退火工藝的晶體管，而菱形數(shù)據(jù)點(diǎn)對(duì)應(yīng)未從額外的退火工藝中受益的晶體管。當(dāng)相對(duì)于閾值電壓(Vts)對(duì)遷移率指數(shù)(1-)進(jìn)行作圖時(shí)，長(zhǎng)溝道(LC) NMOS的遷移率增加約15%。
[0061]在圖22中，示出了在集成電路(例如，η型FinFET20)中調(diào)節(jié)拉伸應(yīng)變的實(shí)施例方法78。在方框80中，在鰭中的柵極區(qū)的相對(duì)側(cè)上形成源極/漏極區(qū)。在方框82中，在鰭上方形成間隔件。間隔件通常鄰近源極/漏極區(qū)。在方框84中，在間隔件之間沉積電介質(zhì)。在方框86中，實(shí)施退火工藝以使電介質(zhì)收縮。電介質(zhì)的收縮使間隔件變形，導(dǎo)致鰭中的柵極區(qū)擴(kuò)大或擴(kuò)張。
[0062]用于在集成電路中調(diào)整拉伸應(yīng)變的實(shí)施例方法包括在鰭中的柵極區(qū)的對(duì)側(cè)上形成源極/漏極區(qū)，在鰭上方形成間隔件，間隔件鄰近源極/漏極區(qū)，在間隔件之間沉積電介質(zhì)；且實(shí)施退火工藝以使電介質(zhì)收縮，電介質(zhì)的收縮使間隔件變形，間隔件的變形擴(kuò)大了鰭中的柵極區(qū)。
[0063]具有可調(diào)節(jié)拉伸應(yīng)變的實(shí)施例鰭式場(chǎng)效應(yīng)晶體管(FinFET)包括鰭中擴(kuò)大的柵極區(qū)對(duì)側(cè)上的源極/漏極區(qū)，設(shè)置在源極/漏極區(qū)上方的收縮的電介質(zhì)，以及設(shè)置在鰭上方的間隔件，間隔件的變形量取決于收縮的電介質(zhì)，并且間隔件的變形量決定了鰭中擴(kuò)大的柵極區(qū)的長(zhǎng)度。
[0064]具有可調(diào)節(jié)拉伸應(yīng)變的實(shí)施例集成電路包括具有第一柵極區(qū)的P型金屬氧化物半導(dǎo)體(PMOS)器件，以及鄰近PMOS器件的η型金屬氧化物半導(dǎo)體(NMOS)器件，NMOS器件包括位于收縮的電介質(zhì)的對(duì)側(cè)上的變形的間隔件，鄰近第二柵極區(qū)的變形的間隔件，第二柵極區(qū)的長(zhǎng)度大于第一柵極區(qū)的長(zhǎng)度。
[0065]雖然根據(jù)示出的實(shí)施例介紹本發(fā)明，但是，說(shuō)明書并不構(gòu)成限制意義。參考說(shuō)明書，示出實(shí)施例的不同修改和組合以及本發(fā)明的其他實(shí)施例對(duì)本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的。因此，所附權(quán)利要求包括任何這樣的修改或?qū)嵤├?br> 【權(quán)利要求】
1.一種在集成電路中調(diào)節(jié)拉伸應(yīng)變的方法，包括: 在鰭中的柵極區(qū)的相對(duì)側(cè)上形成源極/漏極區(qū)； 在所述鰭上方形成間隔件，所述間隔件鄰近所述源極/漏極區(qū)； 在所述間隔件之間沉積電介質(zhì)；以及 實(shí)施退火工藝以使所述電介質(zhì)收縮，所述電介質(zhì)的收縮使所述間隔件變形，所述間隔件的變形擴(kuò)大所述鰭中的所述柵極區(qū)。
2.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括:以約500°C至約650°C之間的溫度實(shí)施所述退火工藝。
3.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括:在約60分鐘至約120分鐘之間的時(shí)間內(nèi)實(shí)施所述退火工藝。
4.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括:在約一個(gè)大氣壓下實(shí)施所述退火工藝。
5.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括:相對(duì)于所述退火工藝之前的所述電介質(zhì)的尺寸，實(shí)施所述退火工藝使所述電介質(zhì)縮小約15%至約18%。
6.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括:實(shí)施所述退火工藝以減小所述電介質(zhì)的高度和寬度。
7.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括:實(shí)施所述退火工藝，以從所述電介質(zhì)中除去氮?dú)夂蜌錃庵械闹辽僖环N。
8.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括:在擴(kuò)張的所述柵極區(qū)上方以及變形的所述間隔件之間構(gòu)建柵電極結(jié)構(gòu)。
9.一種具有可調(diào)節(jié)拉伸應(yīng)變的鰭式場(chǎng)效應(yīng)晶體管(FinFET)，包括: 源極/漏極區(qū)，位于鰭中的擴(kuò)大的柵極區(qū)的相對(duì)側(cè)上； 收縮電介質(zhì)，設(shè)置在所述源極/漏極區(qū)的上方；以及 間隔件，設(shè)置在所述鰭的上方，所述間隔件的變形量取決于所述收縮電介質(zhì)，并且所述間隔件的變形量決定了所述鰭中的所述擴(kuò)大的柵極區(qū)的長(zhǎng)度。
10.一種具有可調(diào)節(jié)拉伸應(yīng)力的集成電路，包括: P型金屬氧化物半導(dǎo)體(PMOS)器件，具有第一柵極區(qū)；以及 η型金屬氧化物半導(dǎo)體(NMOS)器件，鄰近所述PMOS器件，所述NMOS器件包括位于收縮電介質(zhì)的相對(duì)側(cè)上的變形的間隔件，所述變形的間隔件鄰近第二柵極區(qū)，所述第二柵極區(qū)的長(zhǎng)度大于所述第一柵極區(qū)的長(zhǎng)度。
【文檔編號(hào)】H01L27/092GK104183497SQ201310373818
【公開(kāi)日】2014年12月3日 申請(qǐng)日期:2013年8月23日 優(yōu)先權(quán)日:2013年5月23日
【發(fā)明者】江國(guó)誠(chéng), 林志昌, 陳冠霖, 徐廷鋐, 黃俊嘉 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司