具有埋藏鞍形鰭式場效晶體管的sram集成電路及其制造方法
【專利摘要】提供一種具有埋藏鞍形鰭式場效晶體管的SRAM集成電路及其制造方法。一種方法，包含于覆蓋在硅基板上面的第一氧化物層上沉積光阻，使用光阻形成局部的圖案，以在氧化物層上形成兩個(gè)反相器，每一個(gè)反相器具有上拉晶體管、下拉晶體管以及通柵晶體管。該方法涉及在對(duì)應(yīng)于圖案的氧化物層中各向異性蝕刻U型信道，且之后在硅層中各向同性蝕刻U型信道，以形成在硅中的鞍型鰭狀物。在鞍型鰭狀物之上沉積第二氧化物層，且在第二氧化物層之上沉積第一金屬層。在第一金屬層之上形成接點(diǎn)金屬層并平坦化以形成局部互連，局部互連是耦合一個(gè)反相器的柵極電極至另一個(gè)反相器的上拉和下拉晶體管之間的節(jié)點(diǎn)以及至其中一個(gè)通柵晶體管的源極/漏極。
【專利說明】具有埋藏鞍形鰭式場效晶體管的SRAM集成電路及其制造
方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明大體有關(guān)于靜態(tài)隨機(jī)存取內(nèi)存集成電路及其制造方法，且更特別的是，有關(guān)于具有埋藏U型鰭式場效晶體管的靜態(tài)隨機(jī)存取內(nèi)存集成電路及制造此種集成電路的方法。
【背景技術(shù)】
[0002]晶體管，例如金屬氧化物半導(dǎo)體場效晶體管(MOSFET)或僅為場效晶體管(FET)或金屬氧化物半導(dǎo)體晶體管，為大多數(shù)半導(dǎo)體集成電路(IC)的核心構(gòu)件塊。場效晶體管包含源極與漏極區(qū)，在施加至覆于信道上的柵極電極的偏壓影響下，源極和漏極區(qū)之間的電流可通過信道流動(dòng)。某些半導(dǎo)體體集成電路，例如高性能微處理器和內(nèi)存數(shù)組可包含數(shù)百萬的場效晶體管。對(duì)于此種集成電路，減少晶體管尺寸并因而增加晶體管密度在半導(dǎo)體制造產(chǎn)業(yè)中仍然是高優(yōu)先級(jí)。然而，在晶體管尺寸減小時(shí)，晶體管性能必須維持。
[0003]靜態(tài)隨機(jī)存取內(nèi)存(SRAM)集成電路(IC)廣泛地被使用，不僅作為單機(jī)內(nèi)存而且作為例如微處理器中的嵌入式內(nèi)存。這樣的靜態(tài)隨機(jī)存取內(nèi)存集成電路的尺寸顯著地增力口，以至于超過一兆位的內(nèi)存是現(xiàn)在常見的。隨著集成電路尺寸的增加，所以有加工復(fù)雜性。增加集成電路尺寸須要減少在個(gè)別組件的尺寸以及在個(gè)別組件內(nèi)線路和空間的最小特征尺寸、最小寬度。隨著特征尺寸的減小使得加工復(fù)雜性增加，因?yàn)槠渥兊秒y以精確地定義線以及確保在不同加工階層的特征之間有足夠的間距。
[0004]目前已知的靜態(tài)隨機(jī)存取內(nèi)存單元包含六個(gè)晶體管，且除了柵極電極階層之外須要至少三個(gè)金屬階層?？煽康丶庸ざ鄠€(gè)導(dǎo)體階層以及該些導(dǎo)體層的必要接點(diǎn)是困難的，尤其是當(dāng)最小特征尺寸縮小到20奈米(nm)或更小的范圍時(shí)。
[0005]也知道的，高性能場效晶體管(FET)可形成在鰭狀的半導(dǎo)體結(jié)構(gòu)，通常被稱為“鰭式場效晶體管”。集成電路(1C)，包含靜態(tài)隨機(jī)存取內(nèi)存單元，是使用這樣的鰭式場效晶體管所制造。不同于傳統(tǒng)的平面型場效晶體管，有鰭式場效晶體管的半導(dǎo)體區(qū)含有源極-漏極信道，其具有大約垂直于其上形成有裝置的基板晶?；蛐酒谋砻娴啮挔钔庑蔚闹绷?standing)。柵極電極可被設(shè)置在都暴露的鰭狀信道區(qū)的側(cè)邊以及有時(shí)沿著狹窄的頂部邊緣，但這樣的邊緣柵極是不須要的。用語“三柵極(tr1-gate)”是用于涉及具有沿著狹窄的頂部邊緣也沿著側(cè)邊的柵極的鰭型場效晶體管。于此所使用的用語“鰭式場效晶體管”，單數(shù)或復(fù)數(shù)，是意指包含所有這樣的變化。
[0006]鰭式場效晶體管本身提供減少晶體管尺寸同時(shí)維持晶體管性能的雙重目標(biāo)。晶體管性能，通常通過其跨導(dǎo)(transconductance)的量測(cè)，是與晶體管信道的寬度成比例的。在鰭式場效晶體管中，晶體管信道是在至少沿著鰭的垂直的側(cè)壁形成，以促進(jìn)寬信道的形成，并從而增加效能，而無須顯著地增加晶體管所須要的基板表面的區(qū)域。
[0007]然而，即使有鰭式場效晶體管，減少裝置尺寸(且從而特征尺寸)引出了制造問題。這樣的問題包含在柵極長度縮小時(shí)的不利的短信道效應(yīng)以及來自信道的隨機(jī)摻雜波動(dòng)在臨界電壓(最小柵極電壓必要關(guān)閉晶體管為“開啟”)的伴隨變化。臨界電壓(Vt)的變化或波動(dòng)隨后可導(dǎo)致不匹配和不相配的晶體管。一種解決方案是制造具有未摻雜信道的晶體管，但制造這樣的晶體管可能是困難的，特別是在塊體半導(dǎo)體晶圓上形成的裝置。由于在完全耗盡主體中摻雜物的缺乏，有很少或沒有隨機(jī)摻雜波動(dòng)驅(qū)動(dòng)的Vt不匹配，且隨機(jī)電報(bào)噪聲(random telegraph noise, RTN)對(duì)于靜態(tài)隨機(jī)存取內(nèi)存單元成為限制匹配機(jī)制。程序優(yōu)化可改善隨機(jī)電報(bào)噪聲；不匹配的Vt由于隨機(jī)電報(bào)噪聲也隨著區(qū)域放大縮小，如此對(duì)于未來大的靜態(tài)隨機(jī)存取內(nèi)存數(shù)組而言，最大化柵極區(qū)域仍然是重要的目標(biāo)。
[0008]對(duì)于低的靜態(tài)隨機(jī)存取內(nèi)存單元的漏電，柵極引發(fā)的漏極漏電(gate induceddrain leakage, Gidl)是另一個(gè)限制因素。在柵極直接地增加摻雜濃度是須要的，以便得到靜態(tài)隨機(jī)存取內(nèi)存裝置的驅(qū)動(dòng)電流。此有助于增加?xùn)艠O引發(fā)的漏極漏電。
[0009]因此，期望提供一種具有埋藏鞍型鰭式場效晶體管的靜態(tài)隨機(jī)存取內(nèi)存集成電路。另外，期望提供用于制造具有埋藏鞍型鰭式場效晶體管的靜態(tài)隨機(jī)存取內(nèi)存集成電路以減少復(fù)雜性及增加可靠性的方法。此外，從隨后詳細(xì)描述及所附的權(quán)利要求書，配合所附圖式和前述【技術(shù)領(lǐng)域】與【背景技術(shù)】，可清楚明白本發(fā)明的其它期望特征和特性。

【發(fā)明內(nèi)容】

[0010]提供一種用于制造靜態(tài)隨機(jī)存取內(nèi)存集成電路的方法。根據(jù)一個(gè)實(shí)施例，該方法涉及于覆蓋硅基板上面的第一氧化物層上沉積光阻；使用光阻形成局部的圖案，以在氧化物層上形成兩個(gè)上拉晶體管、兩個(gè)下拉晶體管以及兩個(gè)通柵晶體管(pass gatetransistor)。通過在對(duì)應(yīng)于圖案的氧化物層中各向異性蝕刻U型信道，且之后在硅層中各向同性蝕刻U型信道，以形成在硅中的鞍型鰭狀物。在鞍型鰭狀物之上沉積第二氧化物層，且在第二氧化物層之上沉積第一金屬層。
[0011]在另一實(shí)施例中，靜態(tài)隨機(jī)存取內(nèi)存單元包含兩個(gè)埋藏上拉鰭式場效晶體管、兩個(gè)埋藏下拉鰭式場效晶體管、兩個(gè)埋藏通柵鰭式場效晶體管；第一交叉耦合接點(diǎn)是組構(gòu)成電性互連第一上拉晶體管、第一下拉晶體管及第一通柵晶體管；以及第二交叉耦合接點(diǎn)是組構(gòu)成電性互連第二上拉晶體管、第二下拉晶體管及第二通柵晶體管；其中，每一個(gè)埋藏鰭式場效晶體管為U型。在一個(gè)替代實(shí)施例中，U型鰭式場效晶體管為鞍型。
【專利附圖】

【附圖說明】
[0012]以下配合所附圖式來敘述本發(fā)明，其中相同的組件符號(hào)是指相似的組件，且其中:
[0013]圖1為具有埋藏U型鰭式場效晶體管的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的六個(gè)晶體管的靜態(tài)隨機(jī)存取內(nèi)存單元的示例性示意布局的透視圖；
[0014]圖2為圖1的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的示意透視圖，用以說明后氧化物填充加工步驟；
[0015]圖3為圖2的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的示意透視圖，用以說明接點(diǎn)形成；
[0016]圖4為圖1的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖；[0017]圖5為圖3的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖；
[0018]圖6為在用于形成埋藏鰭式場效晶體管的氮化物硬掩模加工步驟后的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖；
[0019]圖7為與圖6有關(guān)的邏輯區(qū)域的橫截面圖；
[0020]圖8為沿著圖6的線A-A的橫截面圖；
[0021]圖9為沿著圖6的線B-B的橫截面圖；
[0022]圖10為沿著圖6的線C-C的橫截面圖；
[0023]圖11為在用于形成埋藏鰭式場效晶體管的非選擇性的氧化物/聚丙烯加工步驟后的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖；
[0024]圖12為與圖11有關(guān)的邏輯區(qū)域的橫截面圖；
[0025]圖13為沿著圖11的線A-A的橫截面圖；
[0026]圖14為沿著圖11的線B-B的橫截面圖；
[0027]圖15為沿著圖11的線C-C的橫截面圖；
[0028]圖16為在鰭狀物形成加工步驟后的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖；
[0029]圖17為與圖16有關(guān)的邏輯區(qū)域的橫截面圖；
[0030]圖18為沿著圖16的線A-A的橫截面圖；
[0031]圖19為沿著圖16的線B-B的橫截面圖；
[0032]圖20為沿著圖16的線C-C的橫截面圖；
[0033]圖21為在柵極氧化物、金屬填充及金屬凹陷RIE加工步驟后的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖；
[0034]圖22為與圖21有關(guān)的邏輯區(qū)域的橫截面圖；
[0035]圖23為沿著圖21的線A-A的橫截面圖；
[0036]圖24為沿著圖21的線B-B的橫截面圖；
[0037]圖25為沿著圖21的線C-C的橫截面圖；
[0038]圖26為在取代柵極加工步驟后的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖；
[0039]圖27為與圖26有關(guān)的邏輯區(qū)域的橫截面圖，用以說明取代柵極；
[0040]圖28為沿著圖26的線A-A的橫截面圖；
[0041]圖29為沿著圖26的線B-B的橫截面圖；
[0042]圖30為沿著圖26的線C-C的橫截面圖；
[0043]圖31為在接點(diǎn)形成加工步驟后的靜態(tài)隨機(jī)存取內(nèi)存集成電路的一部分的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖；
[0044]圖32為與圖31有關(guān)的邏輯區(qū)域的橫截面圖，用以說明取代柵極和接點(diǎn)；
[0045]圖33為沿著圖31的線A-A的橫截面圖；
[0046]圖34為沿著圖31的線B-B的橫截面圖；
[0047]圖35為沿著圖31的線C-C的橫截面圖；以及
[0048]圖36為與制造具有埋藏鞍型鰭式場效晶體管的靜態(tài)隨機(jī)存取內(nèi)存裝置有關(guān)的各個(gè)程序步驟的流程圖。
[0049]符號(hào)說明
[0050]100、200、300、600 靜態(tài)隨機(jī)存取內(nèi)存單元
[0051]102、104半導(dǎo)體基板塊
[0052]120、136、323、331 下拉晶體管
[0053]121、125源極區(qū)
[0054]122鰭狀物
[0055]123、127漏極區(qū)
[0056]124、134、321、333 上拉晶體管
[0057]125放大窗口、放大圖
[0058]127、129線
[0059]128、130、328通柵晶體管
[0060]131源極區(qū)、通柵晶體管
[0061]202氧化物填充層
[0062]304,314第二電位源接點(diǎn)、金屬接點(diǎn)
[0063]309、311非主動(dòng)裝置
[0064]310,312金屬接點(diǎn)
[0065]319,312第一電位源接點(diǎn)
[0066]320,308互連、互連金屬
[0067]330第一反相器、交叉稱合反相器
[0068]332第二反相器、交叉稱合反相器
[0069]602、604、606氧化物區(qū)
[0070]608、610、612氮化物層
[0071]1100硬掩模層、抗蝕層
[0072]1102主動(dòng)區(qū)域
[0073]1104周邊邏輯區(qū)域
[0074]1601、1602深度
[0075]1622氮化物
[0076]1624>2402氧化物`
[0077]1626、2304硅
[0078]1802虛線
[0079]1804、1902信道
[0080]1806頂部
[0081]1808底部
[0082]2002上拉鰭狀物
[0083]2004下拉鰭狀物
[0084]2102金屬填充層
[0085]2200氮化物
[0086]2300頂部表面[0087]2600氧化物填充層
[0088]2604氮化物層
[0089]3102氧化物罩
[0090]3600程序、方法
[0091]3602 至 3612步驟。
【具體實(shí)施方式】
[0092]下面的詳細(xì)描述本質(zhì)上僅是示例性，并無意限制發(fā)明或應(yīng)用以及發(fā)明的用途。此外，無意受前面的【技術(shù)領(lǐng)域】、【背景技術(shù)】、
【發(fā)明內(nèi)容】
或下列的【具體實(shí)施方式】中所提出任何明示或暗示的理論約束。
[0093]圖1為具有埋藏U型(或鞍形)鰭式場效晶體管的六個(gè)晶體管的靜態(tài)隨機(jī)存取內(nèi)存單元100的示例性示意布局的透視圖。在靜態(tài)隨機(jī)存取內(nèi)存集成電路(IC)中，這樣的單元將多次以規(guī)律的行和列的數(shù)組被復(fù)制。隨機(jī)存取內(nèi)存單元100包含六個(gè)晶體管:各自的上拉(pull up)晶體管124和134 ;各自的下拉(pull down)晶體管120和136 ;以及各自的通柵(pass gate)晶體管128和130。每一個(gè)晶體管包含形成在半導(dǎo)體基板中分隔開的源極和漏極區(qū)，通過柵極電極而分離，該柵極電極選擇性地控制通過在源極和漏極間延伸的信道的電流流動(dòng)。柵極電極 是通過柵極電介質(zhì)與下層的信道電性絕緣。這樣的金屬氧化物半導(dǎo)體晶體管可以是P-信道金屬氧化物半導(dǎo)體(PMOS)或N-信道金屬氧化物半導(dǎo)體(NMOS)。
[0094]舉例來說，下拉晶體管120包含形成在半導(dǎo)體(例如硅)基板塊102中的源極區(qū)121和漏極區(qū)123。上拉晶體管124包含形成在半導(dǎo)體基板塊104中的源極區(qū)125和漏極區(qū)127。通柵晶體管130共享下拉晶體管120的一個(gè)共有漏極區(qū)，且更包含源極區(qū)131，也是形成在半導(dǎo)體基板塊102中。盡管實(shí)際的晶體管裝置被埋藏，并因而在圖1的視圖所隱藏，但這些埋藏的鰭式場效晶體管裝置類似U型或或鞍型，如在放大窗口 125所示。此U型，以及多個(gè)U型裝置的制造方式，將在下面詳細(xì)描述。
[0095]現(xiàn)在請(qǐng)參考圖3，靜態(tài)隨機(jī)存取內(nèi)存單元100更包含兩個(gè)交叉耦合反相器330和332。第一反相器330包含接合在共享交叉耦合接點(diǎn)及互連308的上拉晶體管124和下拉晶體管120。第二反相器332包含具有共享交叉耦合接點(diǎn)及互連320的上拉晶體管134和下拉晶體管136。通過延伸該交叉耦合接點(diǎn)下至埋藏的裝置以促進(jìn)兩個(gè)反相器的交叉耦合。上拉晶體管124和134的源極各自對(duì)應(yīng)于金屬接點(diǎn)310和312而耦合至第一電位源VDD，且下拉晶體管120和136的源極各自對(duì)應(yīng)于金屬接點(diǎn)304和314而耦合至第二電位源Vss。通過各自的通柵晶體管128和130的讀取或?qū)懭胍源嫒≡搯卧?請(qǐng)參考圖1和圖3圖)。
[0096]如眾所周知，諸如靜態(tài)隨機(jī)存取內(nèi)存集成電路的集成電路是形成在半導(dǎo)體基板中以及半導(dǎo)體基板上，而制造程序涉及一系列的光微影成像(photolithographic)加工步驟，其中，曝光感光材料層以通過光掩模傳遞放射，以轉(zhuǎn)移光掩模上的影像到感光材料層。之后，顯影感光材料層且使用所得到的圖案化掩模作為程序掩模，以供蝕刻、離子植入或其它加工步驟。
[0097]在傳統(tǒng)的方法中，在柵極階層上方須要三個(gè)金屬階層以完成靜態(tài)隨機(jī)存取內(nèi)存單元。三個(gè)金屬階層的接點(diǎn)必須被蝕刻通過兩個(gè)不同厚度的絕緣體，因?yàn)樗鼈兪沟迷诓煌A層(柵極電極階層和有主動(dòng)硅階層)的單元接觸。靜態(tài)隨機(jī)存取內(nèi)存布局是密集的，且正確地蝕刻接點(diǎn)對(duì)于該些階層的制作程序是關(guān)鍵的。由于特征尺寸的減小，使得正確地且可靠地蝕刻接點(diǎn)變成越來越難。金屬層I通常用于靜態(tài)隨機(jī)存取內(nèi)存單元中局部連接以及用于布線通過至金屬層2。在靜態(tài)隨機(jī)存取內(nèi)存單元中的第三個(gè)金屬化層增加在覆蓋物上及在該層的關(guān)鍵尺寸上的限制，并且因而增加了制造程序的復(fù)雜性。
[0098]于此所描述的是依照各種實(shí)施例的一種具有埋藏U型鰭式場效晶體管的靜態(tài)隨機(jī)存取內(nèi)存集成電路以及用于制造這樣的集成電路的方法。在MOS半導(dǎo)體裝置的制造的各個(gè)步驟是眾所周知的，且為簡潔起見，于本文中許多常規(guī)的步驟將僅簡要地提及或者完全省略而不提供已知程序的細(xì)節(jié)。而用語“M0S”嚴(yán)格來說是指具有金屬柵極電極覆蓋在氧化物柵極絕緣體上的裝置，于此使用的用語是指具有柵極電極的任何裝置，無論是金屬或其它導(dǎo)電材料覆蓋在柵極絕緣體上面，無論覆蓋在半導(dǎo)體基板上面的是氧化物或其它電介質(zhì)材料。
[0099]根據(jù)一個(gè)實(shí)施例，用于制造具有埋藏U型或鞍型的鰭式場效晶體管的靜態(tài)隨機(jī)存取內(nèi)存集成電路的方法由識(shí)別開始，其鞍狀或U型的鰭式場效晶體管允許晶體管柵極長度增加(相對(duì)于矩形柵極組構(gòu))在30至40%的范圍內(nèi)，而不影響在給定體積的靜態(tài)隨機(jī)存取內(nèi)存單元內(nèi)的晶體管密度。在此方面，雖已提出了鞍型的鰭式場效晶體管，然而在靜態(tài)隨機(jī)存取內(nèi)存集成電路的背景下，本發(fā)明是涉及一種新穎的且非顯而易見的埋藏鞍型鰭式場效晶體管的技術(shù)。
[0100]現(xiàn)在請(qǐng)參考圖2，顯示在靜態(tài)隨機(jī)存取內(nèi)存單元200 (對(duì)應(yīng)于圖1的靜態(tài)隨機(jī)存取內(nèi)存單元100)之上形成后氧化物填充層202之后的靜態(tài)隨機(jī)存取內(nèi)存單元200。更具體地說，有關(guān)于取代柵極的形成的程序步驟是在集成電路的周邊邏輯區(qū)域(未圖標(biāo))完成，而不是在集成電路的主動(dòng)區(qū)或內(nèi)存區(qū)域，因?yàn)轹捠綀鲂Ьw管埋藏在金屬層下(下面會(huì)作更詳細(xì)描述)。取代柵極整合所涉及的特定程序步驟是眾所周知的，且在這里不須要進(jìn)一步詳細(xì)描述。
[0101]請(qǐng)?jiān)俅螀⒖紙D3，現(xiàn)在將描述說明實(shí)現(xiàn)反相器的交叉耦合的金屬接點(diǎn)，也稱作靜態(tài)隨機(jī)存取內(nèi)存單元的布線。更具體地說，共有八個(gè)裝置顯示在圖3的實(shí)施例中。其中，有六個(gè)主動(dòng)晶體管以及兩個(gè)非主動(dòng)晶體管。六個(gè)主動(dòng)晶體管為上拉晶體管321和333、下拉晶體管323和331以及通柵晶體管128和328。通過各自的交叉接點(diǎn)和互連金屬308和320，各自的非主動(dòng)裝置309和311從它們的柵極至鄰近的上拉晶體管的漏極是短路的。它們僅僅被用于布線，以使各自的反相器330和332經(jīng)過各自的互連308和320而產(chǎn)生交叉耦合及互連。
[0102]現(xiàn)在請(qǐng)參考圖4，為圖1的靜態(tài)隨機(jī)存取內(nèi)存單元100的上視圖，其包含上拉晶體管124和134、下拉晶體管120和136、通柵晶體管128和131以及非主動(dòng)連接309和311。圖5是圖3的靜態(tài)隨機(jī)存取內(nèi)存單元300的上視圖，且其包含具有各自的第一電位源(Vdd)接點(diǎn)319、312、各自的第二電位源(Vss)接點(diǎn)304、314以及各自的交叉耦合接點(diǎn)和互連308和320的反相器330和332。
[0103]現(xiàn)在將配合圖6至圖35來描述用于制造在靜態(tài)隨機(jī)存取內(nèi)存單元內(nèi)的埋藏鞍型鰭式場效晶體管的程序步驟。
[0104]圖6為具有各自的氧化物區(qū)602、604和606以及各自的氮化物層608、610和612的靜態(tài)隨機(jī)存取內(nèi)存單元600的上視圖。在STI形成和表面氧化之后，可對(duì)nmos裝置和pmos裝置各自地執(zhí)行S/D植入以成為靜態(tài)隨機(jī)存取內(nèi)存區(qū)。之后，在主動(dòng)區(qū)中執(zhí)行氮化物硬掩模沉積步驟，作為埋藏鰭式場效晶體管程序。圖7為靜態(tài)隨機(jī)存取內(nèi)存單元600的周邊邏輯區(qū)的側(cè)邊橫截面圖。圖8為通過沿著圖6的線A-A所得到硅的橫截面圖。圖9為通過沿著圖6的線B-B所得到氧化物的橫截面圖，以及圖10為通過沿著圖6的線C-C所得到硅和氧化物的橫截面圖。
[0105]現(xiàn)在請(qǐng)參考圖11至圖15，用于形成埋藏鞍型鰭式場效晶體管的微影(lithography)和蝕刻加工步驟是在主動(dòng)區(qū)中執(zhí)行。最初，硬掩模(例如，碳/氮氧化娃)層1100是沉積在包含主動(dòng)(內(nèi)存)區(qū)域1102和周邊邏輯區(qū)域1104兩者的整個(gè)基板之上。如下面所解釋的，硬掩模仍然是在邏輯區(qū)之上，以在主動(dòng)(SRAM)區(qū)的加工期間保護(hù)它。用于埋藏鰭式場效晶體管的程序順序是類似于埋藏字符線(wordline)的程序順序，這是工業(yè)中DRAM制造的標(biāo)準(zhǔn)。
[0106]更具體地說，執(zhí)行埋藏鰭式場效晶體管(BF)的微影步驟，在硅中創(chuàng)造圖案以用于形成埋藏鰭式場效晶體管。接著是BF蝕刻步驟，例如，一種非選擇性的氧化物/硅蝕刻以創(chuàng)造U型結(jié)構(gòu)的圖案，以用于之后形成埋藏鰭式場效晶體管。圖12為邏輯區(qū)域的側(cè)邊橫截面圖，其通過硬掩模以于前述的微影和蝕刻步驟受到保護(hù)。圖13為說明U型結(jié)構(gòu)通過沿著圖11的線A-A所得到硬掩模、氮化物、氧化物、和硅的橫截面圖。圖14為通過沿著圖11的線B-B所得到硬掩模、氮化物和氧化物的橫截面圖。圖15為通過沿著圖11的線C-C所得到柵極區(qū)的橫截面圖。
[0107]現(xiàn)在轉(zhuǎn)向圖16至圖20，先前在圖11所鋪設(shè)的抗蝕層(硬掩模)1100被剝離(移除)。鰭狀物形成后，繼續(xù)進(jìn)行氧化物層的各向異性的STI凹陷(蝕刻)，隨后進(jìn)行硅的各向同性的薄化。圖16為圖11的靜態(tài)隨機(jī)存取內(nèi)存單元的上視圖，而硬掩模層1100被移除。圖17為靜態(tài)隨機(jī)存取內(nèi)存集成電路的周邊邏輯區(qū)域的橫截面圖，此不受前述的鰭狀物形成步驟的影響。圖18為通過沿著圖16的線A-A所得到氮化物1622、氧化物1624和硅1626的橫截面圖。圖19為通過沿著圖16的線B-B所得到氮化物和氧化物的橫截面圖，以及圖20為通過沿著圖16的線C-C所得到柵極區(qū)的橫截面圖。
[0108]繼續(xù)參考圖18和圖19，U型信道1804最初在硅中是蝕刻至深度1601，而形成各鰭狀物的頂部1806。各向同性主動(dòng)的薄化加寬信道1804(由圖18的左邊到右邊)，如虛線1802所表示，以形成各鰭狀物的底部1808。被各向同性地蝕刻至深度1602的硅是對(duì)應(yīng)于在氧化物中信道1902的深度。此主動(dòng)區(qū)域薄化(硅薄化)具有在硅中薄化所形成的鰭狀物、形成埋藏鞍型結(jié)構(gòu)的效果。
[0109]在圖20中是說明所得到的鞍型硅鰭狀物，其顯示上拉鰭狀物2002和稍微寬的下拉鰭狀物2004。此鞍狀組構(gòu)通常是對(duì)應(yīng)于圖1的放大圖125中所示的鰭狀物122。尤其，沿著圖16的線A-A的視圖(如圖18所示)是類似于沿著圖1的線129的視圖，且沿著圖16的線C-C的視圖(如圖20所示)是類似于沿著圖1的線127的視圖。
[0110]現(xiàn)在請(qǐng)參考圖21至圖25，將進(jìn)行說明與布置金屬線以制造在鞍型硅鰭狀物上的鰭式場效晶體管有關(guān)的程序步驟。程序由柵極氧化物形成(未圖標(biāo))開始，然后接著沉積金屬填充(通常滿溢)層2102，以及CMP研磨步驟以向下移除過量金屬至氮化物2200的頂部表面2300。隨后在硅2304(圖23)和氧化物2402 (圖24)的U型區(qū)域中進(jìn)行反應(yīng)性離子蝕刻(RIE)。反應(yīng)性離子蝕刻的金屬凹陷對(duì)于氮化物是有選擇性；也就是說，其保護(hù)氮化物且僅蝕刻金屬。
[0111]如果集成電路包含一種低漏電的靜態(tài)隨機(jī)存取內(nèi)存，中能隙功函數(shù)(midgap workfunction)允許η-型和p-型裝置兩者使用相同的金屬。另一方面,如果涉及一種高性能的靜態(tài)隨機(jī)存取內(nèi)存，兩個(gè)不同的功函數(shù)(WF)金屬可使用標(biāo)準(zhǔn)技術(shù)對(duì)η型鰭式場效晶體管和P型鰭式場效晶體管裝置進(jìn)行沉積及圖案化(例如，使用連續(xù)的微影掩模和濕蝕刻)。
[0112]現(xiàn)在請(qǐng)參考圖26至圖30，其顯示與在邏輯區(qū)域中形成虛擬(dummy)柵極和取代(replacement)柵極，以及在主動(dòng)區(qū)形成鰭式場效晶體管罩(cap)有關(guān)的程序步驟。在靜態(tài)隨機(jī)存取內(nèi)存區(qū)中也可使用S/D植入以實(shí)現(xiàn)U型鰭式場效晶體管的S/D摻雜。或者，可在U型鰭式場效晶體管形成之前(如上述結(jié)合圖6)以及和用于調(diào)諧原因的邏輯S/D植入之前執(zhí)行S/D植入。程序由鋪上氧化物填充層2600開始，使用CMP向下拋光(停止在氮化物層2604)，然后執(zhí)行去渣(deglazing)(氧化物蝕刻)步驟及氮化物帶。在邏輯區(qū)域中形成取代柵極，且在主動(dòng)區(qū)中形成鰭式場效晶體管罩，全部依照已知、標(biāo)準(zhǔn)的程序和材料。
[0113]現(xiàn)在請(qǐng)參考圖31至圖35，將說明與例如圖3所示的建立交叉耦合接典和互連的接點(diǎn)形成有關(guān)的程序步驟。最初鋪設(shè)氧化物罩3102以保護(hù)先前在邏輯區(qū)域中形成的柵極。接點(diǎn)形成是涉及沉積硬掩模、光微影圖案化以及向下蝕刻穿過氧化物層(使用RIE)以創(chuàng)造接點(diǎn)孔洞，停止在主動(dòng)硅上。在孔洞中沉積阻擋層(例如，氮化鈦)，接著以金屬(例如，鎢)填充(通常滿溢)孔洞，然后執(zhí)行CMP，全部依照標(biāo)準(zhǔn)的技術(shù)和材料。
[0114]根據(jù)一個(gè)實(shí)施例，最終平坦化上述的金屬接點(diǎn)以形成至少:柵極電極；源極/漏極接點(diǎn)；接點(diǎn)至耦合通柵晶體管的節(jié)點(diǎn)、上拉和下拉晶體管之間的共享節(jié)點(diǎn)、和交叉耦合柵極電極；以及用于耦合上拉晶體管至一電位節(jié)點(diǎn)(例如，Vdd)和耦合下拉晶體管至另一電位節(jié)點(diǎn)(例如，Vss)的接點(diǎn)。柵極電極材料從而形成局部互連:耦合每一上拉晶體管的柵極電極至其相關(guān)的下拉晶體管以形成共享的柵極電極；在共享反相器節(jié)點(diǎn)耦合每一上拉晶體管至其相關(guān)的下拉晶體管；耦合共享的柵極電極至相對(duì)的反相器對(duì)的上拉和下拉晶體管之間的共享反相器節(jié)點(diǎn)；耦合通柵晶體管的源極/漏極至共享的反相器節(jié)點(diǎn)；以及提供靜態(tài)隨機(jī)存取內(nèi)存單元被耦合至電位來源Vdd和Vss。
[0115]現(xiàn)在請(qǐng)參考圖36，其為與制造靜態(tài)隨機(jī)存取內(nèi)存集成電路有關(guān)的實(shí)施例的示例性程序3600，包括沉積(步驟3602)覆蓋硅基板上面的第一氧化物層上的光阻層，以及使用光阻形成(步驟3604)局部的圖案，以在氧化物層上形成兩個(gè)上拉晶體管、兩個(gè)下拉晶體管以及兩通柵晶體管。方法3600進(jìn)一步包含在對(duì)應(yīng)于晶體管的圖案的氧化物層中各向異性蝕刻(步驟3606)U型溝槽，然后在硅層中各向同性蝕刻(步驟3608)U型信道，以在硅中形成鞍型鰭狀物。之后，在鞍型鰭狀物之上沉積(步驟3610)第二氧化物層。最后，在第二氧化物層之上沉積(步驟3612)第一金屬層。
[0116]雖然前述具體實(shí)施例中已經(jīng)描述至少一個(gè)實(shí)施例，但應(yīng)理解到仍有許多變化存在。也應(yīng)理解到示例性實(shí)施例僅為范例，且無意以任何方式限制本發(fā)明的范圍、可應(yīng)用性或組態(tài)。相反地，上述【具體實(shí)施方式】將為本領(lǐng)域技術(shù)人員在實(shí)現(xiàn)示例性實(shí)施例上提供一個(gè)方便的路線圖。應(yīng)理解的，組件的功能與配置可有各種變化，而不脫離在所附的權(quán)利要求書中及法律等效者所提出的本發(fā)明的范圍。
【權(quán)利要求】
1.一種制造靜態(tài)隨機(jī)存取內(nèi)存集成電路(IC)的方法，包括: 于覆蓋在硅基板上面的第一氧化物層上沉積光阻； 使用該光阻以形成局部的圖案，以在該氧化物層上形成兩個(gè)上拉晶體管、兩個(gè)下拉晶體管以及兩個(gè)通柵晶體管； 在對(duì)應(yīng)于該圖案的該氧化物層中各向異性蝕刻U型信道； 在該硅層中各向同性蝕刻U型信道，以形成在硅中的鞍型鰭狀物； 在該鞍型鰭狀物之上沉積第二氧化物層；以及 在該第二氧化物層上沉積第一金屬層。
2.根據(jù)權(quán)利要求1所述的方法，更包括: 形成柵極電極及局部互連，以將其中一個(gè)該上拉晶體管和其中一個(gè)該下拉晶體管耦合至另一上拉晶體管和下拉晶體管之間的節(jié)點(diǎn)以及至該通柵晶體管的源極/漏極。
3.根據(jù)權(quán)利要求1所述的方法，其中，沉積光阻包括在該靜態(tài)隨機(jī)存取內(nèi)存集成電路的主動(dòng)區(qū)域和邏輯區(qū)域兩者之上沉積該光阻。
4.根據(jù)權(quán)利要求1所述的方法，更包括光微影圖案化該光阻。
5.根據(jù)權(quán)利要求1所述的方法，更包括在該各向異性蝕刻之前從該主動(dòng)區(qū)域移除該光阻。
6.根據(jù)權(quán)利要求1所述的方法，其中，該各向異性蝕刻包括該第一氧化物層的STI凹陷蝕刻。
7.根據(jù)權(quán)利要求1所述的方法，更包括形成η型場效晶體管和P型場效晶體管兩者。
8.根據(jù)權(quán)利要求7所述的方法，其中，該方法包括形成低漏電的靜態(tài)隨機(jī)存取內(nèi)存。
9.根據(jù)權(quán)利要求8所述的方法，其中，沉積該第一金屬層包括沉積單一金屬物種。
10.根據(jù)權(quán)利要求7所述的方法，其中，該方法包括形成高性能的靜態(tài)隨機(jī)存取內(nèi)存。
11.根據(jù)權(quán)利要求10所述的方法，其中，沉積該第一金屬層包括沉積兩種單獨(dú)的金屬功函數(shù)。
12.根據(jù)權(quán)利要求1所述的方法，更包括: 在該靜態(tài)隨機(jī)存取內(nèi)存集成電路的該邏輯區(qū)域中形成取代柵極；以及 在該靜態(tài)隨機(jī)存取內(nèi)存集成電路的該主動(dòng)區(qū)域中形成場效晶體管罩。
13.根據(jù)權(quán)利要求1所述的方法，更包括在該上拉晶體管、該下拉晶體管及該通柵晶體管之上形成接點(diǎn)金屬層。
14.根據(jù)權(quán)利要求13所述的方法，更包括: 平坦化該接點(diǎn)金屬層以形成:柵極電極；源極/漏極接點(diǎn)；接點(diǎn)至耦合該通柵晶體管的節(jié)點(diǎn)、上拉和下拉晶體管之間的共享節(jié)點(diǎn)、和交叉耦合柵極電極；以及用于耦合該上拉晶體管至第一電位節(jié)點(diǎn)及該下拉晶體管至第二電位節(jié)點(diǎn)的接點(diǎn)。
15.根據(jù)權(quán)利要求14所述的方法，其中，該第一電位節(jié)點(diǎn)是對(duì)應(yīng)于VDD，以及該第二電位節(jié)點(diǎn)是對(duì)應(yīng)于Vss。
16.根據(jù)權(quán)利要求13所述的方法，更包括在沉積該金屬接點(diǎn)層之前，在該晶體管之上沉積阻擋層。
17.根據(jù)權(quán)利要求16所述的方法，其中，沉積該阻擋層包括沉積氮化鈦，以及沉積該金屬接點(diǎn)層包括沉積鎢。
18.—種以權(quán)利要求1所述的方法所構(gòu)成的靜態(tài)隨機(jī)存取內(nèi)存單元。
19.一種靜態(tài)隨機(jī)存取內(nèi)存集成電路，包括: 兩個(gè)埋藏上拉鰭式場效晶體管； 兩個(gè)埋藏下拉鰭式場效晶體管； 兩個(gè)埋藏通柵鰭式場效晶體管； 第一交叉耦合接點(diǎn)，其組構(gòu)成電性互連第一個(gè)該上拉晶體管、第一個(gè)該下拉晶體管以及第一個(gè)該通柵晶體管；以及 第二交叉耦合接點(diǎn)，其組構(gòu)成電性互連第二個(gè)該上拉晶體管、第二個(gè)該下拉晶體管以及第二個(gè)該通柵晶體管； 其中，每一個(gè)該埋藏鰭式場效晶體管為U型。
20.根據(jù)權(quán)利要求19所述的靜態(tài)隨機(jī)存取內(nèi)存集成電路，其中，每一個(gè)該U型鰭式場效晶體管為鞍型。
【文檔編號(hào)】H01L27/11GK103579242SQ201310347082
【公開日】2014年2月12日 申請(qǐng)日期:2013年8月9日 優(yōu)先權(quán)日:2012年8月9日
【發(fā)明者】P·巴爾斯, M·哥德巴赫 申請(qǐng)人:格羅方德半導(dǎo)體公司