半導(dǎo)體元件及其制造方法
【專利摘要】本發(fā)明是有關(guān)于一種半導(dǎo)體元件及其制造方法。該半導(dǎo)體元件包括一基板、多個(gè)摻雜條(doping?strips)、一記憶材料層、多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)(conductive?damascene?structure)以及一介電結(jié)構(gòu)。摻雜條形成于基板內(nèi)。記憶材料層形成于基板上，記憶材料層包括一記憶區(qū)，記憶區(qū)位于摻雜條的兩側(cè)。導(dǎo)電鑲嵌結(jié)構(gòu)形成于記憶材料層上。介電結(jié)構(gòu)形成于摻雜條上及導(dǎo)電鑲嵌結(jié)構(gòu)之間。導(dǎo)電鑲嵌結(jié)構(gòu)的延伸方向是垂直于摻雜條的延伸方向。本發(fā)明通過(guò)應(yīng)用鑲嵌的方式形成導(dǎo)電鑲嵌結(jié)構(gòu)，使得各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)的寬度值的均勻性提升，導(dǎo)電鑲嵌結(jié)構(gòu)之間具有良好的絕緣性，降低了字線之間短路的機(jī)率，提升了記憶裝置的可靠性。
【專利說(shuō)明】半導(dǎo)體元件及其制造方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體元件及其制造方法，特別是涉及一種具有導(dǎo)電鑲嵌結(jié)構(gòu)的半導(dǎo)體元件及其制造方法。

【背景技術(shù)】
[0002]在制作記憶裝置的字線的工藝中，傳統(tǒng)的方式是先沉積一整片的多晶硅(polysilicon)層后，接著蝕刻多晶硅層而形成多條字線，再在字線之間蝕刻出來(lái)的空間中填入介電材料。然而，隨著記憶裝置的縮小，字線寬度及彼此之間的間隙也減小，以蝕刻工藝制作字線容易發(fā)生多晶娃殘留(polysilicon stringer)的問(wèn)題。也就是說(shuō)，字線之間容易因?yàn)槲g刻不完全而殘留的多晶硅發(fā)生短路，導(dǎo)致記憶裝置的可靠性降低。
[0003]由此可見(jiàn)，上述現(xiàn)有的半導(dǎo)體元件及其制造方法在產(chǎn)品結(jié)構(gòu)、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問(wèn)題，相關(guān)廠商莫不費(fèi)盡心思來(lái)謀求解決之道，但長(zhǎng)久以來(lái)一直未見(jiàn)適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品及方法又沒(méi)有適切的結(jié)構(gòu)及方法能夠解決上述問(wèn)題，此顯然是相關(guān)業(yè)者急欲解決的問(wèn)題。因此如何能創(chuàng)設(shè)一種新的半導(dǎo)體元件及其制造方法，以提高記憶裝置的可靠性，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。


【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于，克服現(xiàn)有的半導(dǎo)體元件及其制造方法存在的缺陷，而一種新的半導(dǎo)體元件及其制造方法，所要解決的技術(shù)問(wèn)題是使其在半導(dǎo)體元件中應(yīng)用鑲嵌的方式形成導(dǎo)電鑲嵌結(jié)構(gòu)，使得各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)的寬度值的均勻性提升，導(dǎo)電鑲嵌結(jié)構(gòu)之間具有良好的絕緣性，可以降低字線之間短路的機(jī)率，并提升記憶裝置的可靠性、操作性能與其工藝產(chǎn)率，非常適于實(shí)用。
[0005]本發(fā)明的目的及解決其技術(shù)問(wèn)題是采用以下技術(shù)方案來(lái)實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件。半導(dǎo)體元件包括一基板、多個(gè)摻雜條(doping strips)、一記憶材料層、多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)(conductive damascene structure)以及一介電結(jié)構(gòu)。摻雜條形成于基板內(nèi)。記憶材料層形成于基板上，記憶材料層包括一記憶區(qū)位于摻雜條的兩側(cè)。導(dǎo)電鑲嵌結(jié)構(gòu)形成于記憶材料層上。介電結(jié)構(gòu)形成于摻雜條上及導(dǎo)電鑲嵌結(jié)構(gòu)之間。導(dǎo)電鑲嵌結(jié)構(gòu)的延伸方向是垂直于摻雜條的延伸方向。
[0006]本發(fā)明的目的及解決其技術(shù)問(wèn)題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
[0007]前述的半導(dǎo)體元件，還包括多個(gè)導(dǎo)電層，形成于該些導(dǎo)電鑲嵌結(jié)構(gòu)和該記憶材料層之間。
[0008]前述的半導(dǎo)體元件，其中該些導(dǎo)電鑲嵌結(jié)構(gòu)的寬度是小于該些導(dǎo)電層的寬度。
[0009]前述的半導(dǎo)體元件，其中該些導(dǎo)電鑲嵌結(jié)構(gòu)是由一金屬材料或多晶硅制成。
[0010]前述的半導(dǎo)體元件，其中該介電結(jié)構(gòu)包括:一第一介電層，形成于該些摻雜條上；及一第二介電層，形成于該第一介電層上及該些導(dǎo)電鑲嵌結(jié)構(gòu)之間；其中該第一介電層的材質(zhì)為金屬氧化物，該第二介電層的材質(zhì)為金屬氮化物。
[0011]本發(fā)明的目的及解決其技術(shù)問(wèn)題還采用以下技術(shù)方案來(lái)實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件的制造方法。半導(dǎo)體元件的制造方法包括以下步驟。提供一基板；形成多個(gè)摻雜條于基板內(nèi)；形成一記憶材料層于基板上，記憶材料層包括位于重?fù)诫s條的兩側(cè)的一記憶區(qū)；形成多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)于記憶材料層上；以及形成一介電結(jié)構(gòu)于摻雜條上及導(dǎo)電鑲嵌結(jié)構(gòu)之間，其中導(dǎo)電鑲嵌結(jié)構(gòu)的延伸方向是垂直于摻雜條的延伸方向。
[0012]本發(fā)明的目的及解決其技術(shù)問(wèn)題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
[0013]前述的半導(dǎo)體元件的制造方法，還包括:形成多個(gè)導(dǎo)電層于該記憶材料層上，其中該些導(dǎo)電鑲嵌結(jié)構(gòu)是形成于該些導(dǎo)電層上。
[0014]前述的半導(dǎo)體元件的制造方法,其中該介電結(jié)構(gòu)具有多個(gè)凹槽(trench),且該些凹槽的延伸方向是垂直于該些摻雜條的延伸方向，形成該些導(dǎo)電鑲嵌結(jié)構(gòu)的步驟包括填入一導(dǎo)電材料于該些凹槽內(nèi)以形成該些導(dǎo)電鑲嵌結(jié)構(gòu)。
[0015]前述的半導(dǎo)體元件的制造方法，還包括:形成多個(gè)導(dǎo)電層于該記憶材料層上，其中該些導(dǎo)電鑲嵌結(jié)構(gòu)是形成于該些導(dǎo)電層上，該些凹槽是連通至該些導(dǎo)電層的多個(gè)凹陷，該導(dǎo)電材料是填入于該些凹陷內(nèi)以形成該些導(dǎo)電鑲嵌結(jié)構(gòu)，該些導(dǎo)電鑲嵌結(jié)構(gòu)的一端是埋置(embedded)于該些導(dǎo)電層中。
[0016]前述的半導(dǎo)體元件的制造方法，其中該些凹槽的寬度是小于該些導(dǎo)電層的寬度。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明半導(dǎo)體元件及其制造方法至少具有下列優(yōu)點(diǎn)及有益效果:本發(fā)明通過(guò)在半導(dǎo)體元件中應(yīng)用鑲嵌的方式形成導(dǎo)電鑲嵌結(jié)構(gòu)，使得各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)的寬度值的均勻性提升，導(dǎo)電鑲嵌結(jié)構(gòu)之間具有良好的絕緣性，從而降低了字線之間短路的機(jī)率，并提升了記憶裝置的可靠性、操作性能與其工藝產(chǎn)率。
[0017]綜上所述，本發(fā)明是有關(guān)于一種半導(dǎo)體元件及其制造方法。該半導(dǎo)體元件包括一基板、多個(gè)摻雜條(doping strips)、一記憶材料層、多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)(conductivedamascene structure)以及一介電結(jié)構(gòu)。摻雜條形成于基板內(nèi)。記憶材料層形成于基板上，記憶材料層包括一記憶區(qū)，記憶區(qū)位于摻雜條的兩側(cè)。導(dǎo)電鑲嵌結(jié)構(gòu)形成于記憶材料層上。介電結(jié)構(gòu)形成于摻雜條上及導(dǎo)電鑲嵌結(jié)構(gòu)之間。導(dǎo)電鑲嵌結(jié)構(gòu)的延伸方向是垂直于摻雜條的延伸方向。本發(fā)明在技術(shù)上有顯著的進(jìn)步，并具有明顯的積極效果，誠(chéng)為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。
[0018]上述說(shuō)明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說(shuō)明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說(shuō)明如下。

【專利附圖】

【附圖說(shuō)明】
[0019]圖1是繪示根據(jù)第一實(shí)施例的半導(dǎo)體元件的俯視圖。
[0020]圖2A是繪示沿圖1的剖面線2A-2A’的剖面圖。
[0021]圖2B是繪示沿圖1的剖面線2B-2B’的剖面圖。
[0022]圖2C是繪示沿圖1的剖面線2C-2C’的剖面圖。
[0023]圖2D是繪示沿圖1的剖面線2D-2D’的剖面圖。
[0024]圖3是繪示根據(jù)第二實(shí)施例的半導(dǎo)體元件的俯視圖。
[0025]圖4A是繪示沿圖3的剖面線4A-4A’的剖面圖。
[0026]圖4B是繪示沿圖3的剖面線4B-4B’的剖面圖。
[0027]圖4C是繪示沿圖3的剖面線4C-4C’的剖面圖。
[0028]圖4D繪示沿圖3的剖面線4D-4D’的剖面圖。
[0029]圖5是繪示根據(jù)第三實(shí)施例的半導(dǎo)體元件的俯視圖。
[0030]圖6A是繪示沿圖5的剖面線6A-6A’的剖面圖。
[0031]圖6B是繪示沿圖5的剖面線6B-6B’的剖面圖。
[0032]圖6C是繪示沿圖5的剖面線6C-6C’的剖面圖。
[0033]圖6D是繪示沿圖5的剖面線6D-6D’之剖面圖。
[0034]圖7至圖20D是繪示依照本發(fā)明的第一實(shí)施例的半導(dǎo)體元件的制造方法的示意圖。
[0035]圖21A至圖27D是繪示依照本發(fā)明的第二實(shí)施例的半導(dǎo)體元件的制造方法的示意圖。
[0036]圖28A至圖33D是繪示依照本發(fā)明的第三實(shí)施例的半導(dǎo)體元件的制造方法的示意圖。
[0037]圖34是繪示根據(jù)一實(shí)施例的半導(dǎo)體元件的一電壓分布曲線(Vt distribut1ncurve)圖。
[0038]100、200、300:半導(dǎo)體元件
[0039]110:基板
[0040]120:摻雜條
[0041]130:記憶材料層
[0042]130a:記憶區(qū)
[0043]130s:記憶材料涂布層
[0044]140:導(dǎo)電層
[0045]150、250、350:導(dǎo)電鑲嵌結(jié)構(gòu)
[0046]160、260、360:介電結(jié)構(gòu)
[0047]170:金屬硅化物層
[0048]250:端
[0049]261:介電層
[0050]265、365、HM、HM1:硬掩膜層
[0051]361:第一介電層
[0052]363:第二介電層
[0053]940、940’:導(dǎo)電材料層
[0054]960a、960b、960c、960e、960g:介電材料層
[0055]960d:硬掩膜材料層
[0056]C:凹孔
[0057]C1、C2:凹陷
[0058]D1、D2:延伸方向
[0059]HM’:圖案化硬掩膜層
[0060]0W1、0W2:間距
[0061]P:電壓分布曲線
[0062]Tl ?T3:凹槽
[0063]Vtl、Vt2:電壓分布
[0064]Wl?W4:延伸方向
[0065]2A-2A’ ?2D-2D’、4A_4A’ ?4D-4D’、6A_6A’ ?6D-6D’、8A_8A’、10A-10A’、11A-11A’、12A-12A’、14A-14A’ ?14D-14D’、16A-16A’ ?16D-16D’、18A-18A’ ?18D-18D’、20A-20A’ ?20D-20D’、21A-21A’、22A-22A’、22C-22C’、23A-23A’、23C-23C’、25A-25A’ ?25C-25C’、27A-27A’ ?27D-27D’、28A_28A’、29A_29A’、31A_31A’ ?31B-31B’、33A_33A’ ?33D-33D’:剖面線

【具體實(shí)施方式】
[0066]為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的半導(dǎo)體元件及其制造方法其【具體實(shí)施方式】、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說(shuō)明如后。
[0067]本發(fā)明的一些實(shí)施例將詳細(xì)描述如下。然而，除了以下描述外，本發(fā)明還可以廣泛地在其他實(shí)施例施行，并且本發(fā)明的保護(hù)范圍并不受實(shí)施例的限定，其以權(quán)利要求的保護(hù)范圍為準(zhǔn)。再者，為提供更清楚的描述及更容易理解本發(fā)明，圖式內(nèi)各部分并沒(méi)有依照其相對(duì)尺寸繪圖，某些尺寸與其他相關(guān)尺度相比已經(jīng)被夸張；不相關(guān)的細(xì)節(jié)部分也未完全繪示出，以求圖式的簡(jiǎn)潔。
[0068]第一實(shí)施例
[0069]圖1是繪示根據(jù)第一實(shí)施例的半導(dǎo)體元件100的俯視圖，圖2A是繪示沿圖1的剖面線2A-2A’的剖面圖，圖2B是繪示沿圖1的剖面線2B-2B’的剖面圖，圖2C是繪示沿圖1的剖面線2C-2C’發(fā)剖面圖，圖2D是繪示沿圖1的剖面線2D-2D’的剖面圖。
[0070]請(qǐng)參閱圖1及圖2A?圖2D所示。半導(dǎo)體元件100包括基板110、多個(gè)摻雜條(doping strips) 120、記憶材料層130、多個(gè)導(dǎo)電壤嵌結(jié)構(gòu)(conductive damascenestructure) 150、以及介電結(jié)構(gòu)160。摻雜條120形成于基板110內(nèi)。記憶材料層130形成于基板110上，記憶材料層130包括一記憶區(qū)130a，記憶區(qū)130a位于摻雜條120的兩側(cè)。導(dǎo)電鑲嵌結(jié)構(gòu)150形成于記憶材料層130上。介電結(jié)構(gòu)160形成于摻雜條120上及導(dǎo)電鑲嵌結(jié)構(gòu)150之間。導(dǎo)電鑲嵌結(jié)構(gòu)150的延伸方向Dl是垂直于摻雜條120的延伸方向D2。
[0071]實(shí)施例中，半導(dǎo)體元件100還可包括多個(gè)導(dǎo)電層140，導(dǎo)電層140形成于導(dǎo)電鑲嵌結(jié)構(gòu)150和記憶材料層130之間。如第I及2A?2D圖所示，導(dǎo)電層140形成于記憶材料層130上，各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)150形成于對(duì)應(yīng)的導(dǎo)電層140上。
[0072]在實(shí)施例中，基板110的材質(zhì)例如是P型硅或N型硅，摻雜條120例如是N型摻雜區(qū)(N type doping reg1n, N+)或 P 型慘雜區(qū)(P type doping reg1n, P+)，慘雜條 120的材質(zhì)例如包括砷(As)、二氟化硼離子(BF2+)或磷。在一實(shí)施例中，半導(dǎo)體元件例如是一記憶裝置，摻雜條120為位線。
[0073]在實(shí)施例中，記憶材料層130可具有多層結(jié)構(gòu)，例如是0N0復(fù)合層或0Ν0Ν0復(fù)合層或BE-SONOS復(fù)合層，或是包括例如由氧化硅與氮化硅交錯(cuò)堆疊形成的ONO結(jié)構(gòu)。記憶材料層130也可為單一材料層，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。記憶材料層130用來(lái)捕捉(trapping)電子。
[0074]在實(shí)施例中，如圖1及圖2A?圖2B所示，各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)150形成于并直接接觸對(duì)應(yīng)的導(dǎo)電層140，導(dǎo)電鑲嵌結(jié)構(gòu)150的寬度Wl是等于導(dǎo)電層140的寬度W2。導(dǎo)電鑲嵌結(jié)構(gòu)150電性連接于導(dǎo)電層140。在一實(shí)施例中，導(dǎo)電層140是由多晶娃(polysilicon)或摻雜娃(doped silicon)制成,導(dǎo)電鑲嵌結(jié)構(gòu)150是由一金屬材料制成,例如是鶴金屬。
[0075]在一實(shí)施例中，半導(dǎo)體元件100例如是一記憶裝置，導(dǎo)電鑲嵌結(jié)構(gòu)150例如是字線(word line)的主要結(jié)構(gòu)，經(jīng)由導(dǎo)電層140和導(dǎo)電鑲嵌結(jié)構(gòu)150施加工作電壓。導(dǎo)電鑲嵌結(jié)構(gòu)150之間的介電結(jié)構(gòu)160將各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)150完全相互隔開(kāi)，相比較于傳統(tǒng)以蝕刻工藝制作字線的方式，導(dǎo)電鑲嵌結(jié)構(gòu)150(字線)之間不會(huì)有殘留的導(dǎo)電材料，導(dǎo)電鑲嵌結(jié)構(gòu)150之間不會(huì)因?yàn)槲次g刻完全而殘留的導(dǎo)電材料發(fā)生短路。如此一來(lái),各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)150(字線)之間具有良好的絕緣性，進(jìn)而提高了記憶裝置的可靠性。此外，在實(shí)施例中，導(dǎo)電鑲嵌結(jié)構(gòu)150由金屬材料制成，相比較于含硅材料而言，可降低電阻，提升記憶裝置的操作性能。
[0076]在實(shí)施例中，介電結(jié)構(gòu)160的材質(zhì)例如是氧化硅。
[0077]在實(shí)施例中，如圖2A和圖2C所示，半導(dǎo)體元件100可還包括金屬硅化物層170。金屬娃化物層170的材質(zhì)例如是鈷化娃(CoSi)。金屬娃化物層170形成于摻雜條120上，可以降低摻雜條120 (位線)的電阻。
[0078]第二實(shí)施例
[0079]圖3是繪示根據(jù)第二實(shí)施例的半導(dǎo)體元件200的俯視圖，圖4A是繪示沿圖3的剖面線4A-4A’的剖面圖，圖4B是繪示沿圖3的剖面線4B-4B’的剖面圖，圖4C是繪示沿圖3的剖面線4C-4C’的剖面圖，圖4D是繪示沿圖3的剖面線4D-4D’的剖面圖。本實(shí)施例的半導(dǎo)體元件200與前述第一實(shí)施例的半導(dǎo)體元件100不同之處在于導(dǎo)電鑲嵌結(jié)構(gòu)250及介電結(jié)構(gòu)260的設(shè)計(jì)，其余相同之處不再重復(fù)敘述。
[0080]請(qǐng)參閱圖3及圖4A?圖4D所示，在實(shí)施例中，導(dǎo)電鑲嵌結(jié)構(gòu)的250的寬度W3小于導(dǎo)電層140的寬度W4。如此一來(lái)，導(dǎo)電鑲嵌結(jié)構(gòu)的250之間的距離更大，更有利于降低導(dǎo)電鑲嵌結(jié)構(gòu)250之間發(fā)生短路的可能性，進(jìn)而提高半導(dǎo)體元件200的可靠性。
[0081]如圖4B所不,在實(shí)施例中，導(dǎo)電鑲嵌結(jié)構(gòu)250的一端250a埋置(embedded)于導(dǎo)電層140中。如此一來(lái)，可以降低導(dǎo)電鑲嵌結(jié)構(gòu)250疊合(overlay)至導(dǎo)電層140上的誤差，降低導(dǎo)電鑲嵌結(jié)構(gòu)250之間發(fā)生短路的可能性，進(jìn)而提高半導(dǎo)體元件200的可靠性。
[0082]在一實(shí)施例中，如圖4A?圖4D所不，介電結(jié)構(gòu)260可包括介電層261和硬掩膜層265,介電層261的材質(zhì)和硬掩膜層265的材質(zhì)可以相同或不同。介電層261將各個(gè)導(dǎo)電層140隔開(kāi),硬掩膜層265將各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)150隔開(kāi)。在一實(shí)施例中，如圖4D所不,導(dǎo)電鑲嵌結(jié)構(gòu)250的一端250a埋置于介電結(jié)構(gòu)260的介電層261中。
[0083]第三實(shí)施例
[0084]圖5是繪示根據(jù)第三實(shí)施例的半導(dǎo)體元件300的俯視圖，圖6A是繪示沿圖5的剖面線6A-6A’的剖面圖，圖6B是繪示沿圖5的剖面線6B-6B’的剖面圖，圖6C是繪示沿圖5的剖面線6C-6C’的剖面圖，圖6D是繪示沿圖5的剖面線6D-6D’的剖面圖。本實(shí)施例的半導(dǎo)體元件300與前述第一實(shí)施例的半導(dǎo)體元件100不同之處主要在于導(dǎo)電鑲嵌結(jié)構(gòu)350及介電結(jié)構(gòu)360的設(shè)計(jì)，其余相同之處不再重復(fù)敘述。
[0085]請(qǐng)參閱圖5級(jí)圖6A?圖6D所示,在實(shí)施例中，半導(dǎo)體元件300包括基板110、摻雜條120、記憶材料層130、多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)350、以及介電結(jié)構(gòu)360。摻雜條120形成于基板110內(nèi)。記憶材料層130形成于基板110上，記憶材料層130包括記憶區(qū)130a，記憶區(qū)130a位于摻雜條120的兩側(cè)。導(dǎo)電鑲嵌結(jié)構(gòu)350形成于記憶材料層130上。介電結(jié)構(gòu)360包括第一介電層361和第二介電層363,第一介電層361形成于摻雜條120上,第二介電層363形成于第一介電層361上及導(dǎo)電鑲嵌結(jié)構(gòu)350之間。導(dǎo)電鑲嵌結(jié)構(gòu)350的延伸方向Dl是垂直于摻雜條120的延伸方向D2,第一介電層361的材質(zhì)和第二介電層363的材質(zhì)不同。
[0086]相比較于第一實(shí)施例的半導(dǎo)體元件100，本實(shí)施例的半導(dǎo)體元件300不具有額外的導(dǎo)電層電性連接于導(dǎo)電鑲嵌結(jié)構(gòu)350。在一實(shí)施例中，半導(dǎo)體元件300例如是一記憶裝置，導(dǎo)電鑲嵌結(jié)構(gòu)350例如是字線(word line)的主要結(jié)構(gòu)，經(jīng)由導(dǎo)電鑲嵌結(jié)構(gòu)350施加工作電壓。導(dǎo)電鑲嵌結(jié)構(gòu)350之間的介電結(jié)構(gòu)360將各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)350完全相隔開(kāi),導(dǎo)電鑲嵌結(jié)構(gòu)350(字線)之間不會(huì)因?yàn)槲次g刻完全而殘留的導(dǎo)電材料發(fā)生短路。如此一來(lái)，各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)350(字線)之間具有良好的絕緣性，進(jìn)而提高了記憶裝置的可靠性。
[0087]在實(shí)施例中，第一介電層361的材質(zhì)例如是金屬氧化物，例如是氧化硅；第二介電層363的材質(zhì)例如是金屬氮化物，例如是氮化硅。
[0088]在一實(shí)施例中，半導(dǎo)體兀件300的介電結(jié)構(gòu)360可還包括硬掩膜層365。硬掩膜層365形成于第二介電層363上,硬掩膜層365的材質(zhì)和第二介電層363的材質(zhì)不同。在實(shí)施例中，硬掩膜層365的材質(zhì)例如是金屬氧化物，例如是氧化硅。在實(shí)施例中，硬掩膜層365的材質(zhì)和第一介電層361的材質(zhì)例如相同。
[0089]在實(shí)施例中，導(dǎo)電鑲嵌結(jié)構(gòu)350例如是由多晶硅制成。
[0090]在實(shí)施例中，半導(dǎo)體元件300可還包括金屬硅化物層(未繪示)。金屬硅化物層的材質(zhì)例如是鈷化硅。金屬硅化物層形成于摻雜條120上，可以降低摻雜條120(位線)的電阻。
[0091]以下提出一種半導(dǎo)體元件的制造方法，然而該些步驟僅為舉例說(shuō)明之用，并非用以限縮本發(fā)明。具有通常知識(shí)得本領(lǐng)域技術(shù)人員應(yīng)當(dāng)可以依據(jù)實(shí)際實(shí)施情況的需要對(duì)該些步驟加以修飾或變化。需注意的是，部分俯視圖中的一些元件是以透視方式或以虛線繪示以更清楚表達(dá)本發(fā)明的內(nèi)容。
[0092]圖7至圖20D是繪示依照本發(fā)明的第一實(shí)施例的半導(dǎo)體元件100的制造方法的示意圖。請(qǐng)參閱圖1至圖2D及圖7至圖20D所示。
[0093]請(qǐng)參閱圖7?圖1OB所示(圖9是繪示沿圖8的剖面線8A-8A’的剖面示意圖，圖1OB是繪示沿圖1OA的剖面線10A-10A’的剖面示意圖)，提供基板110、形成多個(gè)摻雜條120于基板110內(nèi)、以及形成記憶材料層130于基板110上，記憶材料層130包括一記憶區(qū)130a位于摻雜條120的兩側(cè)。
[0094]在實(shí)施例中，提供基板110以及形成摻雜條120和記憶材料層130的制造方法例如包括以下步驟。如圖7所示，形成記憶材料涂布層130s于基板110上，以及形成導(dǎo)電材料層940’于記憶材料涂布層130s上。然后，如圖8?圖9所示，移除部分導(dǎo)電材料層940’和記憶材料涂布層130s以形成條狀的導(dǎo)電材料層940以及記憶材料層130。在實(shí)施例中，例如是以蝕刻工藝或溶劑剝離工藝(solvent lift-off process)移除部分導(dǎo)電材料層940’和記憶材料涂布層130s。然后，如圖1OA?圖1OB所示，對(duì)基板110未被記憶材料層130覆蓋的部分進(jìn)行離子布植(1n implantat1n)以形成摻雜條120。此步驟是定義位線的位置與性質(zhì)。
[0095]接著，請(qǐng)參閱于IlA?圖20D所示(圖1lB是繪示沿圖1lA的剖面線11A-11A’的剖面示意圖，圖12B是繪示沿圖12A的剖面線12A-12A’的剖面示意圖，圖14A是繪示沿圖13的剖面線14A-14A’的剖面示意圖，圖14B是繪示沿圖13的剖面線14B-14B’的剖面示意圖，圖14C是繪示沿圖13的剖面線14C-14C’的剖面示意圖，圖14D是繪示沿圖13的剖面線14D-14D’的剖面示意圖，圖16A是繪示沿圖15的剖面線16A-16A’的剖面示意圖，圖16B是繪示沿圖15的剖面線16B-16B’的剖面示意圖，圖16C是繪示沿圖15的剖面線16C-16C’的剖面示意圖，圖16D是繪示沿圖15的剖面線16D-16D’的剖面示意圖，圖18A是繪示沿圖17的剖面線18A-18A’的之剖面示意圖，圖18B是繪示沿圖17的剖面線18B-18B’的剖面示意圖，圖18C是繪示沿圖17的剖面線18C-18C’的剖面示意圖，圖18D是繪示沿圖17的剖面線18D-18D’的剖面示意圖，圖20A是繪示沿圖19的剖面線20A-20A’的剖面示意圖，圖20B是繪示沿圖19的剖面線20B-20B’的剖面示意圖，圖20C是繪示沿圖19的剖面線20C-20C’的剖面示意圖，圖20D是繪示沿圖19的剖面線20D-20D’的剖面示意圖)，形成多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)150于記憶材料層130上，以及形成介電結(jié)構(gòu)160于摻雜條120上及導(dǎo)電鑲嵌結(jié)構(gòu)150之間。
[0096]在實(shí)施例中，形成介電結(jié)構(gòu)160的制造方法例如包括以下步驟。如圖1lA?圖1lB所示，沉積介電材料層960a于條狀導(dǎo)電材料層940之間的基板110上，接著平坦化介電材料層960a和導(dǎo)電材料層940的頂表面。在實(shí)施例中，介電材料層960a的材質(zhì)例如是氧化硅，例如是以化學(xué)機(jī)械研磨(CMP)方式進(jìn)行平坦化。
[0097]然后,如圖12A?圖12B所不,沉積硬掩膜層HM于介電材料層960a和導(dǎo)電材料層940的頂表面上，硬掩膜層HM的材質(zhì)例如是氮化硅。然后，如圖13及圖14A?圖14D所示，圖案化硬掩膜層HM以暴露出部分介電材料層960a和導(dǎo)電材料層940的頂表面，以形成圖案化硬掩膜層HM’。在實(shí)施例中，例如是以蝕刻工藝圖案化硬掩膜層HM以形成具有多個(gè)溝槽的圖案化硬掩膜層HM’。
[0098]然后，如圖15及圖16A?圖16D所示，根據(jù)圖案化硬掩膜層HM’蝕刻導(dǎo)電材料層940以形成導(dǎo)電層140于記憶材料層130上，圖案化硬掩膜層HM’的溝槽延伸至導(dǎo)電層140而暴露出記憶材料層130。在另一實(shí)施例中，也可以于此步驟中一并蝕刻露出的記憶材料層130 (未繪示)。然后，如圖17及圖18A?圖18D所示，沉積介電材料層960b于圖案化硬掩膜層HM’的溝槽中及導(dǎo)電層140之間的溝槽中。然后，如圖19及圖20A?圖20D所示，移除圖案化硬掩膜層HM’以形成多個(gè)凹槽(trench) Tl于介電材料層960a和介電材料層960b中，此時(shí)的介電材料層960a和介電材料層960b形成介電結(jié)構(gòu)160，介電結(jié)構(gòu)160具有多個(gè)凹槽Tl，且凹槽Tl的延伸方向Dl是垂直于摻雜條120的延伸方向D2。
[0099]接著，請(qǐng)參閱圖1?圖2D所示，填入導(dǎo)電材料于凹槽Tl內(nèi)以形成多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)150，導(dǎo)電鑲嵌結(jié)構(gòu)150是形成于導(dǎo)電層140上。至此，形成如圖1?圖2D所示的半導(dǎo)體元件100。
[0100]在一實(shí)施例中，還可在形成摻雜條120之前或之后，形成金屬硅化物層170于基板110(摻雜條120)上。在實(shí)施例中，導(dǎo)電鑲嵌結(jié)構(gòu)150是由金屬材料制成，此工藝并非以制作含硅材料的機(jī)臺(tái)制作，因此制作金屬硅化物層170的步驟不會(huì)污染制作含硅材料的機(jī)臺(tái)，增加了整個(gè)工藝的便利性。
[0101]相比較于傳統(tǒng)以蝕刻工藝形成整個(gè)導(dǎo)電接觸結(jié)構(gòu)(字線)的方式，在本
【發(fā)明內(nèi)容】
的實(shí)施例中，應(yīng)用鑲嵌的方式形成導(dǎo)電鑲嵌結(jié)構(gòu)150，可以使得各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)150的寬度值變異情形降低，也就是說(shuō)，各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)的寬度值的均勻性(uniformity)提升。再者，即使以蝕刻方式制作導(dǎo)電層140，由于相比較于傳統(tǒng)以蝕刻方式形成整個(gè)導(dǎo)電接觸結(jié)構(gòu)而言，制作導(dǎo)電層140的蝕刻深度較低，也能改善導(dǎo)電層140的寬度的變異情形，進(jìn)而使整個(gè)導(dǎo)電接觸結(jié)構(gòu)(導(dǎo)電鑲嵌結(jié)構(gòu)150結(jié)合導(dǎo)電層140)的寬度變異情形大幅降低。在一實(shí)施例中，半導(dǎo)體元件100例如是記憶裝置，導(dǎo)電鑲嵌結(jié)構(gòu)150例如是字線的主要結(jié)構(gòu)，各個(gè)字線寬度之間的差異值減小，可以提升記憶裝置的操作性能與其工藝產(chǎn)率。
[0102]圖21A至圖27D是繪示依照本發(fā)明的第二實(shí)施例的半導(dǎo)體元件200的制造方法的示意圖。請(qǐng)參約圖3至圖4D、圖7至圖1lB及圖21A至圖27D所示。
[0103]首先，如圖7?圖1OB所示，提供基板110、形成多個(gè)摻雜條120于基板110內(nèi)、以及形成記憶材料層130于基板110上，記憶材料層130包括記憶區(qū)130a位于摻雜條120的兩側(cè)。
[0104]接著，請(qǐng)同時(shí)參閱圖1lA?圖1lB和圖21A?圖27D所示(圖21B是繪示沿圖21A的剖面線21A-21A’的剖面示意圖，圖22B是繪示沿圖22A的剖面線22A-22A’的剖面示意圖，圖22C是繪示沿圖22A的剖面線22C-22C’的剖面示意圖，圖23B是繪示沿圖23A的剖面線23A-23A’的剖面示意圖，圖23C是繪示沿圖23A的剖面線23C-23C’的剖面示意圖，圖25A是繪示沿圖24的剖面線25A-25A’的剖面示意圖，圖25B是繪示沿圖24的剖面線25B-25B’的剖面示意圖，圖25C是繪示沿圖24的剖面線25C-25C’的剖面示意圖，圖27A是繪示沿圖26的剖面線27A-27A’的剖面示意圖，圖27B是繪示沿圖26的剖面線27B-27B’的剖面示意圖，圖27C是繪示沿圖26的剖面線27C-27C’的剖面示意圖，圖27D是繪示沿圖26的剖面線27D-27D’的剖面示意圖)，形成多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)250于記憶材料層130上，以及形成介電結(jié)構(gòu)260于摻雜條120上。
[0105]在實(shí)施例中，形成介電結(jié)構(gòu)260的制造方法例如包括以下步驟。如圖21A?圖21B所不，選擇性地形成金屬娃化物層170于摻雜條120上,沉積介電材料層960a于條狀導(dǎo)電材料層940之間的基板110上，接著平坦化介電材料層960a和導(dǎo)電材料層940的頂表面。
[0106]然后，如圖22A?圖22C所示，移除部分導(dǎo)電材料層940以形成導(dǎo)電層140，導(dǎo)電層140和介電材料層960a之間具有多個(gè)凹孔C。在實(shí)施例中，例如是以光罩蝕刻工藝移除部分導(dǎo)電材料層940。如圖22B所示，形成導(dǎo)電層140同時(shí)也完成記憶單元架構(gòu)的制作。然后，如圖23A?圖23C所示，形成介電材料層960c于導(dǎo)電層140和介電材料層960a之間的凹孔C中，接著平坦化介電材料層960a和介電材料層960c的頂表面，此時(shí)的介電材料層960a和介電材料層960c形成介電層261。
[0107]然后，如圖24和圖25A?圖25C所示，形成硬掩膜材料層960d覆蓋整個(gè)介電材料層960a和介電材料層960c的頂表面。然后，如圖26和圖27A?圖27D所示，移除部分硬掩膜材料層960d以形成多個(gè)凹槽T2，此時(shí)是形成具有凹槽T2的硬掩膜層265，介電層261和硬掩膜層265形成介電結(jié)構(gòu)260。介電結(jié)構(gòu)260具有多個(gè)凹槽T2，且凹槽T2的延伸方向Dl是垂直于摻雜條120的延伸方向D2。在實(shí)施例中，凹槽T2的寬度W3小于導(dǎo)電層140的寬度W4。在實(shí)施例中，硬掩膜材料層960d例如包括介電材料及有機(jī)材料，以干式蝕刻或濕式蝕刻有機(jī)材料部分而形成凹槽T2。在一實(shí)施例中，如圖27B所示，蝕刻硬掩膜材料層960d時(shí)，并進(jìn)一步蝕刻一部份導(dǎo)電層140而形成多個(gè)凹陷Cl，使得凹槽T2連通至導(dǎo)電層140的凹陷Cl。在一實(shí)施例中，如圖27D所示，蝕刻硬掩膜材料層960d時(shí)，并進(jìn)一步蝕刻一部份介電層261而形成多個(gè)凹陷C2。
[0108]接著，請(qǐng)參閱圖3?圖4D所示，填入導(dǎo)電材料于凹槽T2內(nèi)以形成多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)250,導(dǎo)電鑲嵌結(jié)構(gòu)250的寬度W3小于導(dǎo)電層140的寬度W4,導(dǎo)電鑲嵌結(jié)構(gòu)250形成于導(dǎo)電層140上。在一實(shí)施例中，導(dǎo)電材料是進(jìn)一步填入于凹導(dǎo)電層140的凹陷Cl內(nèi)以形成導(dǎo)電鑲嵌結(jié)構(gòu)250,導(dǎo)電鑲嵌結(jié)構(gòu)250的一端250a是埋置(embedded)于導(dǎo)電層140中。至此，形成如圖3?圖4D所所示的半導(dǎo)體元件200。
[0109]相比較于傳統(tǒng)以蝕刻工藝形成導(dǎo)電接觸結(jié)構(gòu)(字線的主要結(jié)構(gòu))的方式，在本
【發(fā)明內(nèi)容】
的實(shí)施例中，應(yīng)用鑲嵌的方式形成導(dǎo)電鑲嵌結(jié)構(gòu)250，并且導(dǎo)電鑲嵌結(jié)構(gòu)250的寬度W3小于導(dǎo)電層140的寬度W4，使得各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)250的寬度值變異情形降低，各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)250的寬度值的均勻性提升，且各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)250之間的距離增大。在一實(shí)施例中，半導(dǎo)體元件200例如是記憶裝置，導(dǎo)電鑲嵌結(jié)構(gòu)250例如是字線的主要結(jié)構(gòu)，各個(gè)字線寬度之間的差異值減小，可以降低字線之間短路的機(jī)率，并提升記憶裝置的操作性能與其工藝產(chǎn)率。
[0110]圖28A至圖33D是繪示依照本發(fā)明的第三實(shí)施例的半導(dǎo)體元件300的制造方法的示意圖。請(qǐng)參閱圖5至圖6D、圖7至圖1OB及圖28A至圖33D所示。
[0111]首先，如圖7?圖1OB所示，提供基板110、形成多個(gè)摻雜條120于基板110內(nèi)、以及形成記憶材料層130于基板110上，記憶材料層130包括記憶區(qū)130a位于摻雜條120的兩側(cè)。
[0112]接著，請(qǐng)參閱圖28A至圖33D所示(圖28B是繪示沿圖28A的剖面線28A-28A’的剖面示意圖，圖29B是繪示沿圖29A的剖面線29A-29A’的剖面示意圖，圖31A是繪示沿圖30的剖面線31A-31A’的剖面示意圖，圖31B是繪示沿圖30的剖面線31B-31B’的剖面示意圖，圖33A是繪示沿圖32的剖面線33A-33A’的剖面示意圖，圖33B是繪示沿圖32的剖面線33B-33B’的剖面示意圖，圖33C是繪示沿圖32的剖面線33C-33C’的之剖面示意圖，圖33D是繪示沿圖32的剖面線33D-33D’的剖面示意圖)，形成多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)350于記憶材料層130上，以及形成介電結(jié)構(gòu)360于摻雜條120上。
[0113]在實(shí)施例中，形成介電結(jié)構(gòu)360的制造方法例如包括以下步驟。如圖28A?圖28B所示(請(qǐng)同時(shí)參考圖7?圖9),以相似于圖7?圖9所示形成條狀導(dǎo)電材料層940的方式形成條狀的介電材料層960e以及記憶材料層130。在實(shí)施例中，介電材料層960e的材質(zhì)是金屬氮化物，例如是氮化硅。然后，如圖29A?圖29B所示，沉積第一介電層361于條狀介電材料層960e之間的摻雜條120上，接著平坦化第一介電層361和介電材料層960e的頂表面。在實(shí)施例中，第一介電層361的材質(zhì)是金屬氧化物，例如是氧化硅。
[0114]然后，如圖30和圖31A?圖3IB所示，形成硬掩膜層HMl及介電材料層960g覆蓋整個(gè)第一介電層361和介電材料層960e的頂表面。在實(shí)施例中，介電材料層960g的材質(zhì)例如是和介電材料層960e的材質(zhì)相同，硬掩膜層HMl的材質(zhì)例如包括金屬氧化物和可以經(jīng)由氧氣移除的有機(jī)材料。
[0115]然后，如圖32和圖33A?圖33D所示，移除部分硬掩膜層HMl、介電材料層960e和介電材料層960g以形成多個(gè)凹槽T3，在實(shí)施例中，例如是以蝕刻工藝進(jìn)行。此時(shí)，介電材料層960e和介電材料層960g形成第二介電層363于第一介電層361上，經(jīng)蝕刻且薄化的硬掩膜層HMl形成硬掩膜層365于第二介電層363上,第一介電層361、第二介電層363和硬掩膜層365形成介電結(jié)構(gòu)360。介電結(jié)構(gòu)360具有多個(gè)凹槽T3，且凹槽T3的延伸方向Dl是垂直于摻雜條120的延伸方向D2。在實(shí)施例中，第一介電層361的材質(zhì)和第二介電層363的材質(zhì)不同，凹槽T3是位于硬掩膜層365和第二介電層363中，硬掩膜層365的材質(zhì)和第二介電層363的材質(zhì)不同。
[0116]接著，請(qǐng)參閱圖5?圖6D所示，填入導(dǎo)電材料于凹槽T3內(nèi)以形成多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)350。導(dǎo)電材料例如是多晶硅。至此，形成如圖5?圖6D所示的半導(dǎo)體元件300。
[0117]相比較于傳統(tǒng)以蝕刻工藝形成導(dǎo)電接觸結(jié)構(gòu)(字線的主要結(jié)構(gòu))的方式，在本
【發(fā)明內(nèi)容】
的實(shí)施例中，整個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)350完全應(yīng)用鑲嵌的方式形成，因此各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)350的寬度值變異情形大幅降低。在一實(shí)施例中，半導(dǎo)體元件300例如是記憶裝置，導(dǎo)電鑲嵌結(jié)構(gòu)350例如是字線，各個(gè)字線寬度之間的差異值減小，且可以大幅降低字線之間因?yàn)闅埩魧?dǎo)電材料而發(fā)生短路的機(jī)率，并提升記憶裝置的操作性能與其工藝產(chǎn)率。
[0118]圖34是繪示根據(jù)一實(shí)施例的半導(dǎo)體元件的一電壓分布曲線(Vt distribut1ncurve)圖。電壓分布曲線P中包括多個(gè)波峰(peaks),各個(gè)波峰具有其電壓分布。當(dāng)各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)的寬度值變異情形降低，各個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)的寬度值的均勻性提升，電壓分布由Vtl減小為Vt2,因此使得相鄰波峰之間的間距(product open window)由OWl增大為0W2，而可以降低半導(dǎo)體元件失效(fail)的機(jī)會(huì)，進(jìn)而可以提升半導(dǎo)體元件的效能。
[0119]以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體元件，其特征在于其包括: 一基板； 多個(gè)摻雜條，形成于該基板內(nèi)； 一記憶材料層，形成于該基板上，該記憶材料層包括位于該些摻雜條的兩側(cè)的一記憶區(qū)； 多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)，形成于該記憶材料層上；以及 一介電結(jié)構(gòu)，形成于該些摻雜條上及該些導(dǎo)電鑲嵌結(jié)構(gòu)之間； 其中該些導(dǎo)電鑲嵌結(jié)構(gòu)的延伸方向是垂直于該些摻雜條的延伸方向。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于其還包括多個(gè)導(dǎo)電層，形成于該些導(dǎo)電鑲嵌結(jié)構(gòu)和該記憶材料層之間。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體元件，其特征在于其中該些導(dǎo)電鑲嵌結(jié)構(gòu)的寬度是小于該些導(dǎo)電層的寬度。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于其中該些導(dǎo)電鑲嵌結(jié)構(gòu)是由一金屬材料或多晶硅制成。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于其中該介電結(jié)構(gòu)包括: 一第一介電層，形成于該些摻雜條上 '及 一第二介電層，形成于該第一介電層上及該些導(dǎo)電鑲嵌結(jié)構(gòu)之間； 其中該第一介電層的材質(zhì)為金屬氧化物，該第二介電層的材質(zhì)為金屬氮化物。
6.一種半導(dǎo)體元件的制造方法，其特征在于其包括以下步驟: 提供一基板； 形成多個(gè)摻雜條于該基板內(nèi)； 形成一記憶材料層于該基板上，該記憶材料層包括位于該些摻雜條的兩側(cè)的一記憶區(qū)； 形成多個(gè)導(dǎo)電鑲嵌結(jié)構(gòu)于該記憶材料層上；以及 形成一介電結(jié)構(gòu)于該些摻雜條上及該些導(dǎo)電鑲嵌結(jié)構(gòu)之間； 其中該些導(dǎo)電鑲嵌結(jié)構(gòu)的延伸方向是垂直于該些摻雜條的延伸方向。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體元件的制造方法，其特征在于其還包括: 形成多個(gè)導(dǎo)電層于該記憶材料層上，其中該些導(dǎo)電鑲嵌結(jié)構(gòu)是形成于該些導(dǎo)電層上。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體元件的制造方法，其特征在于其中該介電結(jié)構(gòu)具有多個(gè)凹槽，且該些凹槽的延伸方向是垂直于該些摻雜條的延伸方向，形成該些導(dǎo)電鑲嵌結(jié)構(gòu)的步驟包括填入一導(dǎo)電材料于該些凹槽內(nèi)以形成該些導(dǎo)電鑲嵌結(jié)構(gòu)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體元件的制造方法，其特征在于其還包括: 形成多個(gè)導(dǎo)電層于該記憶材料層上，其中該些導(dǎo)電鑲嵌結(jié)構(gòu)是形成于該些導(dǎo)電層上，該些凹槽是連通至該些導(dǎo)電層的多個(gè)凹陷，該導(dǎo)電材料是填入于該些凹陷內(nèi)以形成該些導(dǎo)電鑲嵌結(jié)構(gòu)，該些導(dǎo)電鑲嵌結(jié)構(gòu)的一端是埋置于該些導(dǎo)電層中。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件的制造方法，其特征在于其中該些凹槽的寬度是小于該些導(dǎo)電層的寬度。
【文檔編號(hào)】H01L27/105GK104051464SQ201310199010
【公開(kāi)日】2014年9月17日 申請(qǐng)日期:2013年5月24日 優(yōu)先權(quán)日:2013年3月13日
【發(fā)明者】王景弘, 黃竣祥, 劉建宏, 鄭嘉文, 陳盈佐 申請(qǐng)人:旺宏電子股份有限公司