堆棧集成電路系統(tǒng)的制作方法
【專利摘要】本發(fā)明提供一種堆棧集成電路系統(tǒng)，包含:第一芯片，具有第一平均圖案密度且包含存儲胞;第二芯片，具有第二平均圖案密度且包含該存儲胞用的邏輯電路與一功能單元;及復數(shù)硅穿孔，位于該第一芯片與第二芯片中的一者內(nèi)以電連接該第一芯片與該第二芯片，其中該第一芯片的該存儲胞與該第二芯片的該邏輯電路被設計成共同使用以達到完整的內(nèi)存功能，其中該第一平均圖案密度系高于該第二平均圖案密度。
【專利說明】堆棧集成電路系統(tǒng)
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種堆棧集成電路系統(tǒng)，尤其涉及一種具有硅穿孔的堆棧集成電路系 統(tǒng)。
【背景技術(shù)】
[0002] 為了節(jié)省寶貴的布局空間或是增加內(nèi)聯(lián)機的效率，可將多個集成電路（1C)芯片 堆棧在一起成為一個1C封裝結(jié)構(gòu)。為了達到此目的，可使用一種三維（3D)堆棧封裝技 術(shù)來將復數(shù)集成電路芯片封裝在一起。此種三維（3D)堆棧封裝技術(shù)廣泛地使用到硅穿孔 (TSV)。硅穿孔（TSV)是一種垂直導電通孔，其可以完全貫穿硅晶圓、硅板、任何材料所制成 之襯底或芯片?，F(xiàn)今，3D集成電路（3DIC)被廣用至許多的領(lǐng)域如內(nèi)存堆棧、影像感測芯片 等。
[0003] 雖然硅穿孔有許多的優(yōu)點，但其亦為集成電路帶來了許多挑戰(zhàn)。例如，相較于其周 圍的鄰居如晶體管與內(nèi)聯(lián)機等，其巨大的體積（比傳統(tǒng)的晶體管大上一百倍或更多）會浪 費許多的布局空間。其浪費愈多空間，則芯片會變得愈大。現(xiàn)今，所有的電子裝置都在競相 微縮，故浪費空間并不是明智的作法。因此，需要能盡量爭取、節(jié)省硅穿孔所浪費的空間。
【發(fā)明內(nèi)容】
[0004] 本發(fā)明涉及一種堆棧集成電路系統(tǒng)，包含：第一芯片，具有第一平均圖案密度且包 含存儲胞；第二芯片，具有第二平均圖案密度且包含該存儲胞用的邏輯電路與一功能單元； 及復數(shù)硅穿孔，位于該第一芯片與第二芯片中的一者內(nèi)以電連接該第一芯片與該第二芯 片，其中該第一芯片的該存儲胞與該第二芯片的該邏輯電路被設計成共同使用以達到完整 的內(nèi)存功能，其中該第一平均圖案密度高于該第二平均圖案密度。
[0005] 提供一種堆棧集成電路系統(tǒng)，包含：第一芯片，具有存儲胞；第二芯片，具有該存 儲胞用的邏輯電路的第一部分；第三芯片，具有該存儲胞用的邏輯電路的第二部分；及復 數(shù)硅穿孔，位于該第一芯片、第二芯片與第三芯片中的一者內(nèi)以電連接該第一芯片、該第二 芯片與該第三芯片，其中該第一芯片的該存儲胞、該第二芯片的該邏輯電路的第一部分與 該第三芯片的該邏輯電路的該第二部分被設計成共同使用以達到完整的內(nèi)存功能。
[0006] 提供一種堆棧集成電路系統(tǒng)，包含：第一芯片，只包含模擬電路；第二芯片，只包 含數(shù)字電路；復數(shù)硅穿孔，位于該第一芯片與第二芯片中的一者內(nèi)以電連接該第一芯片與 該第二芯片，其中該第一芯片的該模擬電路與該第二芯片的該數(shù)字電路被設計成共同使用 以達到完整的功能。
【專利附圖】
【附圖說明】
[0007] 圖1顯示根據(jù)先前技術(shù)之傳統(tǒng)內(nèi)存數(shù)組的布局平面概圖；
[0008] 圖2顯示根據(jù)本發(fā)明一實施例之堆棧集成電路（1C)系統(tǒng)的橫剖面概圖；
[0009] 圖3顯示根據(jù)本發(fā)明一實施例在將兩芯片堆棧在一起前兩芯片的布局概圖；
[0010] 圖4顯示根據(jù)本發(fā)明另一實施例在將兩芯片堆棧在一起前兩芯片的布局概圖；
[0011] 圖5顯示集成電路之晶體管層級的橫剖面圖；
[0012] 圖6顯示集成電路之晶體管層級與內(nèi)聯(lián)機層級的橫剖面概圖；
[0013]圖7顯示根據(jù)本發(fā)明另一實施例中的堆棧集成電路（1C)系統(tǒng)的橫剖面概圖。
【具體實施方式】
[0014] 下面將詳細地說明本發(fā)明的較佳實施例，舉凡本中所述的組件、組件子部、結(jié)構(gòu)、 材料、配置等皆可不依說明的順序或所屬的實施例而任意搭配成新的實施例，此些實施例 當屬本發(fā)明的保護范疇。在閱讀了本發(fā)明后，熟知此項技藝者當能在不脫離本發(fā)明之精神 和范圍內(nèi)，對上述的組件、組件子部、結(jié)構(gòu)、材料、配置等作些許更動與潤飾，因此本發(fā)明之 專利保護范圍須視本權(quán)利要求書所附之權(quán)利要求所界定者為準，且這些更動與潤飾當落在 本發(fā)明之權(quán)利要求內(nèi)。
[0015] 本發(fā)明的實施例及圖示眾多，為了避免混淆，類似的組件系以相同或相似的標號 示之。圖示意在傳達本發(fā)明的概念及精神，故圖中的所顯示的距離、大小、比例、形狀、連接 關(guān)系….等皆為示意而非實況，所有能以相同方式達到相同功能或結(jié)果的距離、大小、比例、 形狀、連接關(guān)系….等皆可視為等效物而采用。
[0016] 請參考圖1，其顯示根據(jù)先前技術(shù)中的傳統(tǒng)內(nèi)存區(qū)塊的布局平面概圖。在區(qū)塊的 中央是復數(shù)內(nèi)存數(shù)組以及鄰近內(nèi)存數(shù)組的復數(shù)感測放大器。每一內(nèi)存數(shù)組包含數(shù)百或上千 之存儲胞如靜態(tài)隨機存取存儲胞或靜態(tài)隨機存取存儲胞，而每一靜態(tài)隨機存取存儲胞或動 態(tài)隨機存取存儲胞都包含至少一晶體管。在內(nèi)存區(qū)塊的外圍區(qū)域中設有邏輯電路如列譯碼 器、緩沖器與輸入/輸出（I/O)。對一內(nèi)存芯片而言，其可能會包含數(shù)百或數(shù)千個這類的內(nèi) 存區(qū)塊。
[0017] 在單一個晶粒（或芯片）中，圖案密度、線寬加間距的大小及內(nèi)聯(lián)機層的層數(shù)系取 決于電路的復雜程度、制造工藝的世代、所采用的布局手段及所需的效能。在具有內(nèi)存數(shù) 組與邏輯電路區(qū)域的一晶粒（或芯片）中，圖案密度最高之處與線寬加間距最小之處大多 出現(xiàn)在內(nèi)存數(shù)組中。因此，利用相同的制造工藝來制造圖1中所示的內(nèi)存數(shù)組與邏輯電路 區(qū)域常會導致厚度不均勻、關(guān)鍵尺寸（CD)不均勻、摻質(zhì)分布不均等問題，從而導致低良率。 又，為了制造具有較高圖案密度與較小線寬加間距的內(nèi)存數(shù)組，必須使用到具有較高精準 度的工藝控制及能力較佳的機器設備，因此成本增加。除此之外，存儲胞如靜態(tài)隨機存取存 儲胞或動態(tài)隨機存取存儲胞所需的內(nèi)聯(lián)機層數(shù)通常少于邏輯電路所需的內(nèi)聯(lián)機層數(shù)。內(nèi)聯(lián) 機可被看作為集成電路（1C)的街道與高速公路，連接集成電路中的組件而使其作為一整 體實現(xiàn)功能并將集成電路連接至外部；上下相鄰的內(nèi)聯(lián)機層通常彼此呈正交。雖然內(nèi)聯(lián)機 對于集成電路而言很重要，但太多層的內(nèi)聯(lián)機反而會造成某些問題例如拖慢芯片速度的高 寄生電容問題、影響訊號讀取正確性的串音問題及散熱問題。因此，需要一個方案來解決上 述問題。
[0018] 現(xiàn)在參考圖2,其顯示根據(jù)本發(fā)明一實施例之堆棧集成電路（1C)系統(tǒng)的橫剖面概 圖。在圖2中，芯片1與芯片2系堆棧在一起并利用硅穿孔（TSV) 100與微凸塊/凸塊200 來相互電連接。芯片1與芯片載有被設計成應一起使用以達到完整內(nèi)存功能的集成電路， 艮P，僅僅是芯片1 一者或芯片2 -者并無法適當?shù)厥┬袃?nèi)存功能。在圖3中所示的一實施 例中，芯片1可載有所有存儲胞如靜態(tài)隨機存取存儲胞或動態(tài)隨機存取存儲胞，芯片2載有 所有邏輯電路如感測放大器、區(qū)域的行譯碼器、區(qū)域的列譯碼器、全區(qū)之行譯碼器、全區(qū)之 列譯碼器、緩沖器與輸入/輸出。又，芯片2不僅僅是載有用以控制芯片1并與芯片1共同 使用的邏輯電路，且芯片2亦載有另外一個完整的功能單元如中央處理器單元（CPU)、圖形 處理器單元（GPU)、散熱單元或基本輸入/輸出系統(tǒng)（BIOS)。在許多的先前技術(shù)中，存儲胞 與其邏輯電路皆被設置于相同的芯片中而另一完整的功能單如中央處理器單元則是被設 置在另一芯片中。應注意，每一動態(tài)隨機存取存儲胞（DRAM)皆包含至少一晶體管與至少一 電容器（不管是溝渠型或堆棧型的電容器），而每一靜態(tài)隨機存取存儲胞（SRAM)皆包含數(shù) 個晶體管（以6T SRAM為例，六個晶體管），且在芯片1中會有百萬、千萬以上的此些存儲胞 緊密地設置在一起。
[0019] 在圖4所顯示之本發(fā)明的另一實例中，由于感測放大器相較于譯碼器及輸入/輸 出更容易受到噪聲的影響，故將感測放大器與存儲胞被設置于芯片1中。不只是如此，在上 個實施例中的該完整的功能單元被分割為兩部分即第一部分與第二部分。第一部分和存儲 胞與感測放大器被設置于芯片1中，而第二部分和存儲胞所用的邏輯電路被設置于芯片2 中。
[0020] 現(xiàn)在參考圖5,其顯示集成電路之晶體管層級的橫剖面圖。如圖5中所示，假設芯 片1與芯片2皆具有形成于襯底10上的復數(shù)晶體管20且每一晶體管20都具有至少一柵 電極22與源極/漏極（S/D) 24。芯片1上的集成電路針對柵電極22有第一平均圖案密度 以及第一最小圖案線寬加間距（后續(xù)會省略柵電極22,分別簡稱為第一平均圖案密度及第 一最小圖案線寬加間距）。芯片2上的體積電路針對柵電極22具有第二平均圖案密度以及 第二最小圖案線寬加間距（后續(xù)會省略柵電極22,分別簡稱為第二平均圖案密度及第二最 小圖案線寬加間距）。柵電極22的平均圖案密度被定義為，所有柵電極22所占據(jù)的區(qū)域除 以整個芯片的區(qū)域。柵電極22的最小圖案線寬加間距被定義為，在整個芯片中能找到之柵 電極的最小線寬加間距。第一平均圖案密度不同于第二平均圖案密度，且第一最小圖案線 寬加間距不同于第二最小圖案線寬加間距。
[0021] 接著請參考圖6,其顯示集成電路之晶體管層級與內(nèi)聯(lián)機層級的橫剖面概圖。圖6 提供了襯底10、晶體管20與第一層金屬（Ml)至第六層金屬（M6)間的簡單關(guān)系。如圖6中 所示，接觸件將源極/漏極（S/D) 24耦合至第一層金屬（Ml)、第一通孔（VI)將第一層金屬 (Ml)耦合至第二層金屬（M2)、第二通孔（V2)將第二層金屬（M2)耦合至第三層金屬（M3)、 第三通孔（V3)將第三層金屬（M3)耦合至第四層金屬（M4)、第四通孔（V4)將第四層金屬 (M4)稱合至第五層金屬（M5)、第五通孔（V5)將第五層金屬（M5)稱合至第六層金屬（M6)， 故圖6中所示之內(nèi)聯(lián)機層的層數(shù)根據(jù)最高金屬層（即第六層金屬）為6。芯片1上的集成 電路具有第一層數(shù)的內(nèi)聯(lián)機層，芯片2上的集成電路具有第二層數(shù)的內(nèi)聯(lián)機層。第一層數(shù) 不同于第二層數(shù)。
[0022] 在圖2所示的較佳實施例中，第一平均圖案密度高于第二平均圖案密度，第一最 小圖案線寬加間距系小于第二最小圖案線寬加間距，第一層數(shù)系小于第二層數(shù)。
[0023] 雖然在圖2中，芯片1的尺寸大于芯片2的尺寸，但芯片1與芯片2的尺寸并不受 此限制。例如，芯片1與芯片2可以具有相同的尺寸。又，在第2圖中芯片2系安置于芯片 1之上并設有硅穿孔100與微凸塊/凸塊200,但本發(fā)明并不為所限。硅穿孔100與微凸塊 /凸塊200也可設置于芯片1之中/之上，且芯片1可安置于芯片2下。
[0024] 現(xiàn)在參考圖7,其顯示根據(jù)本發(fā)明另一實施例之堆棧集成電路（1C)系統(tǒng)的橫剖面 概圖。圖7之實施例系類似于圖2之實施例，但圖7之實施例多了一個設置于芯片1之上的 芯片3,芯片3系利用芯片3之中/之上的硅穿孔100'與微凸塊/凸塊200'而與芯片1相 連接。芯片1、芯片2與芯片3載有被設計成欲共同使用以施行完整內(nèi)存功能的集成電路， 即僅僅是芯片1、芯片2與芯片3中的一者或兩者并無法適當?shù)厥┬袘械墓δ?。例如，?片1可載有所有的存儲胞如靜態(tài)隨機存取存儲胞或動態(tài)隨機存取存儲胞與感測放大器，芯 片2可載有部分的邏輯電路如區(qū)域列譯碼器、區(qū)域行譯碼器與緩沖器，芯片3可載有剩下的 邏輯電路如輸入/輸出、全區(qū)譯碼器與靜電防護電路。芯片3上的集成電路針對柵電極22 具有第三平均圖案密度與第三最小圖案線寬加間距，芯片3具有第三層數(shù)的內(nèi)聯(lián)機層。第 三平均圖案密度系不同于第二與第一平均圖案密度；第三最小圖案線寬加間距不同于第二 與第一最小圖案線寬加間距；第三層數(shù)不同于第一與第二層數(shù)。
[0025] 在圖7所示一較佳實施例中，第一平均圖案密度最高，第二平均圖案密度系介于 第一平均圖案密度與第三平均圖案密度之間，第三平均圖案密度最低。最小圖案線寬加間 距的排名順序系與平均圖案密度相同。至于內(nèi)聯(lián)機層的層數(shù)，第一層數(shù)應該最低，但第二層 數(shù)與第三層數(shù)可相同或不同。
[0026] 類似于圖2的實施例，芯片的尺寸應不受限制。例如，芯片2與芯片3可具有相同 尺寸。又，在圖7中芯片2與芯片3系位于芯片1之上且設有硅穿孔100/100'與微凸塊/ 凸塊200/200'，但本發(fā)明并不為所限。硅穿孔100/100'與微凸塊/凸塊200/200'亦可設 置在芯片1之中/之上且芯片1可位于芯片2與芯片3之下。
[0027] 或者，圖7中的芯片3為硅中介層而不具有主動組件設置于其上。在此情況下，芯 片1與芯片2兩者一起使用可施行完整的內(nèi)存功能與中央/圖形處理功能，但芯片3只具 有連接芯片1與2并將其連接至外界的接口功能。此時，芯片3可包含硅穿孔、微凸塊/凸 塊、內(nèi)聯(lián)機、被動組件等。由于芯片3不具有主動組件如晶體管，故其不具有平均圖案密度， 也不具有最小圖案線寬加間距，且其內(nèi)聯(lián)機層的層數(shù)不多。
[0028] 以此方式，本發(fā)明可將不同的工藝世代應用至不同的芯片，因而改善每一芯片內(nèi) 的均勻度并降低成本。又，本發(fā)明可針對每一芯片客制化其內(nèi)聯(lián)機層數(shù)，因此較敏感的存儲 胞如靜態(tài)隨機存取存儲胞或動態(tài)隨機存取存儲胞較不會受到噪聲干擾。值得一提的是，有 時模擬電路與數(shù)字電路亦可具有極不同的布局密度、噪聲容裕、內(nèi)聯(lián)機層數(shù)，故可將本發(fā)明 原理應用至包含模擬電路與數(shù)字電路的集成電路系統(tǒng)。借著應用本發(fā)明的原理，可將模擬 電路設置于一芯片而將數(shù)字電路設置于另一芯片，且兩芯片可利用硅穿孔來加以電連接而 施行一連串芯片分開時無法單獨達到的完整功能。具有模擬電路的芯片與具有數(shù)字電路的 另一芯片針對柵電極可具有不同的平均圖案密度及/或不同的最小圖案線寬加間距及/或 不同的內(nèi)聯(lián)機層數(shù)。
[0029] 上述實施例僅是為了方便說明而舉例，雖遭所屬【技術(shù)領(lǐng)域】的技術(shù)人員任意進行修 改，均不會脫離如權(quán)利要求書中所欲保護的范圍。
【權(quán)利要求】
1. 一種堆棧集成電路系統(tǒng)，包含： 第一芯片，具有第一平均圖案密度且包含存儲胞； 第二芯片，具有第二平均圖案密度且包含該存儲胞甩的邏輯電路與一功能單元；及 復數(shù)硅穿孔，位于該第一芯片與第二芯片中的一者內(nèi)以電連接該第一芯片與該第二芯 片， 其中該第一芯片的該存儲胞與該第二芯片的該邏輯電路被設計成共同使用以達到完 整的內(nèi)存功能， 其中該第一平均圖案密度系高于該第二平均圖案密度。
2. 如權(quán)利要求1所述的堆棧集成電路系統(tǒng)，其特征在于，該存儲胞為動態(tài)隨機存取存 儲胞（DRAM)或靜態(tài)隨機存取存儲胞（SRAM)。
3. 如權(quán)利要求2所述的堆棧集成電路系統(tǒng)，其特征在于，該第一芯片更包含存儲胞用 的感測放大器。
4. 如權(quán)利要求3所述的堆棧集成電路系統(tǒng)，其特征在于，該邏輯電路包含區(qū)域行譯碼 器、區(qū)域列譯碼器、全區(qū)行譯碼器、全區(qū)列譯碼器、緩沖器與輸入/輸出。
5. 如權(quán)利要求2所述的堆棧集成電路系統(tǒng)，其特征在于，該邏輯電路包含感測放大器、 區(qū)域行譯碼器、區(qū)域列譯碼器、全區(qū)行譯碼器、全區(qū)列譯碼器、緩沖器與輸入/輸出。
6. 如權(quán)利要求1所述的堆棧集成電路系統(tǒng)，其特征在于，該功能單元包含中央處理單 元（CPU)、圖形處理單元（GPU)、散熱單元或基本輸出輸入系統(tǒng)（BIOS)。
7. 如權(quán)利要求1所述的堆棧集成電路系統(tǒng)，其特征在于，該第一芯片具有第一層數(shù)之 內(nèi)聯(lián)機層而第二芯片具有第二層數(shù)之內(nèi)聯(lián)機層且該第一層數(shù)系小于該第二層數(shù)。
8. 如權(quán)利要求1所述的堆棧集成電路系統(tǒng)，其特征在于，該第一芯片的尺寸大于該第 二芯片的尺寸。
9. 一種堆棧集成電路系統(tǒng)，包含： 第一芯片，具有存儲胞； 第二芯片，具有該存儲胞用的邏輯電路的第一部分； 第三芯片，具有該存儲胞用的邏輯電路的第二部分；及 復數(shù)硅穿孔，位于該第一芯片、第二芯片與第三芯片中的一考內(nèi)以電連接該第一芯片、 該第二芯片與該第三芯片， 其中該第一芯片的該存儲胞、該第二芯片的該邏輯電路的第一部分與該第三芯片的該 邏輯電路的該第二部分被設計成共同使用以達到完整的內(nèi)存功能。
10. -種堆棧集成電路系統(tǒng)，包含： 第一芯片，只包含模擬電路； 第二芯片，只包含數(shù)字電路；及 復數(shù)硅穿孔，位于該第一芯片與第二芯片中的一者內(nèi)以電連接該第一芯片與該第二芯 片， 其中該第一芯片的該模擬電路與該第二芯片的該數(shù)字電路被設計成共同使用以達到 完整的功能。
【文檔編號】H01L25/16GK104124240SQ201310156101
【公開日】2014年10月29日 申請日期:2013年4月28日 優(yōu)先權(quán)日:2013年4月28日
【發(fā)明者】黃昭元, 何岳風, 楊名聲, 陳輝煌 申請人:艾芬維顧問股份有限公司