一種半導(dǎo)體器件的制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體器件的制造方法，包括：提供具有第一區(qū)和第二區(qū)的半導(dǎo)體襯底，在半導(dǎo)體襯底上形成包括自下而上依次層疊的高k介電層、高k介電層的保護(hù)層和犧牲柵電極層的偽柵極結(jié)構(gòu)；去除位于第二區(qū)上的犧牲柵電極層；在第二區(qū)上形成的溝槽中形成犧牲材料層；去除位于第一區(qū)上的犧牲柵電極層；在第一區(qū)上形成第一金屬柵極結(jié)構(gòu)；去除犧牲材料層，并在第二區(qū)上形成第二金屬柵極結(jié)構(gòu)，其中，第一區(qū)為NFET區(qū)，第二區(qū)為PFET區(qū)；或者第一區(qū)為PFET區(qū)，第二區(qū)為NFET區(qū)。根據(jù)本發(fā)明，可以使在半導(dǎo)體襯底中的NFET區(qū)和PFET區(qū)上分別形成的金屬柵極結(jié)構(gòu)之間具有良好的界面特性，改善半導(dǎo)體器件的運行速度和接觸電阻，從而提升半導(dǎo)體器件的性能。
【專利說明】
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體制造工藝，具體而言涉及一種實施后柵極（gate-last)工藝時 去除偽柵極結(jié)構(gòu)中的犧牲柵電極層的方法。 一種半導(dǎo)體器件的制造方法

【背景技術(shù)】
[0002] 隨著半導(dǎo)體器件特征尺寸的不斷減小，用高k介電層/金屬柵結(jié)構(gòu)代替?zhèn)鹘y(tǒng)的氮 氧化硅或氧化硅介質(zhì)層/多晶硅柵結(jié)構(gòu)被視為解決傳統(tǒng)的柵結(jié)構(gòu)所面臨的問題的主要的 甚至是唯一的方法，傳統(tǒng)的柵結(jié)構(gòu)所面臨的問題主要包括柵漏電、多晶硅損耗以及由薄柵 氧化硅介質(zhì)層所引起的硼穿透。
[0003] 對于具有較高工藝節(jié)點的晶體管結(jié)構(gòu)而言，所述高k_金屬柵工藝通常為后柵 極（gate-last)工藝，其典型的實施過程包括：首先，在半導(dǎo)體襯底上形成偽柵極結(jié)構(gòu)，所 述偽柵極結(jié)構(gòu)由自下而上的界面層、高k介電層、覆蓋層和犧牲柵電極層構(gòu)成；然后，在 所述偽柵極結(jié)構(gòu)的兩側(cè)形成柵極間隙壁結(jié)構(gòu)，之后去除所述偽柵極結(jié)構(gòu)中的犧牲柵電極 層，在所述柵極間隙壁結(jié)構(gòu)之間留下一溝槽；接著，在所述溝槽內(nèi)依次沉積功函數(shù)金屬層 (workfunction metal layer)、阻擋層（barrier layer)和浸潤層（wetting layer);最后 進(jìn)行金屬柵極材料的填充，以在所述覆蓋層上形成金屬柵極結(jié)構(gòu)。
[0004] 對于如圖1A所示的已形成偽柵極結(jié)構(gòu)的半導(dǎo)體器件結(jié)構(gòu)而言，需在由淺溝槽隔 離結(jié)構(gòu)101分隔開的襯底1〇〇中的NFET區(qū)和PFET區(qū)上分別形成包含具有不同功函數(shù)金屬 層的金屬柵極結(jié)構(gòu)，因此，通常采用分別去除NFET區(qū)和PFET區(qū)上形成的偽柵極結(jié)構(gòu)中的犧 牲柵電極層103的工藝來形成所述包含具有不同功函數(shù)金屬層的金屬柵極結(jié)構(gòu)。由于犧牲 柵電極層103容易發(fā)生自氧化，例如，如圖1B所示，在去除位于PFET區(qū)上的犧牲柵電極層 103之后，位于NFET區(qū)上的犧牲柵電極層103的側(cè)壁發(fā)生自氧化而形成氧化層104,且后續(xù) 依次在PFET區(qū)上形成金屬柵極結(jié)構(gòu)、去除位于NFET區(qū)上的犧牲柵電極層103的過程中，該 氧化層104不會被去除，因此，在NFET區(qū)上形成另一金屬柵極結(jié)構(gòu)之后，NFET區(qū)和PFET區(qū) 上分別形成的金屬柵極結(jié)構(gòu)之間的界面特性變差，進(jìn)而影響半導(dǎo)體器件的性能。
[0005] 因此，需要提出一種方法，以解決上述問題。


【發(fā)明內(nèi)容】

[0006] 針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種半導(dǎo)體器件的制造方法，包括：提供具有第 一區(qū)和第二區(qū)的半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有偽柵極結(jié)構(gòu)，所述偽柵極結(jié)構(gòu)包 括自下而上依次層疊的高k介電層、所述高k介電層的保護(hù)層和犧牲柵電極層；去除位于所 述第二區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層；在所述第二區(qū)上形成的溝槽中形成犧牲材料 層；去除位于所述第一區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層；在所述第一區(qū)上形成第一金 屬柵極結(jié)構(gòu)；去除所述犧牲材料層，并在所述第二區(qū)上形成第二金屬柵極結(jié)構(gòu)。
[0007] 進(jìn)一步，所述去除位于所述第二區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層的工藝步驟 包括：在所述半導(dǎo)體襯底上形成圖形化的光刻膠層，以遮蔽位于所述第一區(qū)上的偽柵極結(jié) 構(gòu)；以所述圖形化的光刻膠層為掩膜，蝕刻位于所述第二區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電 極層，直至露出所述高k介電層的保護(hù)層為止；采用灰化工藝去除所述圖形化的光刻膠層。
[0008] 進(jìn)一步，所述犧牲材料層的構(gòu)成材料為具有可流動性的材料。
[0009] 進(jìn)一步，所述形成犧牲材料層的工藝步驟包括：采用旋涂工藝在所述半導(dǎo)體襯底 上形成所述犧牲材料層；采用烘焙工藝以使所述犧牲材料層硬化；采用化學(xué)機械研磨工藝 研磨所述犧牲材料層，以露出位于所述第一區(qū)上的偽柵極結(jié)構(gòu)。
[0010] 進(jìn)一步，所述犧牲材料層的構(gòu)成材料為DU0。
[0011] 進(jìn)一步，采用干法蝕刻、濕法蝕刻或者干法蝕刻和濕法蝕刻的結(jié)合實施所述對犧 牲柵電極層的去除。
[0012] 進(jìn)一步，采用干法蝕刻、濕法蝕刻或者干法蝕刻和濕法蝕刻的結(jié)合工藝去除所述 犧牲材料層。
[0013] 進(jìn)一步，所述第一金屬柵極結(jié)構(gòu)和所述第二金屬柵極結(jié)構(gòu)均包括自下而上堆疊而 成的功函數(shù)金屬層和金屬柵極材料層。
[0014] 進(jìn)一步，所述功函數(shù)金屬層和所述金屬柵極材料層之間還包括自下而上堆疊而成 的阻擋層和浸潤層。
[0015] 進(jìn)一步，所述第一金屬柵極結(jié)構(gòu)中的功函數(shù)金屬層和所述第二金屬柵極結(jié)構(gòu)中的 功函數(shù)金屬層具有不同的功函數(shù)。
[0016] 進(jìn)一步，所述第一區(qū)為NFET區(qū)，所述第二區(qū)為PFET區(qū)；或者所述第一區(qū)為PFET 區(qū)，所述第二區(qū)為NFET區(qū)。
[0017] 根據(jù)本發(fā)明，可以使在半導(dǎo)體襯底中的NFET區(qū)和PFET區(qū)上分別形成的金屬柵極 結(jié)構(gòu)之間具有良好的界面特性，改善半導(dǎo)體器件的運行速度和接觸電阻，從而提升半導(dǎo)體 器件的性能。

【專利附圖】

【附圖說明】
[0018] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。
[0019] 附圖中：
[0020] 圖1A為采用現(xiàn)有技術(shù)在襯底上形成偽柵極結(jié)構(gòu)之后的器件的示意性剖面圖；
[0021] 圖1B為采用現(xiàn)有技術(shù)先去除如圖1A中示出的PFET區(qū)上的偽柵極結(jié)構(gòu)中的犧牲 柵電極層后NFET區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層的側(cè)壁發(fā)生自氧化的示意性剖面 圖；
[0022] 圖2A-圖2F為根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟所分別獲得的器 件的示意性剖面圖；
[0023] 圖3為根據(jù)本發(fā)明示例性實施例的方法實施后柵極工藝時去除偽柵極結(jié)構(gòu)中的 犧牲柵電極層的流程圖。

【具體實施方式】
[0024] 在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對本發(fā)明更為徹底的理解。然 而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細(xì)節(jié)而得以 實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進(jìn) 行描述。
[0025] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便闡釋本發(fā)明提出 的實施后柵極工藝時去除偽柵極結(jié)構(gòu)中的犧牲柵電極層的方法。顯然，本發(fā)明的施行并不 限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實施例詳細(xì)描述如下，然 而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實施方式。
[0026] 應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語"包含"和/或"包括"時，其指明存在所 述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整 體、步驟、操作、元件、組件和/或它們的組合。
[0027][示例性實施例]
[0028] 下面，參照圖2A-圖2F和圖3來描述根據(jù)本發(fā)明示例性實施例的方法實施后柵極 工藝時去除偽柵極結(jié)構(gòu)中的犧牲柵電極層的詳細(xì)步驟。
[0029] 參照圖2A-圖2F，其中示出了根據(jù)本發(fā)明示例性實施例的方法依次實施的步驟所 分別獲得的器件的示意性剖面圖。
[0030] 首先，如圖2A所示，提供半導(dǎo)體襯底200,半導(dǎo)體襯底200的構(gòu)成材料可以采用未 摻雜的單晶硅、摻雜有雜質(zhì)的單晶硅、絕緣體上硅（SOI)等。作為示例，在本實施例中，半導(dǎo) 體襯底200選用單晶硅材料。在半導(dǎo)體襯底200中形成有隔離結(jié)構(gòu)201，作為示例，隔離結(jié) 構(gòu)201為淺溝槽隔離（STI)結(jié)構(gòu)或者局部氧化硅（L0C0S)隔離結(jié)構(gòu)，隔離結(jié)構(gòu)201將半導(dǎo) 體襯底200分為NFET區(qū)和PFET區(qū)。半導(dǎo)體襯底200中還形成有各種阱（well)結(jié)構(gòu)，為了 簡化，圖示中予以省略。
[0031] 在半導(dǎo)體襯底200的NFET區(qū)和PFET區(qū)上均形成有偽柵極結(jié)構(gòu)20Γ，作為示例，偽 柵極結(jié)構(gòu)20Γ包括自下而上依次層疊的高k介電層202和犧牲柵電極層203。高k介電層 202的材料包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、 氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋁等，特別優(yōu)選的是氧化鉿、氧化鋯或氧化鋁。犧牲 柵電極層203的材料包括多晶硅。需要說明的是，在偽柵極結(jié)構(gòu)20Γ中，高k介電層202 的下方可以形成界面層，形成界面層的作用是改善高k介電層202與半導(dǎo)體襯底200之間 的界面特性，界面層的材料包括硅氧化物（SiOx);高k介電層202的上方可以形成保護(hù)層， 形成保護(hù)層的作用是抑制后續(xù)形成的金屬柵極結(jié)構(gòu)中的金屬柵極材料(通常為鋁)向高k介 電層202中的擴(kuò)散，保護(hù)層的材料包括氮化鈦或氮化鉭。
[0032] 由于圖2A以及接下來的附圖都是沿著器件版圖中的犧牲柵電極層的走向獲得的 器件剖面圖，因此，在偽柵極結(jié)構(gòu)20Γ的兩側(cè)形成的側(cè)壁結(jié)構(gòu)以及在半導(dǎo)體襯底200上依 次形成的覆蓋所述側(cè)壁結(jié)構(gòu)的接觸孔蝕刻停止層和層間介電層均未示出。
[0033] 接著，如圖2B所示，去除位于PFET區(qū)上的偽柵極結(jié)構(gòu)20Γ中的犧牲柵電極層 203,在PFET區(qū)上形成溝槽。實施所述去除的工藝步驟包括：在半導(dǎo)體襯底200上形成圖形 化的光刻膠層204,以遮蔽位于NFET區(qū)上的偽柵極結(jié)構(gòu)20Γ ;以圖形化的光刻膠層204為 掩膜，蝕刻位于PFET區(qū)上的偽柵極結(jié)構(gòu)20Γ中的犧牲柵電極層203,直至露出高k介電層 202為止。所述對犧牲柵電極層203的蝕刻為干法蝕刻、濕法蝕刻或者干法蝕刻和濕法蝕刻 的結(jié)合。需要說明的是，當(dāng)高k介電層202上形成有保護(hù)層時，對犧牲柵電極層203的蝕刻 直至露出所述保護(hù)層為止。在上述去除過程中，位于NFET區(qū)上的偽柵極結(jié)構(gòu)20Γ中的犧 牲柵電極層203的側(cè)壁暴露出來發(fā)生自氧化而形成如圖1B中示出的氧化層104。
[0034] 接著，如圖2C所示，在PFET區(qū)上形成的溝槽中形成犧牲材料層205,犧牲材料層 205的構(gòu)成材料為具有可流動性的材料，優(yōu)選美國應(yīng)用材料公司的DUO, DU0的成分為一種 氧化物。形成犧牲材料層205的工藝步驟包括：采用灰化工藝去除圖形化的光刻膠層204 ; 采用旋涂工藝在半導(dǎo)體襯底200上形成犧牲材料層205 ;采用烘焙工藝以使?fàn)奚牧蠈?05 硬化；采用化學(xué)機械研磨工藝研磨犧牲材料層205,以露出位于NFET區(qū)上的偽柵極結(jié)構(gòu) 201，。
[0035] 接著，如圖2D所示，去除位于NFET區(qū)上的偽柵極結(jié)構(gòu)20Γ中的犧牲柵電極層 203。實施所述去除的工藝步驟包括：以犧牲材料層205為掩膜，蝕刻位于NFET區(qū)上的偽柵 極結(jié)構(gòu)20Γ中的犧牲柵電極層203,直至露出高k介電層202為止；采用濕法清洗工藝去 除所述蝕刻過程殘留的蝕刻物質(zhì)及雜質(zhì)。所述對犧牲柵電極層203的蝕刻為干法蝕刻、濕 法蝕刻或者干法蝕刻和濕法蝕刻的結(jié)合。需要說明的是，當(dāng)高k介電層202上形成有保護(hù) 層時，對犧牲柵電極層203的蝕刻直至露出所述保護(hù)層為止。在上述去除過程中，前述位于 NFET區(qū)上的偽柵極結(jié)構(gòu)20Γ中的犧牲柵電極層203發(fā)生自氧化的部分未被去除。
[0036] 接著，如圖2E所示，在NFET區(qū)上形成第一金屬柵極結(jié)構(gòu)208。作為示例，第一金屬 柵極結(jié)構(gòu)208包括自下而上堆疊而成的功函數(shù)金屬層206和金屬柵極材料層207,其中，功 函數(shù)金屬層206包括一層或多層金屬或金屬化合物，其構(gòu)成材料包括氮化鈦、鈦鋁合金或 氮化鎢；金屬柵極材料層207的材料包括鎢或鋁。采用原子層沉積工藝或物理氣相沉積工 藝形成功函數(shù)金屬層206,采用化學(xué)氣相沉積工藝或物理氣相沉積工藝形成金屬柵極材料 層207。然后，執(zhí)行化學(xué)機械研磨以研磨上述各層材料，所述研磨在露出犧牲材料層205時 終止。需要說明的是，在功函數(shù)金屬層206和金屬柵極材料層207之間可以采用原子層沉 積工藝或物理氣相沉積工藝形成自下而上堆疊而成的阻擋層和浸潤層，其中，阻擋層的材 料包括氮化鉭或氮化鈦；浸潤層的材料包括鈦或鈦鋁合金。
[0037] 接著，如圖2F所示，去除犧牲材料層205,并在PFET區(qū)上形成第二金屬柵極結(jié)構(gòu) 208，。
[0038] 采用干法蝕刻、濕法蝕刻或者干法蝕刻和濕法蝕刻的結(jié)合工藝去除犧牲材料層 205。在犧牲材料層205的去除過程中，前述位于NFET區(qū)上的偽柵極結(jié)構(gòu)20Γ中的犧牲柵 電極層203發(fā)生自氧化的部分一并被去除。
[0039] 作為示例，第二金屬柵極結(jié)構(gòu)208'包括自下而上堆疊而成的另一功函數(shù)金屬層 206'和另一金屬柵極材料層207'，另一功函數(shù)金屬層206'與功函數(shù)金屬層206具有不同 的功函數(shù)，其中，另一功函數(shù)金屬層206'包括一層或多層金屬或金屬化合物，其構(gòu)成材料 包括氮化鈦、鈦鋁合金或氮化鎢；另一金屬柵極材料層207'的材料包括鎢或鋁。采用原子 層沉積工藝或物理氣相沉積工藝形成另一功函數(shù)金屬層206'，采用化學(xué)氣相沉積工藝或物 理氣相沉積工藝形成另一金屬柵極材料層207'。然后，執(zhí)行化學(xué)機械研磨以研磨上述各層 材料，所述研磨在露出第一金屬柵極結(jié)構(gòu)208時終止。需要說明的是，在另一功函數(shù)金屬層 206'和另一金屬柵極材料層207'之間可以采用原子層沉積工藝或物理氣相沉積工藝形成 自下而上堆疊而成的阻擋層和浸潤層，其中，阻擋層的材料包括氮化鉭或氮化鈦；浸潤層的 材料包括鈦或鈦鋁合金。
[0040] 需要說明的是，對于如圖2A示出的器件結(jié)構(gòu)，還可以執(zhí)行以下工藝次序來實現(xiàn)本 發(fā)明提出的實施后柵極工藝時去除偽柵極結(jié)構(gòu)中的犧牲柵電極層的方法，包括：去除位于 NFET區(qū)上的偽柵極結(jié)構(gòu)20Γ中的犧牲柵電極層203,在NFET區(qū)上形成溝槽；在NFET區(qū)上 形成的溝槽中形成犧牲材料層205 ;去除位于PFET區(qū)上的偽柵極結(jié)構(gòu)20Γ中的犧牲柵電 極層203 ;在PFET區(qū)上形成第二金屬柵極結(jié)構(gòu)208' ；去除犧牲材料層205,并在NFET區(qū)上 形成第一金屬柵極結(jié)構(gòu)208。
[0041] 接下來，可以通過后續(xù)工藝完成整個半導(dǎo)體器件的制作。根據(jù)本發(fā)明，可以使在半 導(dǎo)體襯底中的NFET區(qū)和PFET區(qū)上分別形成的金屬柵極結(jié)構(gòu)之間具有良好的界面特性，改 善半導(dǎo)體器件的運行速度和接觸電阻，從而提升半導(dǎo)體器件的性能。
[0042] 參照圖3,其中示出了根據(jù)本發(fā)明示例性實施例的方法實施后柵極工藝時去除偽 柵極結(jié)構(gòu)中的犧牲柵電極層的流程圖，用于簡要示出整個制造工藝的流程。
[0043] 在步驟301中，提供具有第一區(qū)和第二區(qū)的半導(dǎo)體襯底，在半導(dǎo)體襯底上形成有 包括自下而上依次層疊的高k介電層、高k介電層的保護(hù)層和犧牲柵電極層的偽柵極結(jié)構(gòu)， 其中，第一區(qū)為NFET區(qū)，第二區(qū)為PFET區(qū)；或者第一區(qū)為PFET區(qū)，第二區(qū)為NFET區(qū)；
[0044] 在步驟302中，去除位于第二區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層；
[0045] 在步驟303中，在第二區(qū)上形成的溝槽中形成犧牲材料層；
[0046] 在步驟304中，去除位于第一區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層；
[0047] 在步驟305中，在第一區(qū)上形成第一金屬柵極結(jié)構(gòu)；
[0048] 在步驟306中，去除犧牲材料層，并在第二區(qū)上形成第二金屬柵極結(jié)構(gòu)。
[0049] 本發(fā)明已經(jīng)通過上述實施例進(jìn)行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于 舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人 員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的 變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由 附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1. 一種半導(dǎo)體器件的制造方法，包括： 提供具有第一區(qū)和第二區(qū)的半導(dǎo)體襯底，在所述半導(dǎo)體襯底上形成有偽柵極結(jié)構(gòu)，所 述偽柵極結(jié)構(gòu)包括自下而上依次層疊的高k介電層、所述高k介電層的保護(hù)層和犧牲柵電 極層； 去除位于所述第二區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層； 在所述第二區(qū)上形成的溝槽中形成犧牲材料層； 去除位于所述第一區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層； 在所述第一區(qū)上形成第一金屬柵極結(jié)構(gòu)； 去除所述犧牲材料層，并在所述第二區(qū)上形成第二金屬柵極結(jié)構(gòu)。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述去除位于所述第二區(qū)上的偽柵極結(jié) 構(gòu)中的犧牲柵電極層的工藝步驟包括：在所述半導(dǎo)體襯底上形成圖形化的光刻膠層，以遮 蔽位于所述第一區(qū)上的偽柵極結(jié)構(gòu)；以所述圖形化的光刻膠層為掩膜，蝕刻位于所述第二 區(qū)上的偽柵極結(jié)構(gòu)中的犧牲柵電極層，直至露出所述高k介電層的保護(hù)層為止；采用灰化 工藝去除所述圖形化的光刻膠層。
3. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述犧牲材料層的構(gòu)成材料為具有可流 動性的材料。
4. 根據(jù)權(quán)利要求3所述的方法，其特征在于，所述形成犧牲材料層的工藝步驟包括：采 用旋涂工藝在所述半導(dǎo)體襯底上形成所述犧牲材料層；采用烘焙工藝以使所述犧牲材料層 硬化；采用化學(xué)機械研磨工藝研磨所述犧牲材料層，以露出位于所述第一區(qū)上的偽柵極結(jié) 構(gòu)。
5. 根據(jù)權(quán)利要求4所述的方法，其特征在于，所述犧牲材料層的構(gòu)成材料為DUO。
6. 根據(jù)權(quán)利要求1所述的方法，其特征在于，采用干法蝕刻、濕法蝕刻或者干法蝕刻和 濕法蝕刻的結(jié)合實施所述對犧牲柵電極層的去除。
7. 根據(jù)權(quán)利要求1所述的方法，其特征在于，采用干法蝕刻、濕法蝕刻或者干法蝕刻和 濕法蝕刻的結(jié)合工藝去除所述犧牲材料層。
8. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一金屬柵極結(jié)構(gòu)和所述第二金屬 柵極結(jié)構(gòu)均包括自下而上堆疊而成的功函數(shù)金屬層和金屬柵極材料層。
9. 根據(jù)權(quán)利要求8所述的方法，其特征在于，所述功函數(shù)金屬層和所述金屬柵極材料 層之間還包括自下而上堆疊而成的阻擋層和浸潤層。
10. 根據(jù)權(quán)利要求8所述的方法，其特征在于，所述第一金屬柵極結(jié)構(gòu)中的功函數(shù)金屬 層和所述第二金屬柵極結(jié)構(gòu)中的功函數(shù)金屬層具有不同的功函數(shù)。
11. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一區(qū)為NFET區(qū)，所述第二區(qū)為 PFET區(qū)；或者所述第一區(qū)為PFET區(qū)，所述第二區(qū)為NFET區(qū)。
【文檔編號】H01L21/28GK104124145SQ201310151396
【公開日】2014年10月29日 申請日期:2013年4月27日 優(yōu)先權(quán)日:2013年4月27日
【發(fā)明者】李鳳蓮, 倪景華 申請人:中芯國際集成電路制造(上海)有限公司