具有掩埋位線的半導體器件及其制造方法
【專利摘要】本發(fā)明提供一種具有掩埋位線的半導體器件及其制造方法，所述方法包括以下步驟:刻蝕半導體襯底以形成燈泡型溝槽，所述燈泡型溝槽在半導體襯底中界定多個有源區(qū)；在燈泡型溝槽中的每個中形成支撐件；通過形成穿過所述多個有源區(qū)中的每個有源區(qū)的溝槽來將每個有源區(qū)劃分成一對本體線；以及在所述一對本體線中的每個本體線中形成位線。
【專利說明】具有掩埋位線的半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求2012年8月28日提交的韓國專利申請N0.10-2012-0094460的優(yōu)先權,其全部內容通過引用合并于此。
【技術領域】
[0003]本發(fā)明的示例性實施例涉及一種半導體器件，更具體而言涉及一種具有掩埋位線的半導體器件及其制造方法。
【背景技術】
[0004]大多數(shù)半導體器件包括晶體管。例如，在諸如DRAM的存儲器件中，存儲器單元包括諸如MOSFET的單元晶體管。一般而言，在MOSFET中，在半導體襯底中形成源極/漏極區(qū)，使得在源極區(qū)與漏極區(qū)之間形成平面溝道。這種一般的MOSFET稱為“平面溝道晶體管”。
[0005]由于半導體器件的集成度和性能必須不斷改善，MOSFET的制造技術已達物理極限。例如，隨著存儲器單元的尺寸減小，MOSFET的尺寸減小，使得MOSFET的溝道長度也減小。當MOSFET的溝道長度減小時，存儲器件的特性因為諸如數(shù)據(jù)保持特性劣化的各種問題而劣化。
[0006]為了增加溝道長度，已提出垂直溝道晶體管(VCT)。垂直溝道晶體管包括形成有垂直溝道的柱體。源極區(qū)和漏極區(qū)形成在柱體的上部和下部。源極區(qū)和漏極區(qū)之一連接至位線。
[0007]圖1是示出現(xiàn)有技術中的半導體器件的圖。
[0008]參見圖1，在半導體襯底11中形成有彼此分開的多個本體12。柱體13形成為與本體12的表面垂直。掩埋位線14掩埋在本體12中。柱體13包括第一源極/漏極區(qū)16和第二源極/漏極區(qū)18以及溝道區(qū)17。在與掩埋位線14相交叉的方向上延伸的字線15形成在柱體13的側壁處。由于字線15具有垂直結構，因此形成垂直溝道。第一源極/漏極區(qū)16也可以形成在本體12中。
[0009]在圖1的現(xiàn)有技術中，考慮包括溝道區(qū)17的柱體13的高度來刻蝕半導體襯底11，使得形成初步本體線。然后，刻蝕初步本體線的上部以形成柱體13。柱體13的下部成為本體12。
[0010]在現(xiàn)有技術中，為了大體防止相鄰掩埋位線14之間的穿通(punch-through)(參見附圖標記“P”)，必須在掩埋位線14的下部確保預定高度(參見附圖標記“P1”)。用于大體防止穿通的高度Pl約80nm至約90nm，這包括形成在掩埋位線14之下的第一源極/漏極區(qū)16的深度。因此，由于本體12和柱體13的總高度(附圖標記“H”)非常高，因此在形成初步本體線時需要高深寬比刻蝕工藝。
[0011]結果,在現(xiàn)有技術中，由于需要考慮本體12和柱體13的高度，因此需要高深寬比刻蝕工藝。此外，由于為了大體防止相鄰掩埋位線14之間的穿通而進一步增加深寬比，因而發(fā)生圖案傾斜。[0012]此外，在現(xiàn)有技術中，雖然相鄰掩埋位線14之間的間隔增大，但在減小相鄰掩埋位線14之間的寄生電容上存在限制。更確切地說，連接至掩埋位線14的第一源極/漏極區(qū)16的面積對寄生電容有影響。因此，相鄰掩埋位線14之間的正對面積(附圖標記“P2”)包括第一源極/漏極區(qū)16，造成寄生電容增加。

【發(fā)明內容】

[0013]本發(fā)明的一個實施例針對一種能夠大體防止因為高深寬比刻蝕工藝而造成圖案傾斜的半導體器件及其制造方法。
[0014]本發(fā)明的一個實施例針對一種能夠大體防止相鄰掩埋位線之間的穿通并減小寄生電容的半導體器件及其制造方法。
[0015]根據(jù)一個示例性實施例，一種制造半導體器件的方法包括以下步驟:刻蝕半導體襯底以形成燈泡型溝槽，所述燈泡型溝槽在半導體襯底中界定多個有源區(qū)；在燈泡型溝槽中的每個中形成支撐件；通過形成穿過所述多個有源區(qū)中的每個有源區(qū)的溝槽來將每個有源區(qū)劃分成成對本體線；以及在所述成對本體線中的每個本體線中形成位線。
[0016]根據(jù)一個示例性實施例，一種制造半導體器件的方法包括以下步驟:在半導體襯底上形成絕緣層；在絕緣層上形成導電層；刻蝕導電層以形成界定多個有源區(qū)的第一溝槽；在溝槽中的每個中形成支撐件；通過形成穿過所述多個有源區(qū)中的每個有源區(qū)的第二溝槽來將每個有源區(qū)劃分成成對本體線；以及在所述成對本體線中的每個本體線中形成位線。
[0017]在一個示例性實施例中，一種半導體器件包括:半導體襯底；有源區(qū)，所述有源區(qū)包括形成在半導體襯底的表面上的本體；柱體，所述柱體形成在本體上；支撐件，所述支撐件掩埋在有源區(qū)中；以及掩埋位線，所述掩埋位線形成在本體中。
[0018]根據(jù)本發(fā)明，在形成支撐件之后，通過將有源區(qū)一分為二來形成本體線，使得可以大體防止本體線傾斜。
[0019]根據(jù)本發(fā)明，絕緣材料形成在掩埋位線之下，使得可以大體防止相鄰掩埋位線之間的穿通。
[0020]根據(jù)本發(fā)明，掩埋位線之間的正對面積減小，使得可以減小掩埋位線之間的寄生電容。
【專利附圖】

【附圖說明】
[0021]圖1是示出現(xiàn)有半導體器件的圖。
[0022]圖2A是示出根據(jù)一個示例性實施例的具有掩埋位線的半導體器件的圖。
[0023]圖2B是示出根據(jù)一個示例性實施例的具有掩埋位線的半導體器件的圖。
[0024]圖2C是示出根據(jù)一個示例性實施例的具有掩埋位線的半導體器件的圖。
[0025]圖3A至圖3M是示出用于形成根據(jù)一個示例性實施例的半導體器件的掩埋位線的例子的圖。
[0026]圖4A至圖4D是示出用于形成根據(jù)一個示例性實施例的半導體器件的柱體的例子的圖。
[0027]圖5A至圖5E是示出用于形成根據(jù)一個示例性實施例的半導體器件的掩埋位線的例子的圖。
[0028]圖6A至圖6G是示出用于形成根據(jù)一個示例性實施例的半導體器件的掩埋位線的例子的圖。
【具體實施方式】
[0029]下面將參照附圖更詳細地描述本發(fā)明的示例性實施例。然而，本發(fā)明可以用不同的方式實施，而不應解釋為局限于本文所列的實施例。確切地說，提供這些實施例使得本說明書充分與完整，并向本領域技術人員充分地傳達本發(fā)明的范圍。在說明書中，相似的附圖標記在本發(fā)明的不同附圖與實施例中表示相似的部分。
[0030]附圖并不一定按比例繪制，并且在某些情況下，為了清楚地示出實施例的特征可能對比例做夸大處理。當提及第一層在第二層“上”或在襯底“上”時，其不僅表示第一層直接形成在第二層上或襯底上的情況，還表示在第一層與第二層或襯底之間存在第三層的情況。
[0031]圖2A是示出根據(jù)一個示例性實施例的具有掩埋位線的半導體器件的圖。圖2B是示出根據(jù)一個示例性實施例的具有掩埋位線的半導體器件的圖。圖2C是示出示例性的具有掩埋位線的半導體器件的圖。
[0032]參見圖2A，半導體器件包括掩埋位線104、柱體103和字線105。多個有源區(qū)(每個有源區(qū)包括本體102和柱體103)形成為與半導體襯底101的表面大體垂直。支撐件106分別掩埋在所述多個有源區(qū)之間。掩埋位線104分別掩埋在本體102中。
[0033]半導體襯底101可以包括含硅材料，諸如單晶硅。本體102、柱體103和半導體襯底101可以包括大體相同的材料。因此，本體102和柱體103可以包括含硅材料，諸如單晶硅。
[0034]有源區(qū)具有線結構，并且包括本體102和形成在本體102上的柱體103。多個柱體103可以形成在公共本體102上。每個本體102可以具有形成在半導體襯底101上的線結構。本體102和柱體103形成為與半導體襯底101的表面大體垂直。例如，本體102和柱體103可以相互垂直。柱體103在本體102上彼此分開。例如，柱體103可以具有矩陣陣列布置。每個柱體103可以包括垂直溝道晶體管的溝道區(qū)。此外，每個柱體103可以包括垂直溝道晶體管的第一源極/漏極區(qū)108、第二源極/漏極區(qū)109和溝道區(qū)。在第一源極/漏極區(qū)108和第二源極/漏極區(qū)109之中，第一源極/漏極區(qū)108可以連接至相對應的掩埋位線104。第二源極/漏極區(qū)109可以連接至電容器。第一源極/漏極區(qū)108、溝道區(qū)以及第二源極/漏極區(qū)109可以在與襯底101的表面大體垂直的方向上彼此連接。
[0035]第一源極/漏極區(qū)108、溝道區(qū)和第二源極/漏極區(qū)109可以形成NPN結或PNP結。例如，當?shù)谝辉礃O/漏極區(qū)108或第二源極/漏極區(qū)109摻入第一導電雜質時，溝道區(qū)可以摻入類型與第一導電雜質相反的第二導電雜質。例如，如果第一導電雜質為N型雜質，則第二導電雜質將為P型雜質。可替選地，如果第一導電雜質為P型雜質，則第二導電雜質將為N型雜質。當垂直溝道晶體管為NM0SFET時，第一源極/漏極區(qū)108、第二源極/漏極區(qū)109和溝道區(qū)可以形成NPN結。
[0036]本體102形成在與半導體襯底101的表面垂直的第三方向(Z方向)上。本體102可以具有在第一方向(X方向)上延伸的線結構。掩埋位線104和本體102可以在第一方向上延伸。如以下將描述的，可以通過將線狀有源區(qū)一分為二來形成本體102。
[0037]支撐件106位于將相鄰本體102分開的燈泡型溝槽中掩埋在本體102之間。支撐件106的掩埋在燈泡型溝槽中的一部分可以延伸至本體102的下部。當支撐件106包括絕緣材料時，本體102具有形成在絕緣體上硅(SOI)結構上的結構。支撐件106可以與本體102平行地延伸。此外，支撐件106可以與襯底的表面垂直地延伸(Z方向)，使得支撐件106形成在相鄰的柱體103之間。包括本體102和柱體103的有源區(qū)可以被支撐件106分開。絕緣層107可以形成在相鄰的有源區(qū)之間。絕緣層107也可以形成為與本體102平行，并且可以與襯底的表面垂直(Z方向)，使得絕緣層107形成在柱體103之間。因此，當從X方向(如圖2A所示)觀察時，柱體103、支撐件106和絕緣層107可以交替地形成。
[0038]掩埋位線104掩埋在本體102中。為了將掩埋位線104掩埋在本體102中，可以使用完全硅化工藝。掩埋位線104可以在第一方向(X方向)上延伸。掩埋位線104可以包括諸如金屬硅化物的金屬性材料。因此，掩埋位線104具有低電阻。支撐件106的一部分可以形成在掩埋位線104之下。絕緣層107可以形成在相鄰的掩埋位線104之間。如圖2B所示，一個示例性的半導體器件可以具有如下結構:掩埋位線104A掩埋在本體102的凹陷下側壁中。掩埋位線104A可以包括金屬層或金屬硅化物。
[0039]字線105形成在柱體103的側壁處，其中字線105形成為與柱體103的側壁垂直。相應地，字線105也稱為垂直字線。字線105形成在柱體103的兩個側壁處，并且可以具有雙字線結構。即使在雙字線結構中，相應字線105的端部也可以相互連接。由于柱體103是形成有垂直溝道晶體管的溝道的區(qū)域，因此由字線105形成垂直溝道。因此，形成包括字線105、第一源極/漏極區(qū)108、溝道區(qū)和第二源極/漏極區(qū)109的垂直溝道晶體管。字線105可以在第二方向(Y方向)上延伸。字線105和掩埋位線104可以形成在它們相互交叉的方向上。字線105可以包括金屬性材料。字線105可以包括氮化鈦(TiN)、氮化鎢(WN)或鎢的疊層(WN/W)。字線105可以與掩埋位線104間隔開。為此，在字線105與掩埋位線104之間還可以形成有絕緣層(未示出)。絕緣層可以包括氧化硅。在一個示例性實施例中，字線105可以在第二方向(Y方向)上延伸，并且包圍柱體103的側壁。此外，在形成包圍柱體103的側壁的柵電極之后，將字線105連接至柵電極。
[0040]參見圖2C，一個示例性半導體器件包括掩埋位線204、柱體203和字線205。多個有源區(qū)(每個有源區(qū)具有包括本體202和柱體203的垂直結構)形成在半導體襯底201上。支撐件207分別掩埋在所述多個有源區(qū)之間。掩埋位線204分別掩埋在本體202中。
[0041]半導體襯底201可以包括含硅材料，諸如單晶硅襯底。本體202、柱體203和半導體襯底201可以包括大體相同的材料。因此，本體202和柱體203可以包括含硅材料，諸如單晶硅。
[0042]有源區(qū)具有線結構，并且包括本體202和形成在本體202上的柱體203。多個柱體203可以形成在公共本體202上。每個本體202可以具有形成在半導體襯底201上的線結構。本體202和柱體203形成為與半導體襯底201的表面大體垂直。例如，本體202和柱體203可以相互垂直。多個柱體203在本體202上彼此分開。例如，柱體203可以具有矩陣陣列布置。每個柱體203可以包括垂直溝道晶體管的溝道區(qū)。此外，每個柱體203可以包括垂直溝道晶體管的第一源極/漏極區(qū)208、第二源極/漏極區(qū)209和溝道區(qū)。在第一源極/漏極區(qū)208和第二源極/漏極區(qū)209之中，第一源極/漏極區(qū)208可以連接至相對應的掩埋位線204。第二源極/漏極區(qū)209可以連接至電容器。第一源極/漏極區(qū)208、溝道區(qū)和第二源極/漏極區(qū)209可以在與襯底201的表面大體垂直的方向上彼此連接。第一源極/漏極區(qū)208、溝道區(qū)和第二源極/漏極區(qū)209可以形成NPN結或PNP結。
[0043]本體202形成在與半導體襯底201的表面大體垂直的方向上。本體202和掩埋位線204可以在第一方向(X方向)上延伸。如以下將要描述的，可以通過將線狀有源區(qū)一分為二來形成本體202。
[0044]支撐件207掩埋在本體202之間。每個支撐件207可以掩埋在溝槽中。S卩，相鄰的本體202被溝槽分開，并且支撐件207掩埋在溝槽中。支撐件207可以包括絕緣材料。支撐件207可以與本體202平行地延伸。另外，支撐件207可以與襯底的表面垂直地延伸(Z方向)，使得支撐件207形成在相鄰的柱體203之間。包括本體202和柱體203的有源區(qū)可以被支撐件207分開。相應地，當從第一方向觀察時，柱體203和支撐件207可以交替地形成。
[0045]掩埋位線204掩埋在本體202中。為了將掩埋位線204掩埋在本體202中，可以使用完全硅化工藝。掩埋位線204可以在第一方向(X方向)上延伸。掩埋位線204可以包括諸如金屬硅化物的金屬性材料。因此，掩埋位線204具有低電阻。
[0046]字線205形成在柱體203的側壁處，其中字線205形成為與柱體203的側壁垂直。相應地，字線205也稱為垂直字線。字線205形成在柱體203的兩個側壁處，并且可以具有雙字線結構。即使在雙字線結構中，相應字線205的端部也可以相互連接。由于柱體203是形成有垂直溝道晶體管的溝道的區(qū)域，因此由字線205形成垂直溝道。因此，形成包括字線205、第一源極/漏極區(qū)208、溝道區(qū)和第二源極/漏極區(qū)209的垂直溝道晶體管。字線205可以在第二方向(Y方向)上延伸。字線205和掩埋位線204可以在它們相互交叉的方向上形成。字線205可以包括金屬性材料。字線205可以包括氮化鈦(TiN)、氮化鎢(WN)或鎢的疊層(WN/W)。字線205可以與掩埋位線204間隔開。為此，在字線205與掩埋位線204之間還可以形成有絕緣層(未示出)。絕緣層可以包括氧化硅。在一個示例性實施例中，字線205可以在第二方向(Y方向)上延伸，并且包圍柱體203的側壁。此外，在形成包圍柱體203的側壁的柵電極之后，將字線205連接至柵電極。
[0047]用于大體防止穿通的防穿通絕緣層206形成在掩埋位線204之下。當防穿通絕緣層206包括絕緣層時，本體202形成在SOI結構上。
[0048]根據(jù)示例性實施例，形成了掩埋位線104、104A和204置于柱體103和203之下的垂直結構。因此，由于不需要在柱體103和203之間形成掩埋位線104、104A和204，因此可以實現(xiàn)高集成度。
[0049]此外，掩埋位線104、104A和204分別掩埋在本體102和202中。因此，相鄰的掩埋位線104U04A和204可以充分地相互間隔開，由此減小了相鄰的掩埋位線104U04A和204之間的寄生電容CB。此外，第一源極/漏極區(qū)108和208未形成在掩埋位線104U04A和204之下，由此減小了影響寄生電容的相鄰掩埋位線104U04A和204之間的正對面積。
因此，寄生電容進一步減小。
[0050]另外，在示例性實施例中，支撐件106和207分別掩埋在本體102和202之間，以及分別掩埋在柱體103和203之間，使得大體防止圖案傾斜。支撐件106的一部分可以在掩埋位線104、104A和204之下延伸，以大體防止相鄰的掩埋位線104、104A和204之間的穿通。可替選地，防穿通絕緣層206可以形成在掩埋位線104、104A和204之下，以大體防止相鄰掩埋位線104U04A和204之間的穿通。
[0051]圖3A至圖3M是說明用于形成一個示例性半導體器件的掩埋位線的例子的圖。
[0052]如圖3A所不,在半導體襯底21上形成第一掩模圖案22。半導體襯底21可以包括諸如單晶硅的單晶材料。第一掩模圖案22可以包括氮化硅。例如，第一掩模圖案22可以是包括氧化硅和氮化硅的順序層疊的層?？商孢x地，還可以通過順序地層疊氮化硅、氧化硅、氮氧化硅或非晶碳來形成第一掩模圖案22。當?shù)谝谎谀D案22包括氮化硅時，還可以在半導體襯底21與第一掩模圖案22之間形成襯墊氧化物層(未示出)。可以利用光刻膠圖案(未不出)來形成第一掩模圖案22。第一掩模圖案22可以在第一方向上延伸。第一掩模圖案22可以包括在第一方向上延伸的線圖案。
[0053]利用第一掩模圖案22作為刻蝕阻擋層來刻蝕半導體襯底21，使得形成多個第一溝槽23，所述多個第一溝槽23具有距半導體襯底21的上表面的預定深度。第一溝槽23可以在第一方向上延伸。形成被所述多個第一溝槽23分開的多個有源區(qū)100。每個有源區(qū)100具有一對側壁。用于形成第一溝槽23的刻蝕工藝可以包括各向異性刻蝕工藝。當從平面圖觀察時，有源區(qū)100被第一溝槽23分開，并且具有在第一方向上延伸的線結構，這與現(xiàn)有技術中已知的島狀有源區(qū)不同。
[0054]如上所述，所述多個有源區(qū)100中的相鄰有源區(qū)被第一溝槽23分開。由于在考慮兩個本體線29 (參見圖3E)和本體線之間的間隔的情況下每個有源區(qū)100具有第一線寬Wl,因此在形成第一溝槽23時可以大體防止有源區(qū)100傾斜。
[0055]如圖3B所示，在有源區(qū)的內側壁的表面上和限定第一溝槽23的第一掩模圖案的內側壁的表面上形成間隔件24。間隔件24可以包括諸如氮化硅的氮化物。為了形成間隔件24，可以保形地(conformally)形成氮化物并且可以執(zhí)行回刻蝕工藝。在用于形成間隔件24的回刻蝕工藝中，可以第一溝槽23的底表面23A部分地限定在半導體襯底21中。因此，可以容易地執(zhí)行后續(xù)的各向同性刻蝕工藝。
[0056]如圖3C所示，利用間隔件24和第一掩模圖案22作為刻蝕阻擋層來進行各向同性刻蝕工藝。因此，選擇性地刻蝕第一溝槽23的底表面23A以形成燈泡部(bulb) 25。第一溝槽23和燈泡部25形成燈泡型溝槽結構。燈泡部25可以具有彎曲。經(jīng)由各向同性刻蝕工藝來各向同性地刻蝕第一溝槽23的底表面23A，使得可以形成具有彎曲的燈泡部25。利用各向同性刻蝕工藝，調整在有源區(qū)100的下部的在側壁方向上的刻蝕量是可能的。燈泡部25的形成造成有源區(qū)100的高度增加。燈泡部25可以具有約20nm至約30nm的深度。燈泡部25的深度可以是用于大體防止相鄰掩埋位線之間的穿通的深度。如以下將描述的，即使用于大體防止穿通的燈泡部25的深度狹窄，但是由于絕緣材料掩埋在燈泡部25中，因此也可以充分地防止穿通。
[0057]如上所述，形成燈泡部25使得通過包括第一溝槽23和燈泡部25的燈泡型溝槽將所述多個有源區(qū)100分開。即使第一溝槽23和燈泡部25的高度(圖3C所示的附圖標記Dl)深，但是由于有源區(qū)100的線寬大，因此有源區(qū)100不會傾斜。燈泡型溝槽的高度Dl小于圖1所示的高度H。這是因為用于大體防止穿通的燈泡部25的深度狹窄的緣故。當從平面圖觀察時，所述多個有源區(qū)100被燈泡型溝槽分開，并且在第一方向上延伸。有源區(qū)100的下側壁因燈泡部25而凹陷。即，有源區(qū)100具有凹陷側壁。第一掩模圖案22保留在有源區(qū)100上。間隔件24保留在有源區(qū)100的兩個側壁上。
[0058]如圖3D所示，形成支撐件26以填充包括第一溝槽23和燈泡部25的燈泡型溝槽。支撐件26可以包括絕緣材料。例如，支撐件26可以包括具有低介電常數(shù)的材料，諸如氧化硅。為了形成支撐件26，可以利用氧化硅來填充燈泡型溝槽，然后可以執(zhí)行平坦化工藝。平坦化工藝可以包括回刻蝕工藝或CMP工藝。
[0059]支撐件26掩埋在相鄰的有源區(qū)100之間。因此，在形成本體線29時(在刻蝕有源區(qū)100的后續(xù)工藝中)，支撐件26穩(wěn)固地支撐本體線29，使得可以大體防止本體線29傾斜(參見圖3E)。支撐件26的下部掩埋在燈泡部25中，并且因此掩埋在有源區(qū)100的凹陷側壁中。支撐件26的掩埋在燈泡部25中的一部分可以大體防止相鄰掩埋位線之間的穿通。
[0060]如圖3E所示，在每個支撐件26上和第一掩模圖案22上形成第二掩模圖案27。第二掩模圖案27可以包括在第一方向上延伸的線圖案。經(jīng)由兩個相鄰的第二掩模圖案27之間的線狀間隙暴露出第一掩模圖案22的一部分。經(jīng)由第二掩模圖案27之間的間隙暴露出第一掩模圖案22的中間部分。
[0061]如上所述，將第二掩模圖案27圖案化成至少覆蓋支撐件26的上部，并且暴露出第一掩模圖案22的中間部分。
[0062]可以利用相對于第一掩模圖案22能夠具有刻蝕選擇性的材料(諸如非晶碳)來形成第二掩模圖案27。為了形成第二掩模圖案27，可以利用光刻工藝。
[0063]利用第二掩模圖案27作為刻蝕阻擋層來刻蝕暴露出的第一掩模圖案22和暴露出的第一掩模圖案22之下的有源區(qū)100。因此，形成第二溝槽28，并且有源區(qū)100被第二溝槽28—分為二成為兩個本體線29。本體線29可以提供垂直溝道晶體管的溝道區(qū)。本體線29可以具有第二線寬W2。第二線寬W2可以具有相對于有源區(qū)100的第一線寬Wl的1/3的寬度。第二溝槽28具有第二深度D2，所述第二深度D2可以比燈泡型溝槽的深度Dl小。第二溝槽28的底表面可以具有能夠將掩埋在燈泡型溝槽的燈泡部25中的支撐件26分開的寬度。
[0064]如上所述，有源區(qū)100被一分為二以形成本體線29，使得多個本體線29形成為與半導體襯底21的表面大體垂直。即，通過將有源區(qū)100—分為二的第二溝槽28來形成一對本體線29。所述多個本體線29中的一些形成在支撐件26的兩側。即，可以利用一對相鄰的本體線29來定位支撐件26。有源區(qū)100被燈泡型溝槽相互分開，本體線29被第二溝槽28相互分開。
[0065]在形成本體線29時，由于本體線29被支撐件26穩(wěn)固地支撐，因此不會發(fā)生圖案傾斜。
[0066]如圖3F所示，在包括本體線29的所得結構之上形成保護層?？梢酝ㄟ^層疊第一保護層30和第二保護層31來形成保護層。第一保護層30和第二保護層31可以包括氧化物、氮化物、硅、鈦(Ti)、鈷(Co)、釕(Ru)、鋁(Al)、銅(Cu)或鎢(W)。第一保護層30應具有比第二保護層31的刻蝕選擇性高的刻蝕選擇性。因此，利用不同的材料來形成第一保護層30和第二保護層31。例如，如果使用氧化物層作為第一保護層30，則第二保護層31可以使用刻蝕選擇性比氧化物層的刻蝕選擇性低的材料。例如，如果第一保護層30為氧化物層，則第二保護層31可以為氮化物層。
[0067]在第二保護層31上形成第一犧牲層32以部分地間隙填充第二溝槽28。第一犧牲層32可以包括刻蝕選擇性比第一保護層30和第二保護層31的刻蝕選擇性高的材料。第一犧牲層32可以包括氧化物、氮化物、硅、T1、Co、Ru、Al、Cu或W。舉例來說，可以利用硅層作為第一犧牲層32。
[0068]為了形成部分地填充第二溝槽28的第一犧牲層32，利用第一犧牲層32來填充第二溝槽28。然后，可以順序地執(zhí)行化學機械拋光(CMP)工藝和回刻蝕工藝。在回刻蝕工藝中，因為第二保護層31的刻蝕選擇性比第一犧牲層32低，因此第二保護層31不會被刻蝕。
[0069]如圖3G所示，選擇性地去除通過第一犧牲層32的去除而暴露出的第二保護層31，使得形成具有與第一犧牲層32大體相同高度的第二保護圖案31A。為了選擇性地去除第二保護層31，可以使用濕法刻蝕工藝或干法刻蝕工藝。形成在第二溝槽28的側壁上的第一保護層30可以通過第二保護圖案31A暴露出來。
[0070]如圖3H所示，利用第二犧牲層33來部分地填充第二溝槽28。為了形成第二犧牲層33，利用第二犧牲層33來填充第二溝槽28，然后可以順序地執(zhí)行化學機械拋光(CMP)工藝和回刻蝕工藝。在回刻蝕工藝中，因為第一保護層30的刻蝕選擇性比第二犧牲層33的刻蝕選擇性低，因此第一保護層30不會被刻蝕。第二犧牲層33可以包括氧化物、氮化物、硅、T1、Co、Ru、Al、Cu或W。第二犧牲層33可以包括與第一保護層30不同的材料，以便具有更高的刻蝕選擇性。例如，可以利用硅層作為第二犧牲層33。
[0071]在第一保護層30之上形成第三保護圖案34。第三保護圖案34可以包括氧化物、氮化物、硅、T1、Co、Ru、Al、Cu或W。第三保護圖案34由刻蝕選擇性比第一保護層30的刻蝕選擇性低的材料制成。例如，如果第一保護層30為氧化物層，則第三保護圖案34可以為氮化物層。
[0072]第三保護圖案34可以制備成間隔件的形式。可以在第一保護層30之上形成第三保護層(未示出)，然后可以執(zhí)行間隔件刻蝕工藝。第三保護圖案34在第二犧牲層33之上覆蓋本體線29的側壁。第三保護圖案34覆蓋第一保護層30。由于第三保護圖案34制備成間隔件的形式，因此暴露出第二犧牲層33的上表面。
[0073]如圖31所示，利用干法刻蝕工藝或濕法刻蝕工藝來選擇性地去除第二犧牲層33。在去除第二犧牲層33時，可以同時去除第一犧牲層32。
[0074]如上所述，去除第二犧牲層33，使得在第三保護圖案34與第二保護圖案31A之間形成初步開口 35A和35B。初步開口 35A和35B暴露出第一保護層30的一部分。初步開口35A和35B以沿著本體線29的側壁延伸的線的形式開放。尤其，初步開口 35A和35B在相鄰的本體線29的側壁處同時開放。
[0075]圖3J所示，選擇性地去除第一保護層30的由初步開口 35A和35B暴露出的一部分，使得形成開口 36A和36B以暴露出本體線29的側壁的一部分。本體線29的側壁的上部(在開口 36A和36B之上)被第一保護圖案30A和第三保護圖案34覆蓋。本體線29的側壁的下部(在開口 36A和36B之下)被第一保護圖案30A、第二保護圖案31A覆蓋。在形成開口 36A和36B時，還可以同時去除形成在第二掩模圖案27上的第一保護層30。
[0076]開口 36A和36B可以以沿著本體線29的側壁延伸的線的形式開放。尤其，在被第二溝槽28分開的相鄰本體線29的側壁處同時形成開口 36A和36B。開口 36A和36B將被稱為兩側接觸(BSC)。
[0077]由于支撐件26的一部分處于本體線29的下部填充燈泡部25、且支撐件26包括絕緣層，因此本體線29形成在絕緣體上娃(SOI)結構上。
[0078]如圖3K所示，在本體線29中形成第一源極/漏極區(qū)38。為了形成第一源極/漏極區(qū)38，可以執(zhí)行等離子體摻雜37。此時，將本體線29的側壁的被開口 36A和36B暴露出的一部分摻雜，使得形成第一源極/漏極區(qū)38。第一源極/漏極區(qū)38成為垂直溝道晶體管的源極/漏極區(qū)。
[0079]等離子體摻雜37是將摻雜源激發(fā)為等離子體狀態(tài)并且將激發(fā)的等離子體中的摻雜劑離子注入樣品的摻雜方法。此時，當將偏壓施加至樣品時，可以一次將等離子體中的摻雜劑離子摻雜到樣品的整個表面上。偏壓還被稱為摻雜能量。
[0080]利用摻雜能量、摻雜量和摻雜源來執(zhí)行等尚子體摻雜37。
[0081]摻雜源是含有將被摻入第一源極/漏極區(qū)38的摻雜劑的材料。摻雜源包括摻雜劑氣體，所述摻雜劑氣體含有例如砷(As)或磷(P)。例如,摻雜源包括砷化氫(AsH3)或磷化氫(PH3)。磷(P)和砷(As)為已知的N型摻雜劑。此外，摻雜源可以使用含有硼(B)的摻雜劑氣體，硼(B)為已知的P型摻雜劑。
[0082]摻雜能量表示施加至半導體襯底21的偏壓。摻雜能量還施加至本體線29。結果，等離子體摻雜37可以在橫向上發(fā)生。另外，等離子體摻雜37也可以通過激發(fā)的等離子體中的離子碰撞而在橫向上發(fā)生。
[0083]摻雜量表不注入的摻雜劑的量。摻雜量設定為約I X IO5原子/cm2至約I X IO17原子/cm2。當利用這種范圍內的摻雜量來執(zhí)行等離子體摻雜37時，摻入第一源極/漏極區(qū)38的摻雜劑具有I X IO20原子/cm3或更高的摻雜濃度。
[0084]可以流入激發(fā)等離子體以用于等離子體摻雜37的氣體。用于激發(fā)等離子體的氣體可以包括氬(Ar)、氦(He)或類似氣體。
[0085]如上所述，等離子體摻雜37可以在沒有因為外圍結構造成陰影效應(shadoweffect)的情況下發(fā)生。因此，可以在期望的位置形成第一源極/漏極區(qū)38。
[0086]可替選地，第一源極/漏極區(qū)38使用已原位摻雜的摻雜多晶硅。例如，可以使摻雜多晶硅經(jīng)受退火，使得摻雜多晶硅中的摻雜劑可以擴散至本體線29?？商孢x地，可以利用傾斜離子注入來形成第一源極/漏極區(qū)38。
[0087]可以將第一源極/漏極區(qū)38定位在燈泡部25之上，使得能夠通過支撐件26將相鄰的第一源極/漏極區(qū)38隔離。由于支撐件26定位在第一源極/漏極區(qū)38之下，因此可以控制耗盡區(qū)。
[0088]如圖3L所示，將金屬層39形成在所得結構之上并且填充開口 36A和36B。金屬層39包括諸如半貴金屬或防火金屬的金屬。金屬層39可以包括能夠被硅化的金屬。例如，金屬層39可以包括鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鎢(W)、鉬(Pt)或鈀(Pd)?？梢岳没瘜W氣相沉積(CVD)或原子層沉積(ALD)來形成金屬層39?？梢詫⒔饘賹?9的沉積厚度控制到至少掩埋開口 36A和36B的厚度。這樣的厚度是為了能夠在后續(xù)的硅化工藝中完全硅化。
[0089]執(zhí)行退火工藝，使得硅化執(zhí)行為允許金屬層39與本體線29反應。由于金屬層39包括金屬并且本體線29包括含硅材料，因此通過金屬層39與本體線29的反應來形成金屬硅化物40。金屬硅化物40可以包括硅化鈷、硅化鈦、硅化鉭、硅化鎳、硅化鎢、硅化鉬或硅化鈀。退火工藝包括快速熱退火(RTA)工藝?？梢愿鶕?jù)形成本體線29的材料類型和形成金屬層39的材料類型而在不同溫度執(zhí)行快速熱退火(RTA)工藝。例如，如果金屬層39使用鈷(Co)，則退火溫度范圍可以為約400°C至約800°C。金屬硅化物40可以是部分硅化或完全硅化(FUSI)。在下文中，一個示例性實施例可以包括完全硅化的金屬硅化物40?？梢詮拿總€本體線29的一個側壁開始執(zhí)行硅化工藝，使得本體線29的被開口 36A和36B暴露出的一部分被完全硅化。經(jīng)由完全硅化工藝，將金屬硅化物40掩埋在本體線29中。
[0090]在形成金屬硅化物40之后，未反應的導電層保留。經(jīng)由硅化工藝形成的金屬硅化物40成為掩埋位線(BBL)。在下文中，金屬硅化物將被稱為掩埋位線40。
[0091]如圖3M所示，去除未反應的金屬層。此時，可以利用濕法刻蝕工藝來去除未反應的金屬層。
[0092]另外，如果金屬層39包括鈷，則依次執(zhí)行至少兩次快速熱退火(RTA)工藝以形成硅化鈷。例如，執(zhí)行初次退火工藝和二次退火工藝?？梢栽诩s400°C至約600°C的溫度執(zhí)行初次退火工藝，并且可以在約600°C至約800°C的溫度執(zhí)行二次退火工藝。初次退火工藝的結果是，形成具有CoSix (x=0.1至1.5)相的硅化鈷。二次退火工藝的結果是，具有CoSix相的硅化鈷轉變成具有CoSi2相的硅化鈷。在這些硅化鈷之中，具有CoSi2相的硅化鈷具有最低的電阻率。在初次退火工藝與二次退火工藝之間，去除任何未反應的鈷?？梢岳昧蛩?H2SO4)和過氧化氫(H2O2)的混合化學藥品來去除未反應的鈷。
[0093]在所得結構之上形成層間電介質層41以填充第二溝槽28。層間電介質層41可以包括諸如硼磷硅酸鹽玻璃(BPSG)的氧化物?？梢允箤娱g電介質層41經(jīng)受平坦化工藝，由此使得暴露出第二掩模圖案27的表面。相鄰的掩埋位線40通過層間電介質層41相互隔離。
[0094]根據(jù)一個示例性實施例，掩埋位線40形成在本體線29中。因此，相鄰的掩埋位線40通過層間電介質層41和支撐件26而充分地相互間隔開，由此減小了相鄰掩埋位線40之間的寄生電容CB。此外，在掩埋位線40之下未形成第一源極/漏極區(qū)38，由此減小了正對面積。因此，可以進一步減小相鄰掩埋位線40之間的寄生電容。
[0095]此外，本體線29形成在SOI結構上，使得可以大體防止掩埋位線之間的穿通。例如，支撐件26包括在掩埋位線40之下的燈泡部中延伸的絕緣材料。因此，大體防止掩埋位線40之間的穿通。掩埋在燈泡部25中的支撐件26使用絕緣材料，使得即使將支撐件26形成為具有薄的厚度，也可以充分地防止穿通。
[0096]本體線29是通過將有源區(qū)100 —分為二來形成的，并且被支撐件26穩(wěn)固地支撐。此外，由于通過包括絕緣材料的支撐件26來大體防止掩埋位線40之間的穿通，因此第二溝槽28和燈泡部25不需要形成很深。本體線29的高度(即燈泡型溝槽的深度Dl)遠小于深度H (圖1所示)。這是因為用于大體防止穿通的燈泡部25的深度淺，并且在掩埋位線40之下未形成第一源極/漏極區(qū)38。因此，深寬比大幅減小，使得可以形成結構穩(wěn)定的本體線29，無圖案傾斜。例如，在考慮用于大體防止穿通的深度80nm的情況下，圖1的深度“H”為約340nm。然而，在本實施例中，即使在考慮用于大體防止穿通的深度30nm的情況下，深度“D1”也只有約280nm。
[0097]圖4A至圖4D是示出形成一個示例性半導體器件的柱體的圖。在下文中，用于形成柱體的方法參考沿著圖3M的線A-A’截取的剖面圖。
[0098]如圖4A所示，形成第三溝槽43。通過刻蝕本體線29的一部分來提供第三溝槽43。為了形成第三溝槽43，可以使用第三掩模圖案42。第三掩模圖案42可以包括在第三掩模圖案42與本體線29相交叉的方向上的線圖案。利用第三掩模圖案42作為刻蝕阻擋層來刻蝕第二掩模圖案27和第一掩模圖案22，并且將本體線29和層間電介質層41刻蝕至預定深度。因此，形成第三溝槽43，使得形成被第三溝槽43分開的柱體29B。第三溝槽43的底表面可以到達第一源極/漏極區(qū)38。第三溝槽43的底表面可以不暴露出掩埋位線40。在形成第三溝槽43時，可以刻蝕支撐件26的一部分。
[0099]如上所述,刻蝕本體線29以形成柱體29B，并且本體29A定位在柱體29B之下。將本體29A制備成在一個方向上延伸的線的形式，并且可以在一個本體29A上形成多個柱體29B。
[0100]在本體29A中形成有掩埋位線40。支撐件26的一部分在掩埋位線40與半導體襯底21之間延伸。所述多個柱體29B在與半導體襯底21的表面大體垂直的方向上在本體29A上延伸。所述多個柱體29B以單元為單位形成。因此，所述多個柱體29B形成在一個本體29A上，并且被第三溝槽43彼此分開。柱體29B是形成有垂直溝道晶體管的溝道區(qū)的結構。柱體29B可以在本體29A上具有矩陣陣列布置。由于本體線29包括含硅材料，因此柱體29B可以包括諸如單晶硅柱體的硅柱體。在本體29A中，可以形成有第一源極/漏極區(qū)38的一部分和掩埋位線40。第一源極/漏極區(qū)38的上表面可以延伸至柱體29B的下部。
[0101]如圖4B所示，在去除第三掩模圖案42之后，形成導電層45以部分地填充第三溝槽43。在形成導電層45之前，可以形成柵電介質層44?？梢酝ㄟ^將柱體29B的側壁和本體29A的上表面氧化來形成柵電介質層44。雖然圖中未示出，但是在形成柵電介質層44之前，可以執(zhí)行溝道離子注入。導電層45使用例如金屬性層的低電阻材料，所述金屬性層諸如鈦層、氮化鈦層或鎢層?？梢酝ㄟ^順序地執(zhí)行平坦化工藝和回刻蝕工藝來將導電層45凹陷。
[0102]如圖4C所示，沉積絕緣層，然后執(zhí)行回刻蝕工藝，使得形成間隔件46。間隔件46可以包括氮化物層。
[0103]利用間隔件46作為刻蝕阻擋層來刻蝕導電層45，使得在柱體29B的側壁處形成字線45A。可以在與掩埋位線40相交叉的第二方向上形成字線45A。字線45A用作垂直柵電極。在一個示例性實施例中，可以將字線45A形成為包圍柱體29B。在一個示例性實施例中，在形成包圍柱體29B的環(huán)狀垂直柵電極之后，字線45A可以被形成為與相鄰的垂直柵電極相互連接。在一個示例性實施例中，可以在形成垂直柵電極之后經(jīng)由柵極接觸來相互連接字線45A，并且字線45A可以形成在柱體29B之上。
[0104]如圖4D所示，形成第二層間電介質層47以將字線45A相互隔離。
[0105]選擇性地去除第一掩模圖案22和第二掩模圖案27以在柱體29B之上形成接觸孔。將離子注入到接觸孔之下的柱體29B以形成第二源極/漏極區(qū)48。然后，形成存儲節(jié)點接觸插塞49以填充接觸孔。
[0106]要成為電容器的一部分的存儲節(jié)點50可以分別形成在存儲節(jié)點接觸插塞49上。存儲節(jié)點50可以制備成柱體的形式。在一個示例性實施例中，存儲節(jié)點50可以制備成圓柱體的形式。雖然未在圖中示出，但是可以在存儲節(jié)點50上順序地形成電介質層和頂電極。
[0107]圖5A至圖5E是示出用于說明形成一個示例性半導體器件的掩埋位線的方法的例子的圖。形成支撐件和有源區(qū)的方法參考圖3A至圖3D。[0108]如圖5A所示，在支撐件26和第一掩模圖案22上形成第二掩模圖案27。第二掩模圖案27可以包括在第一方向上延伸的線圖案。經(jīng)由兩個相鄰第二掩模圖案27之間的線狀間隙而暴露出第一掩模圖案22的一部分?？梢员┞冻鼋?jīng)由第二掩模圖案27之間的間隙而暴露出的第一掩模圖案22的中間部分。
[0109]如上所述，第二掩模圖案27具有線狀間隙，被圖案化成至少覆蓋支撐件26的上部，并且暴露出第一掩模圖案22的中間部分。
[0110]可以利用相對于第一掩模圖案22能夠具有刻蝕選擇性的材料來形成第二掩模圖案27。例如，第二掩模圖案27可以包括非晶碳。為了形成第二掩模圖案27，可以使用光刻工藝。
[0111]利用第二掩模圖案27作為刻蝕阻擋層來刻蝕暴露出的第一掩模圖案22和暴露出的第一掩模圖案22之下的有源區(qū)100 (例如，見圖3A)，使得形成第二溝槽51。那么，有源區(qū)100的一部分被刻蝕，并且有源區(qū)100被第二溝槽51 —分為二成為兩個初步本體線29C。初步本體線29C可以具有第二線寬W2。第二線寬W2可以具有相對于有源區(qū)100的第一線寬Wl的1/3的寬度(例如，見圖3A)。第二溝槽51具有第二深度D2，其中第二深度D2可以小于燈泡型溝槽的深度Dl (例如，見圖3C)。
[0112]如圖5B所示，在第二溝槽51的內壁形成間隔件52。
[0113]間隔件52可以包括諸如氮化硅的氮化物。為了形成間隔件52，可以保形地形成氮化物，并且可以進行回刻蝕工藝。在用于形成間隔件52的回刻蝕工藝中，可以部分地刻蝕第二溝槽51的底表面53。因此，可以容易地執(zhí)行后續(xù)的各向同性刻蝕工藝。
[0114]如圖5C所示，各向同性地刻蝕第二溝槽51的底表面53以形成燈泡部54。因此，形成本體線29，并且本體線29被包括第二溝槽51和燈泡部54的燈泡型溝槽分開。掩埋有支撐件的燈泡型溝槽將被稱為第一燈泡型溝槽，而用于將本體線29分開的燈泡型溝槽將被稱為第二燈泡型溝槽。第二燈泡型溝槽具有第三深度D3。通過燈泡部54使本體線29的下側壁凹陷。即，本體線29具有凹陷的下側壁。第二燈泡型溝槽的第三深度D3可以比第一燈泡型溝槽的第一深度Dl更淺。
[0115]如上所述，通過將有源區(qū)100 —分為二來形成一對本體線29，使得將本體線29形成為與半導體襯底21的表面大體垂直。可以通過包括第二溝槽51和燈泡部54的第二燈泡型溝槽來將形成在不同支撐件26上的相鄰本體線29相互分開。
[0116]在形成本體線29時，由于本體線29被支撐件26穩(wěn)固地支撐，因此即使執(zhí)行高深寬比刻蝕工藝，也不會發(fā)生圖案傾斜。
[0117]另外，在形成燈泡部54時，可以利用支撐件26來防止燈泡部54的底表面擴大。即，在形成燈泡部54時支撐件26可以作為刻蝕停止層。
[0118]如圖所示，在所得結構之上形成導電層(未示出)以填充燈泡部54。導電層可以包括金屬層。使導電層經(jīng)受平坦化工藝和回刻蝕工藝，使得將掩埋位線55掩埋在本體線29的凹陷側壁中。在回刻蝕導電層時，可以將半導體襯底21的在支撐件26之間的一部分凹陷預定深度，以使掩埋位線充分地相互分開(參見附圖標記56)。經(jīng)由凹陷(56)，可以大體防止掩埋位線55之間的穿通。
[0119]如圖5E所不,利用第一層間電介質層57填充第二溝槽51。第一層間電介質層57可以包括諸如BPSG的氧化物?？梢允沟谝粚娱g電介質層57經(jīng)受平坦化工藝以使第二掩模圖案27的表面暴露出來。通過第一層間電介質層57將相鄰的掩埋位線55相互隔離。
[0120]接著，可以形成包括柱體和電容器的垂直溝道晶體管。這參考圖4A至圖4D。
[0121]圖6A至圖6G是示出用于說明形成一個示例性半導體器件的掩埋位線的方法的例子的圖。
[0122]如圖6A所示，在半導體襯底61上形成絕緣層62。絕緣層62可以包括氧化硅。在絕緣層62上形成導電層63。導電層63可以包括含硅材料?？梢越?jīng)由外延生長來形成導電層63。當半導體襯底61和導電層63包括含硅材料時，形成SOI結構。半導體襯底61可以包括單晶材料。半導體襯底61包括含硅襯底，例如，可以包括單晶硅。絕緣層62大體防止掩埋位線之間的穿通。雖然未在圖中示出，但在形成導電層63時，可以形成NPN結。NPN結是要形成第一源極/漏極區(qū)、溝道區(qū)和第二源極/漏極區(qū)的結。
[0123]如圖6B所不,在導電層63上形成多個第一掩模圖案64。第一掩模圖案64包括氮化硅。第一掩模圖案64可以是包括氧化硅和氮化硅的疊層。例如，可以通過順序地層疊氮化硅和氧化硅來形成第一掩模圖案64。可替選地，也可以通過順序地層疊氮化硅、氧化硅、氮氧化硅或非晶碳來形成第一掩模圖案64。當?shù)谝谎谀D案64包括氮化硅時，還可以在導電層63與第一掩模圖案64之間形成襯墊氧化物層(未不出)?？梢岳霉饪棠z圖案(未不出)來形成第一掩模圖案64。第一掩模圖案64可以在第一方向上延伸。第一掩模圖案64可以包括在第一方向上延伸的線圖案。
[0124]利用第一掩模圖案64作為刻蝕阻擋層來刻蝕導電層63，使得形成多個第一溝槽65以暴露出絕緣層62的表面。第一溝槽65可以在第一方向上延伸。形成被第一溝槽65分開的有源區(qū)200。每個有源區(qū)200具有一對側壁。用于形成第一溝槽65的刻蝕工藝可以包括各向異性刻蝕工藝。當從平面圖觀察時，有源區(qū)200被第一溝槽65分開，并且具有在第一方向上延伸的線結構。有源區(qū)與現(xiàn)有技術中已知的島狀有源區(qū)不同。第一溝槽65具有第一深度Dl。
[0125]如上所述，有源區(qū)200被第一溝槽65分開。由于在考慮兩個本體線69 (參見圖6E)和本體線69之間的間隔的情況下有源區(qū)200的線寬具有第一線寬W1，因此在形成第一溝槽65時可以大體防止有源區(qū)200傾斜。
[0126]如圖6C所不,形成支撐件66以填充第一溝槽65。
[0127]支撐件66可以包括絕緣材料。例如，支撐件66可以包諸如氧化硅的氧化物。為了形成支撐件66，在形成氧化物以填充第一溝槽65之后，可以執(zhí)行平坦化工藝。平坦化工藝可以包括回刻蝕工藝或CMP工藝。
[0128]支撐件66掩埋在相鄰的有源區(qū)200之間。因此，當在刻蝕有源區(qū)200的后續(xù)工藝中形成本體線69時(參見圖6E)，支撐件66穩(wěn)固地支撐本體線69，使得可以大體防止本體線傾斜。
[0129]如圖6D所不,在支撐件66和第一掩模圖案64上形成多個第二掩模圖案67。第二掩模圖案67可以包括在第一方向上延伸的線圖案。經(jīng)由兩個相鄰的第二掩模圖案67之間的線狀間隙暴露出第一掩模圖案64的一部分。經(jīng)由第二掩模圖案67之間的間隙暴露出第一掩模圖案64的中間部分。
[0130]如上所述，第二掩模圖案67具有線狀間隙，被圖案化成至少覆蓋支撐件66的上部且暴露出第一掩模圖案64的中間部分。[0131]可以利用相對于第一掩模圖案64能夠具有刻蝕選擇性的材料來形成第二掩模圖案67。例如，第二掩模圖案67可以包括非晶碳。為了形成第二掩模圖案67，可以使用光刻工藝。
[0132]利用第二掩模圖案67作為刻蝕阻擋層來刻蝕暴露出的第一掩模圖案64和暴露出的第一掩模圖案64之下的有源區(qū)200，使得形成第二溝槽68。那么，有源區(qū)200的一部分被刻蝕，并且有源區(qū)200被第二溝槽68 —分為二成為兩個初步本體線69A。
[0133]初步本體線69A可以具有第二線寬W2。第二線寬W2可以具有相對于有源區(qū)200的第一線寬Wl的1/3的寬度。第二溝槽68具有第二深度D2，其中第二深度D2可以比第一溝槽65的深度Dl更小。
[0134]如圖6E所示，在第二溝槽68的內壁形成間隔件70。
[0135]刻蝕第二溝槽68的底表面，使得第二溝槽68的深度延伸，因此形成本體線69。本體線69被第二溝槽68分開。隨著第二溝槽68的深度增加，本體線69的下側壁69B因間隔件70而暴露。
[0136]如上所述，通過將有源區(qū)200 —分為二來形成本體線69，使得本體線69形成在絕緣層62上，與半導體襯底61的表面大體垂直。本體線69中的一些形成在支撐件66的兩偵U。本體線69中的一些可以被第二溝槽68分開。
[0137]在形成本體線69時，由于本體線69被支撐件66穩(wěn)固地支撐，因此即使執(zhí)行高深寬比刻蝕工藝，也不會發(fā)生圖案傾斜。
[0138]如圖6F所示，在所得結構之上形成金屬層71。金屬層71包括諸如半貴金屬或防火金屬的金屬。金屬層71包括能夠被娃化的金屬。例如，金屬層71可以包括鈷(Co)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鎢(W)、鉬(Pt)或鈀(Pd)?？梢岳没瘜W氣相沉積(CVD)或原子層沉積(ALD)來形成金屬層71。金屬層71可以具有能夠在后續(xù)的硅化工藝中被完全硅化的沉積厚度。
[0139]執(zhí)行退火工藝，使得硅化工藝執(zhí)行成允許金屬層71與本體線69反應。由于金屬層71包括金屬并且本體線69包括含硅材料，因此通過金屬層71與本體線69的反應來形成金屬硅化物72。金屬硅化物72可以包括硅化鈷、硅化鈦、硅化鉭、硅化鎳、硅化鎢、硅化鉬或硅化鈀。退火工藝包括快速熱退火(RTA)工藝?？梢愿鶕?jù)形成本體線69和金屬層71的材料類型而在不同溫度執(zhí)行快速熱退火(RTA)工藝。例如，如果金屬層71使用鈷(Co)，則退火溫度范圍可以為約400°C至約800°C。金屬硅化物72可以是部分硅化或完全硅化(FUSI)。在下文中，一個示例性實施例包括完全硅化的金屬硅化物72。可以允許從本體線69的側壁開始充分地執(zhí)行硅化工藝，使得暴露的本體線69的下側壁69B被完全硅化。經(jīng)由完全硅化工藝，將金屬硅化物72掩埋在本體線69中。
[0140]在形成金屬硅化物72之后，未反應的導電層保留。經(jīng)由硅化工藝形成的金屬硅化物72成為掩埋位線(BBL)。在下文中，金屬硅化物將被稱為掩埋位線72。
[0141]在一個示例性實施例中，雖未示出，但是可以利用圖5B至圖所示的工藝來取代圖6E和圖6F所示的用于形成本體線69和掩埋位線72的工藝。
[0142]如圖6G所示，可以利用濕法刻蝕工藝來去除未反應的金屬層。
[0143]另外，如果金屬層71包括鈷，則依次執(zhí)行至少兩次快速熱退火(RTA)工藝以形成硅化鈷。例如，執(zhí)行初次退火工藝和二次退火工藝?？梢栽诩s400°C至約600°C的溫度執(zhí)行初次退火工藝，并且可以在約600°C至約800°C的溫度執(zhí)行二次退火工藝。初次退火工藝的結果是，形成具有CoSix (x=0.1至1.5)相的硅化鈷。二次退火工藝的結果是，具有CoSix相的硅化鈷轉變成具有CoSi2相的硅化鈷。在這些硅化鈷之中，具有CoSi2相的硅化鈷具有最低的電阻率。在初次退火工藝與二次退火工藝之間，去除未反應的鈷?？梢岳昧蛩?H2SO4)和過氧化氫(H2O2)的混合化學藥品來去除未反應的鈷。
[0144]在所得結構之上形成第一層間電介質層73以填充第二溝槽68。第一層間電介質層73可以包括諸如BPSG的氧化物?？梢允沟谝粚娱g電介質層73經(jīng)受平坦化工藝使得暴露出第二掩模圖案67的表面。相鄰的掩埋位線72通過第一層間電介質層73而相互隔離。
[0145]接著，可以進一步形成包括柱體和電容器的垂直溝道晶體管。這參考圖4A至圖4D。
[0146]雖然已經(jīng)結合具體的實施例描述了本發(fā)明，但是本領域技術人員將清楚的是，在不脫離所附權利要求所限定的本發(fā)明的主旨和范圍的情況下，可以進行各種變化和修改。
【權利要求】
1.一種制造半導體器件的方法，所述方法包括以下步驟: 刻蝕半導體襯底以形成燈泡型溝槽，所述燈泡型溝槽在所述半導體襯底中界定多個有源區(qū)； 在所述燈泡型溝槽中的每個中形成支撐件； 通過形成穿過所述多個有源區(qū)中的每個有源區(qū)的溝槽來將每個有源區(qū)劃分成成對本體線；以及 在所述成對本體線中的每個本體線中形成位線。
2.如權利要求1所述的方法，還包括以下步驟: 在形成所述位線之后，刻蝕所述成對本體線以形成成對柱體，其中所述成對柱體中的每個柱體包括溝道區(qū)；以及 形成連接至每個柱體的上部的電容器。
3.如權利要求1所述的方法，其中，形成所述燈泡型溝槽包括以下步驟: 刻蝕所述半導體襯底以形成多個第一溝槽，所述多個第一溝槽由所述有源區(qū)的側壁界定; 在所述側壁之上形成間隔件；以及 刻蝕所述半導體襯底的界定所述多個第一溝槽的底部的表面，以形成在與所述多個第一溝槽的縱向大體垂直的方向上延伸的多個燈泡部。
4.如權利要求1所述的方法，其中，所述支撐件包括絕緣材料。
5.如權利要求1所述的方法，其中，形成所述位線包括以下步驟: 相鄰于所述支撐件地同時刻蝕所述成對本體線的側壁，以在所述側壁中形成成對開Π ； 利用金屬來填充所述開口 ；以及 將所述金屬和所述成對本體線退火以產(chǎn)生金屬硅化物位線。
6.如權利要求1所述的方法，其中，將每個有源區(qū)劃分成成對本體線包括以下步驟: 部分地刻蝕每個有源區(qū)的厚度以形成所述溝槽； 在所述溝槽的側壁上形成間隔件； 刻蝕所述多個有源區(qū)的界定所述溝槽的底表面的表面，以增加所述溝槽的深度；以及刻蝕所述成對本體線的界定所述溝槽的側壁，以形成在與所述溝槽的縱向垂直的方向上延伸的凹陷下側壁。
7.如權利要求6所述的方法，還包括以下步驟: 在所述溝槽中形成導電層，使得通過所述導電層來掩埋所述凹陷下側壁；以及除了所述凹陷下側壁外，從所述溝槽去除所述導電層，以在所述本體線的凹陷下側壁中形成掩埋位線。
8.—種制造半導體器件的方法，所述方法包括以下步驟: 在半導體襯底上形成絕緣層； 在所述絕緣層上形成導電層； 刻蝕所述導電層以形成界定多個有源區(qū)的第一溝槽； 在所述溝槽中的每個中形成支撐件； 通過形成穿過所述多個有源區(qū)中的每個有源區(qū)的第二溝槽來將每個有源區(qū)劃分成成對本體線；以及 在所述成對本體線中的每個本體線中形成位線。
9.如權利要求8所述的方法，還包括以下步驟: 在形成所述位線之后，刻蝕所述成對本體線以形成成對柱體，其中所述成對柱體中的每個包括溝道區(qū)；以及 形成連接至每個柱體的上部的電容器。
10.如權利要求8所述的方法，其中，所述支撐件包括絕緣材料。
11.如權利要求8所述的方法，其中，將每個有源區(qū)劃分成成對本體線包括以下步驟: 部分地刻蝕每個有源區(qū)的厚度以形成所述第二溝槽； 在所述第二溝槽的側壁上形成間隔件；以及 刻蝕所述多個有源區(qū)的界定所述第二溝槽的底表面的表面，以形成在與所述第二溝槽的縱向垂直的方向上延伸的凹陷下側壁。
12.如權利要求11所述的方法，還包括以下步驟: 在所述溝槽中形成金屬層，使得通過所述金屬層來掩埋所述凹陷下側壁；以及除了所述凹陷下側壁外，從所述溝槽去除所述金屬層，以在所述本體線的凹陷下側壁中形成掩埋位線。
13.如權利要求8所述的方法，其中，將每個有源區(qū)劃分成成對本體線包括以下步驟: 部分地刻蝕每個有源區(qū)的厚度以形成所述第二溝槽； 在所述成對本體線的側壁上形成間隔件，所述側壁限定所述第二溝槽；以及刻蝕所述多個有源區(qū)的限定所述第二溝槽的底表面的表面，以將所述成對本體線的下側壁凹陷。
14.如權利要求13所述的方法，其中，形成所述位線包括以下步驟: 在凹陷的下側壁中形成金屬層；以及 將所述金屬層和所述凹陷的下側壁退火，以形成掩埋的金屬硅化物位線。
15.一種半導體器件，包括: 半導體襯底； 有源區(qū)，所述有源區(qū)包括形成在所述半導體襯底的表面上的本體； 柱體，所述柱體形成在所述本體上； 支撐件，所述支撐件掩埋在所述有源區(qū)中；以及 掩埋位線，所述掩埋位線形成在所述本體中。
16.如權利要求15所述的半導體器件，還包括: 用于垂直溝道晶體管的柵電極，所述柵電極形成在所述柱體的側壁上；以及 電容器，所述電容器連接至所述柱體。
17.如權利要求15所述的半導體器件，其中，所述支撐件包括絕緣材料。
18.如權利要求15所述的半導體器件，其中，所述支撐件形成在燈泡型溝槽中，所述燈泡型溝槽形成在所述有源區(qū)中。
19.如權利要求15所述的半導體器件，其中，所述支撐件的一部分在所述本體與所述半導體襯底之間延伸。
20.如權利要求15所述的半導體器件，還包括:防穿通絕緣層，所述防穿通絕緣層形成在所述半導體襯底與所述本體之間， 其中，所述掩埋位線的下部接觸所述防穿通絕緣層。
21.如權利要求15所述的半導體器件，其中，通過將所述有源區(qū)一分為二的溝槽來劃分所述本體，并且所述半導體器件還包括: 掩埋在所述溝槽中的絕 緣層。
【文檔編號】H01L21/8242GK103681510SQ201310130933
【公開日】2014年3月26日 申請日期:2013年4月16日 優(yōu)先權日:2012年8月28日
【發(fā)明者】趙興在, 黃義晟, 樸恩實 申請人:愛思開海力士有限公司