本發(fā)明涉及用于硅通孔(TSV)的電測試的改進系統(tǒng)，并且涉及對應的制造工藝。

背景技術：
在電子集成電路的電連接領域中，對所謂的硅通孔(下文簡稱為“通孔”)的使用是已知的，即，穿過半導體材料(尤其是硅)的裸片或者晶片(在其中提供了電子集成電路)垂直延伸的導電材料的互連，從而實現(xiàn)被集成在裸片/晶片結構的各層處的電路元件的、相互的以及可能對至少另一個外部元件的電連接，該外部元件耦合至相同裸片/晶片的外表面。通孔穿過裸片/晶片以及對應的襯底垂直延伸，并且在制造工藝結束時(即處于最終使用形式時)，可能經由設計為容納裸片/晶片的封裝，可以從被設計用于連接至外部電子設備或系統(tǒng)(在堆疊結構的情形下，該外部設備/系統(tǒng)可能包括更多裸片/晶片)的裸片/晶片的外表面訪問該通孔。一般而言，通孔在側部并且在底部由電絕緣區(qū)域(例如由電介質材料制成)絕緣，就此而言，通孔與它們穿越的襯底電絕緣，從而以此方式防止或者至少限制朝著襯底的漏電流的存在。用于制造通孔的工藝具有一些關鍵方面，例如由于通孔的小尺寸(甚至小于10微米)，通孔的高數(shù)目(由于即使在單個裸片內也可以提供數(shù)以百計的通孔)，以及裸片/晶片內的高的凹陷深度。因此，并且還鑒于由通孔實現(xiàn)的電互連的性質，要求對它們的正確操作的測試(優(yōu)選在集成電路的制造工藝結束之前)，尤其是驗證向通過通孔流通的電流提供的路徑的電阻，以及例如關于襯底的可能的損耗和寄生現(xiàn)象的存在。在以本申請人的名義提交的第WO2011/101393A1號專利申請中，已經描述了一種用于在半導體材料(尤其是硅)的裸片或晶片的襯底內集成的至少一個通孔的電測試的系統(tǒng)，該申請構思了微電子掩埋結構在襯底內的集成，微電子掩埋結構電耦合至通孔以生成導電路徑，并且因而實現(xiàn)至少一個電學量或者與其關聯(lián)的參數(shù)的檢測。圖1中示意性地示出了該系統(tǒng)并且該系統(tǒng)由1整體標出，其示出了本體2的一部分，本體2包括諸如硅之類的半導體材料(除此之外，還有其它一些材料，諸如絕緣材料、金屬等，這對本領域技術人員來說將是明顯的)。本體2可以相當于集成多個裸片的晶片或者一個裸片，裸片是相同晶片的鋸切操作的結果。本體2包括：襯底3，可能為復合型(諸如由設置在彼此之上的層組成的襯底，例如SOI-絕緣體上硅)，其具有第一類型摻雜(例如P摻雜)，并且具有頂表面3a，在與頂表面3a對應的位置提供被測試的至少一個集成電路4(所謂的DUT-被測試器件；這里其示意性地表示為包括MOS晶體管)，以及與頂表面3a相對的底表面3b；以及多層5，由將一層或者多層導電材料(例如金屬，即所謂的金屬化層)分開的一層或者多層絕緣材料組成，該一層或者多層導電材料通過過孔相互連接并且在頂表面3a上設置在彼此之上。集成電路4可以至少部分地形成在多層5內；例如，集成電路4的MOS晶體管的柵氧化層區(qū)域可以限定在多層5的第一絕緣層中，而對應的柵區(qū)域限定在相同多層5的第一導電層中。接觸焊盤6布置在多層5的外表面5a(和與襯底3的頂表面3a接觸的表面相對)上以實現(xiàn)從外部對集成電路4的電訪問。此外，由10整體標出的至少一個通孔存在于本體2內并且包括導電互連，該導電互連穿過襯底3的至少一部分垂直延伸并且可能穿過多層5的一個或者多個絕緣層和/或導電層，以此方式實現(xiàn)集成電路4的部件和/或導電層和/或朝向襯底3的背部(并且朝向底表面3b，其中還可以提供形式例如為導電焊區(qū)或者凸塊的合適的接觸元件以用于電連接至外界)的接觸焊盤6之間的電連接。具體而言，通孔10具有頂端10a(在此形成與集成電路4和/或金屬化層和/或接觸焊盤6的電接觸)和底端10b(絕緣并“嵌入”在晶片2的襯底3內)，在其所謂的體區(qū)中，底端10b由給定厚度的材料的一部分與襯底3的底表面3b分開。底端10b可能可以通過去除襯底的一部分從外部可訪問，去除襯底的該部分使用制造工藝的最終一些步驟(可能在通孔10的電測試之后)從其底表面3b開始。具體地，通孔10由導電區(qū)域11(例如由諸如銅或者鋁之類的金屬材料制成)構成，金屬材料構成其中央核心并且在側部由絕緣區(qū)域12(例如由二氧化硅制成)圍繞，以此方式在側部與襯底3電絕緣。為了執(zhí)行對通孔10的至少一個電參數(shù)的電測試，還在本體2中(所謂的BIST-內建自測試，在自動執(zhí)行測試的情形下)集成測試電路14；測試電路14電耦合至通孔10并且此外被配置以便與本文中未示出的ATE(自動測試設備)接合。具體而言，ATE允許執(zhí)行可能在半導體材料的晶片內(在對應的鋸切操作之前)的各種裸片的電測試和分選的自動程序，以此方式選擇操作正確的裸片進行后續(xù)封裝。該操作被稱為EWS(電晶片分選)或者WS(晶片分選)，并且構思在不同芯片中的電子集成電路上執(zhí)行合適的電測試，包括對應的通孔(如果有)的測試操作。例如，前述電測試構思使合適的測試電流流經通孔10，以此方式評估由相同通孔10提供的電流路徑的電阻。此外，或者作為備選，該電測試構思測量通孔10與該通孔10形成在其中的襯底3的電絕緣性。應當注意，測試電路14可以被配置成實現(xiàn)包含在本體2內的多個通孔10的電測試。具體地，測試電路14包括接口級16和微電子掩埋結構18。接口級16由集成在襯底3的表面部分(用與集成電路4類似的方式，例如，利用與相同集成電路4的制造一樣的工藝步驟)的合適的電路元件(圖1通過示例示出MOS晶體管)構成，并且接口級16被配置成與通孔10的頂端10a電耦合并且可電耦合至從外部訪問的接觸焊盤6的一個或多個，并且還配置成經由穿過襯底3的合適的導電路徑與微電子掩埋結構18電耦合(由19整體標出)。具體而言，接口級16在對應于由19a標出的襯底接觸(該襯底接觸19a可以包括設計為到達襯底3的掩埋層的垂直連接，例如在SOI結構的情形下)的區(qū)域中電連接至襯底3。在未示出的方式中，接口級16包括合適的元件和部件(諸如開關、多路器、計數(shù)器)，用于提供接觸焊盤6和通孔10之間的選擇性連接，以便通過設計為接觸接觸焊盤6的測試設備的探測器訪問并測試相同通孔10。在襯底3的體區(qū)域內提供微電子掩埋結構18，以此方式與通孔10的底端10b接觸，并且包括例如具有與襯底3的摻雜類型相反的摻雜類型的至少一個摻雜區(qū)域20，在本示例中為N摻雜。摻雜區(qū)域20設置在通孔10的底部，與通孔10的導電區(qū)域11整體接觸，側向終止于與絕緣區(qū)域12接觸。在該示出的示例中，摻雜區(qū)域20與襯底3形成PN半導體結，即半導體二極管(如圖1中所示意性地示出)，其陽極端子由襯底3構成而陰極端子由摻雜區(qū)域20構成，與通孔10的底部10b電接觸。摻雜區(qū)域20在水平面xy上具有水平延伸，橫切于穿過襯底3的通孔10的垂直延伸z方向(基本相當于通孔10的延伸方向)。摻雜區(qū)域20沿著水平面xy的水平軸x和y的尺寸大于或者等于通孔10的導電區(qū)域11的對應尺寸，并且尤其摻雜區(qū)域20在水平面xy上的表面大于或者等于通孔10的底部10b的表面。使用中，測試電路14在本體2內的存在(可從外部經由一個或者多個接觸焊盤6訪問)實現(xiàn)對通孔10的電測試，例如通過讓測試電流I流經接口級16、襯底3中的導電路徑19、微電子掩埋結構18、通孔10，并且再次通過接口級16朝向接觸焊盤6。由摻雜區(qū)域20和襯底3之間的結構成的半導體二極管在本實例中正向偏置以便實現(xiàn)測試電流I穿過通孔10的路徑。因此，例如可能使用連接至接觸焊盤6的ATE來評估由通孔10向測試電流I的路徑提供的電阻。相反，當半導體二極管反向偏置時(例如，在由相同ATE電測試集成電路4的其它組件期間)，其將通孔10與襯底3電絕緣。圖2用示意和簡化方式示出了前述的測試系統(tǒng)1，其中測試電路14電耦合至本體2中提供的多個通孔10并且穿過襯底3，并且尤其：第一通孔10'，其從頂表面3a向襯底3的背部延伸；第二通孔10”，其從多層5的金屬化層(此處未具體示出)向襯底3的背部延伸；以及第三通孔10”'，其從多層5的外表面5a(由最末鈍化層限定，此處未具體示出)向襯底3的背部延伸。每個通孔10的后端10b(尤其是對應的導電區(qū)域11的后端(此處未示出))與襯底3由相應的半導體二極管(由相應的微電子掩埋結構18限定)電絕緣。此外圖2還示出測試設備的探測器22(未整體示出)，其被設計為在電測試操作期間電耦合至接觸焊盤6。圖2中還突出顯示測試電流I的路徑，其中電阻元件23示意性地表示測試電流I在襯底3中遇到的電阻。同樣在圖2中由IS所標出的是當半導體二極管反向偏置(對于沒有經歷測試操作的通孔10，或者經歷評估其電絕緣的測試)時在其中流通的電流?，F(xiàn)在首先關于圖3a示出制造在本體2內的通孔10并且同時制造微電子掩埋結構18(尤其是與通孔10的底端10b接觸的摻雜區(qū)域20)的工藝，如前述的第WO2011/101393A1號專利申請中所描述。通過掩蔽(其構思在本體2的外部表面上形成適當圖案化的抗蝕劑層25a，例如對應于多層5的外表面5a)和刻蝕的第一步驟，例如通過各向異性的化學刻蝕限定期望的深度的環(huán)形溝槽26，環(huán)形溝槽26在襯底3的表面部分中延伸。例如，在俯視圖中，環(huán)形溝槽26具有圓環(huán)形狀，從而在其中限定襯底3的圓柱部分27。接下來(圖3b)，經由適當?shù)墓に囀褂媒^緣材料(諸如例如氧化物、電介質材料或者聚合物)填充環(huán)狀溝26，該適當?shù)墓に囍T如熱氧化工藝或者化學氣相沉積(CVD)。例如通過化學機械拋光(CMP)操作將多余絕緣材料從本體2外部表面去除。在該工藝結束時，在環(huán)形溝槽26內形成了絕緣區(qū)域12，其將形成通孔10的一部分。接下來(圖3c)，經由掩蔽(其中形成又一適當圖案化的抗蝕劑層25b)和刻蝕的第二步驟，去除襯底3的、包圍在絕緣區(qū)域12內的圓柱部分27，因而生成同為圓柱形的孔28。具體而言，在該實例中，刻蝕的深度在垂直方向z上對應于絕緣區(qū)域12的高度。接下來(圖3d)，執(zhí)行對襯底3的在孔28下面的部分的摻雜(例如經由高溫擴散或者經由離子注入以及隨后的熱退火)以在孔28的底部獲得摻雜區(qū)域20，例如具有N型摻雜。由于摻雜劑的側向擴散，摻雜區(qū)域20也在絕緣區(qū)域12下面的部分中側向延伸，假定水平延伸大于孔28的直徑。隨后(圖3e)，使用CVD工藝或者電鍍工藝，使用導電材料(諸如例如銅或者鎢)對孔28進行填充以形成通孔10的導電區(qū)域11。在該工藝結束時，因而獲得導電材料的通孔10，在側部經由絕緣區(qū)域11并且在垂直方向上經由在摻雜區(qū)域20和襯底3之間形成的PN結與襯底3絕緣。具體而言，通孔10串聯(lián)連接至半導體二極管(由摻雜區(qū)域20和襯底3之間的結形成)，其設置為在襯底3中與通孔20的底端10b直接電接觸。在該工藝的該步驟中，可以在襯底3的表面部分中提供電子集成電路4，可能與測試電路14的接口級16同時形成。具體而言，摻雜區(qū)域20可以通過利用摻雜步驟提供，該摻雜步驟已經構思用于電子集成電路4或者測試電路14的晶體管(或者其它電部件)形成。根據(jù)圖4中示出的所述工藝的變體，導致孔28形成的刻蝕可能具有在垂直方向z上低于絕緣區(qū)域12的高度的深度，從而摻雜區(qū)域20被絕緣區(qū)域12本身側向劃界(該實例中具有等于孔28的直徑的水平延伸)。前述第WO2011/101393A1號專利申請中描述的以及以上簡要描述的測試系統(tǒng)1具有數(shù)個優(yōu)勢，其中實現(xiàn)使用用于通孔10的電測試的傳統(tǒng)型測試設備，事實上，其通過接觸焊盤6與測試電路14配合，因而防止與通孔(其具有甚至小于10微米的直徑)的小尺寸以及它們之間減小的相互分開距離有聯(lián)系的約束，并且此外防止由測試設備的探測器22對相同通孔10的可能損害。

技術實現(xiàn)要素：
本發(fā)明的目的是提供一種用于測試半導體材料的本體中的通孔的系統(tǒng)，其將構成在之前所述的系統(tǒng)上的改進。因此，根據(jù)本發(fā)明，測試系統(tǒng)和對應的制造工藝如所附權利要求中所限定被提供。附圖說明為了更好地理解本發(fā)明，現(xiàn)在僅通過非限制性示例并參照附圖描述其優(yōu)選實施方式，其中：圖1是用于測試已知類型的通孔的系統(tǒng)的示意截面；圖2是圖1的測試系統(tǒng)的示意表示；圖3a至圖3e示出了在用于在圖1的測試系統(tǒng)中形成通孔和對應的集成測試結構的制造工藝的相繼步驟中穿過半導體材料的本體的截面；圖4是在用于獲得通孔和對應的集成測試結構的制造工藝的變體中穿過半導體材料的本體的截面；圖5示出了圖1的測試系統(tǒng)的一部分的截面，在其中突出顯示可能的缺陷；圖6示出了圖5的系統(tǒng)的等效電路，在其中突出顯示可能的缺陷；圖7根據(jù)本發(fā)明的一個方面示出了用于測試通孔的系統(tǒng)的一部分的截面；圖8a、圖9a、圖10a、圖11a和圖12a根據(jù)第一實施方式示出了在用于獲得圖7的測試系統(tǒng)的制造工藝的相繼步驟中穿過半導體材料的本體的截面；圖8b、圖9b、圖10b、圖11b和圖12b示出了與圖8a、圖9a、圖10a、圖11a和圖12a的工藝步驟對應的俯視圖；圖13a、圖14a、圖15a和圖16a根據(jù)第二實施方式示出了在用于獲得測試系統(tǒng)的制造工藝的相繼步驟中穿過半導體材料的本體的截面；圖13b、圖14b、圖15b和圖16b示出了與圖13a、圖14a、圖15a和圖16a的工藝步驟對應的俯視圖；圖17和圖18根據(jù)所述第二實施方式示出了在用于獲得測試系統(tǒng)的制造工藝的最終步驟中穿過半導體材料的本體的截面；以及圖19a和圖19b分別在截面和俯視圖中示出了在制造工藝的中間步驟中測試系統(tǒng)的不同實施方式。具體實施方式本發(fā)明源于本申請人的以下認識，關于現(xiàn)有技術所描述的測試系統(tǒng)1具有一些使其優(yōu)勢不能充分利用的缺點。具體而言，微電子掩埋結構8的摻雜區(qū)域20和襯底3之間的PN結固有地具有反向飽和電流IS，反向飽和電流IS的值可以與被測試器件中存在的可能缺陷確定的漏電流相當。因此，該反向飽和電流IS的存在可能掩蓋可能缺陷的漏電流，以至電測試過程將不能檢測可能缺陷的存在。通過示例，圖5和圖6是由于反向飽和電流IS的存在而可能無法由測試系統(tǒng)1檢測的一些缺陷的示意例示，并且具體而言：第一缺陷，由27a標出，這是由于測試電路14和襯底3(設置在參考電壓處，例如接地)之間的非期望的(電阻性或者電容性)耦合而引起；第二缺陷，由27b標出，這是由于用于測試電路14和通孔10之間的電連接的線路與襯底3之間的非期望的耦合而引起；以及第三缺陷，由27c標出，這是由于通孔10和襯底3之間的非期望的耦合而引起，該耦合是由于穿過絕緣區(qū)域12側向絕緣的損失而導致。如以下將具體討論的那樣，本發(fā)明的一個方面整體構思掩埋在通孔10下面的PN結的反向飽和電流IS的減小，以此方式使得反向飽和電流IS將不會掩蓋由于被測試器件中的可能缺陷而引起的漏電流(即，以此方式使得其與漏電流不相當，例如其降低一個量級)。具體而言，出于該目的提出減小測試電流I渡越的PN結的面積。事實上，用已知方式，PN結的反向飽和電流IS由以下表達式給出IS＝JS·AD其中JS是結的反向飽和電流密度，以已知方式取決于摻雜劑的濃度，而AD是結的面積，限定為在與測試電流I的流動橫切的水平面xy中導出的第一近似值。給定相同的反向飽和電流密度JS，結面積AD的減小，因而確定反向飽和電流IS中對應的減小。圖7示出了通孔(再次由10標出)和對應的微電子掩埋結構(再次由18標出)，它們被提供用于電測試相同的通孔10(圖7僅示出了測試系統(tǒng)1的與用于理解本發(fā)明相關的一部分；對于測試系統(tǒng)1的未示出的其它部分，可以整體引用之前已經關于第WO2011/101393A1號專利申請所描述的內容，因為它們基本相似)。具體而言，除了被設置為與相同通孔10的導電區(qū)域11側向接觸外，通孔10的絕緣區(qū)域12在該實例中也設置在導電區(qū)域11下面，從而限定其除中央部分之外的底端10b，在該中央部分中不存在絕緣區(qū)域。在對應于該中央部分的區(qū)域中，反而存在導電區(qū)域11的垂直突出部(由30標出)。摻雜區(qū)域20設置在該中央部分下面，與垂直突出部30接觸，從而限定與襯底3的微電子掩埋結構18的PN結。通過摻雜區(qū)域20在水平面xy上的延伸限定為第一近似值(忽略PN結的側向表面)的結面積AD基本對應于前述中央部分的延伸，并且因而小于通孔10的導電區(qū)域11在相同水平面xy上的表面(注意被比較的表面按兩個平行表面設置)；具體而言，結面積AD包含于導電區(qū)域11的對應表面的1％和90％之間，并且優(yōu)選5％和50％之間，例如結面積AD等于該表面的10％，并且無論如何是有利地小，同樣對應的反向飽和電流IS也小?，F(xiàn)在描述用于制造通孔10和對應的微電子掩埋結構18(至少包括摻雜區(qū)域20)的工藝的第一實施方式。具體地，在圖8a和圖8b中示出的第一步驟中，在本體2的外部表面(例如對應于覆蓋在襯底3上的多層5的外表面5a)上形成掩膜層35(例如包括適當圖案化的光刻膠)。隨后執(zhí)行穿過掩膜層35的化學刻蝕，用于去除襯底3的表面部分(以及多層5的覆蓋部分的表面部分)并且在襯底3內限定基本具有圓柱形狀以及期望的深度的溝槽或者孔36(注意溝槽的幾何形狀并不認為是限制性的)。接下來(圖9a、圖9b)，由絕緣材料(諸如氧化物、電介質材料或者聚合物)的涂層經由適當?shù)墓に囌w覆蓋溝槽36的內壁(并且尤其是對應的側面和底表面)，該工藝例如熱氧化工藝或者化學氣相沉積(CVD)。例如通過化學機械拋光(CMP)操作去除可能形成在外表面5a頂部的絕緣材料。在該工藝步驟結束時，在溝槽36中因而形成絕緣涂層38，其具有空心圓柱構造，具有基部38a和側壁38b。接下來(圖10a、圖10b)，貫穿絕緣涂層38的基部38a的厚度在其局部部分處開出孔39，例如關于基部38a設置在中央部分。具體而言，如將在下文清楚呈現(xiàn)，該局部部分和所得孔39的延伸確定隨后將形成的PN結的面積AD的延伸。為了獲得如此局部化的材料的選擇性去除(應當記起整個通孔10的直徑甚至可能小于10微米)，本發(fā)明的一個方面構思使用定向在溝槽36內并且通過透鏡系統(tǒng)41適當聚焦的激光束40。在經由激光燒蝕選擇性去除材料之后，可以構思對可能多余的碎片的去除處理，例如經由適當?shù)幕瘜W清洗工藝清潔。接下來(圖11a、圖11b)，例如經由高溫擴散或者經由離子注入并且隨后熱退火來執(zhí)行對襯底3的在孔39下面的部分的摻雜，以獲得摻雜區(qū)域20(例如具有與襯底3的摻雜類型相反的N型摻雜)的形成。由于摻雜劑的側向擴散，摻雜區(qū)域20在孔39下面并且部分地在絕緣涂層38的基部38a下面?zhèn)认蜓由?，假定水平延伸大于?9的直徑(具體而言，在截面上具有直徑大于孔39的直徑的基本圓形構造)。無論如何，孔39的尺寸按以下方式設計，使得如之前所限定的那樣，結面積AD的期望尺寸參數(shù)隨后將被滿足。接下來(圖12a、圖12b)，使用例如CVD工藝或者電鍍工藝，使用導電材料(諸如例如鋁、多晶硅、銅或者鎢)完全填充溝槽36，以便形成通孔10的導電區(qū)域11并且具體而言是填充孔39并與摻雜區(qū)域20接觸的垂直突出部30，從而提供通孔10與微電子掩埋結構18之間的電接觸。根據(jù)一個變體，在使用的材料對于集成在本體2中的電路可能是污染源因而可能損害其正確操作的情形下，可以使用起阻擋作用并且阻止該污染現(xiàn)象的已知的合適材料，諸如氮化鉭(TaN)。例如，在導電區(qū)域11和絕緣區(qū)域12之間可以存在阻擋層(在任何附圖中未示出)，也接觸摻雜區(qū)域20。因而在該工藝結束時，提供了導電材料的通孔10，其在側向經由絕緣區(qū)域11并且在豎直方向經由相同絕緣區(qū)域11與襯底3絕緣，并且通孔10的限制在中央的局部部分經由在摻雜區(qū)域20和襯底3之間形成的PN結與襯底3絕緣。具體而言，通孔10串聯(lián)連接至半導體二極管(由摻雜區(qū)域20和襯底3之間的PN結形成)，該二極管設置為在襯底3中與垂直突出部30在其底端10b處直接接觸。如之前在圖7中示出，在形成通孔10結束時，在通孔10的頂端10a未被設計為在多層5的前表面5a處并且一般而言在本體2的外表面處接觸接觸焊盤6的情形中，可以在頂端10a上生長多層5的一個或者多個層。制造工藝的第二實施方式與上述第一實施方式不同在于：其并不構思用于形成通孔10和對應的微電子掩埋結構18的任何掩蔽和刻蝕步驟。具體地，圖13a和圖13b示出的該工藝的第一步驟中，也通過激光束40(由適當?shù)墓鈱W系統(tǒng)適當聚焦并朝著本體2定向)去除材料來提供溝槽36(或者孔)，該激光系統(tǒng)例如透鏡系統(tǒng)41(在該實例中，溝槽36的內壁在該情形下可以關于垂直方向z傾斜，并且相同的溝槽可以具有截頭錐形(frusto-conical)構造，而非如第一實施方式中基本為圓柱形)。再次，在選擇性去除材料的步驟之后，可以有利地構思例如通過化學清洗工藝對已經被挖的表面的清潔步驟，用于去除可能的碎片。根據(jù)一個變體，可以使用處理以消除由于激光的操作引起的任何可能的晶格缺陷，諸如例如化學刻蝕或者熱退火。隨后該工藝以之前已針對第一實施方式所描述的方式完全相同的方式繼續(xù)進行。為此，關于圖14至圖18示出隨后的步驟，但是沒有再次具體描述。僅強調以下事實，圖15a中示出的工藝步驟中，通過適當調整透鏡系統(tǒng)41的配置，相同的激光束40可以有利地在溝槽36的底部處形成孔39?，F(xiàn)在描述測試系統(tǒng)1的不同實施方式，具體而言關于通孔10和對應的微電子掩埋結構18。該變體要求對對應的制造工藝的修改，其對于本領域技術人員來說是完全明顯的(并且為此，其在本文將不具體描述)。具體而言，對于要求電測試的每個通孔10，該變體構思形成多個微電子掩埋結構18，以此方式獲得冗余的配置以用于執(zhí)行電測試。有利地，同樣在被提供的一個或者多個微電子掩埋結構18有缺陷的情形下，例如由于與制造工藝關聯(lián)的問題(例如，由于待形成的結構的減小的尺寸)，由于冗余的配置其在任何情形下將可能以與之前已經描述的形式基本相似的形式執(zhí)行通孔10的電測試。具體地，并且關于圖19a和圖19b，提供了與通孔(再次由10標出)的底端10b接觸的多個摻雜區(qū)域20，優(yōu)選地彼此之間以相同距離設置，在該示例中示出4個摻雜區(qū)域20并且在水平面xy上布置在交叉的端部處。在該實例中，襯底3中制成的溝槽36具有圓柱環(huán)的構造，在其內部限定了襯底3的圓柱部分(由45標出)。具體而言，這里的制造工藝構思選擇性去除絕緣涂層38的在溝槽36的底部處的基部38a的材料，以便限定與摻雜區(qū)域20個數(shù)相等的多個孔39。同樣在該實例中，應當注意溝槽36的幾何形狀無論如何都不被認為是限制性的。該測試系統(tǒng)和對應的制造工藝的優(yōu)勢由上述描述而清楚。具體而言，再次強調微電子掩埋結構18的PN結的反向飽和電流IS的減小使得能夠更可靠地實施電測試操作，從而降低了相同反向飽和電流IS掩蓋與通孔10和/或集成在半導體材料的本體2中的對應的測試電路14有關的缺陷存在的風險。所描述的制造工藝(具體而言，通過使用激光燒蝕技術)證明是特別簡單和快速的，尤其減少了掩蔽和刻蝕工藝的數(shù)目。就此而言，在將要提供給每個裸片的通孔10的數(shù)目并不非常高的情形下(非常高時，帶有用于初始形成溝槽36的有關的單個掩蔽和刻蝕步驟的第一實施方式反而可能證明是更有利的)，第二實施方式可能更有利，該第二實施方式構思完全沒有用于獲得通孔10和對應的測試結構的掩蔽工藝。最后，在不背離如所附權利要求中所限定的本發(fā)明的范圍的前提下，可以對本文已經描述和示出的內容進行修改和變化是清楚的。具體而言，測試電路14的微電子掩埋結構18可以關于到目前為止所描述的內容變化(無論如何，包括設置在待測的通孔10和襯底3之間的至少一個摻雜區(qū)域20，以便限定半導體結，該半導體結經由適當?shù)钠脤⒋_保其在給定操作條件中的電絕緣)。在備選實施方式中(本文未示出)，例如微電子掩埋結構18可以構思垂直型或者側向型的BJT。此外，根據(jù)本發(fā)明的測試電路14可以被配置成用于評估通孔10的其它電學參數(shù)；例如，可以測試通孔10與通孔10被集成在其中的襯底3的電絕緣，以便檢測朝著襯底3的泄露的存在。在該實例中，測試電路14例如可以被配置成使其實現(xiàn)應用于測試微電子掩埋結構18的半導體二極管的電壓以便使其處于反向偏置，以及檢測朝著襯底3的損失的數(shù)量。