電力半導(dǎo)體元件的制作方法
【專利摘要】本發(fā)明提供一種穩(wěn)定的傳感比的電力半導(dǎo)體元件。根據(jù)實(shí)施方式，提供具備第一～第五電極、第一～第六半導(dǎo)體層以及多個(gè)第一柱層的電力半導(dǎo)體元件。第一半導(dǎo)體層設(shè)置在第一電極之上。第二半導(dǎo)體層設(shè)置在第一半導(dǎo)體層之上。多個(gè)第一柱層排列設(shè)置在第二半導(dǎo)體層。第三以及第四半導(dǎo)體層設(shè)置在第二半導(dǎo)體層之上。第四電極設(shè)置在與第三半導(dǎo)體層相鄰接的第一柱層之上。第五電極設(shè)置在與第四半導(dǎo)體層相鄰接的第一柱層之上。位于第四電極之下的第一柱層與第五電極之下的第一柱層之間的第一柱層的雜質(zhì)濃度，比第四電極之下的第一柱層以及第五電極之下的第一柱層的雜質(zhì)濃度低。
【專利說(shuō)明】電力半導(dǎo)體元件
[0001]本申請(qǐng)享受以日本專利申請(qǐng)2012-208592號(hào)(申請(qǐng)日:2012年9月21日)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該基礎(chǔ)申請(qǐng)而包括基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明的實(shí)施方式涉及一種電力半導(dǎo)體元件。
【背景技術(shù)】
[0003]作為電力半導(dǎo)體兀件，例如存在縱型功率MOSFET (Metal Oxide SemiconductorField Effect Transistor:金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)。在縱型功率MOSFET中構(gòu)成為，設(shè)置有用于對(duì)元件中流動(dòng)的電流進(jìn)行檢測(cè)的傳感電極。由此，例如能夠抑制過(guò)電流導(dǎo)致的元件破壞。
[0004]在具有傳感電極的縱型功率MOSFET中，傳感電極中流動(dòng)的電流與源電極中流動(dòng)的電流之間的電流比(傳感(sense)比)根據(jù)溫度而變化。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實(shí)施方式提供一種穩(wěn)定的傳感比的電力半導(dǎo)體元件。
[0006]根據(jù)本發(fā)明的實(shí)施方式，提供一種電力半導(dǎo)體兀件，具備第一電極、第一半導(dǎo)體層、第二半導(dǎo)體層、多個(gè)第一柱層、第三半導(dǎo)體層、第四半導(dǎo)體層、第五半導(dǎo)體層、第六半導(dǎo)體層、第二電極、第三電極、第四電極以及第五電極。上述第一半導(dǎo)體層設(shè)置在上述第一電極之上，與上述第一電極電連接。上述第二半導(dǎo)體層設(shè)置在上述第一半導(dǎo)體層之上。上述多個(gè)第一柱層設(shè)置在上述第二半導(dǎo)體層，在相對(duì)于上述第一半導(dǎo)體層和上述第二半導(dǎo)體層之間的層疊方向垂直的第一方向排列，為第一導(dǎo)電型。上述第三半導(dǎo)體層設(shè)置在上述第二半導(dǎo)體層之上，為第二導(dǎo)電型。上述第四半導(dǎo)體層設(shè)置在上述第二半導(dǎo)體層之上的上述第三半導(dǎo)體層以外的位置上，為第二導(dǎo)電型。上述第五半導(dǎo)體層設(shè)置在上述第三半導(dǎo)體層之上，在上述第一方向上隔著上述第三半導(dǎo)體層與上述第一柱層相鄰，為第一導(dǎo)電型。上述第六半導(dǎo)體層設(shè)置在上述第四半導(dǎo)體層之上，在上述第一方向上隔著上述第四半導(dǎo)體層與上述第一柱層相鄰，為第一導(dǎo)電型。上述第二電極與上述第三半導(dǎo)體層以及上述第五半導(dǎo)體層電連接。上述第三電極設(shè)置在上述第二半導(dǎo)體層之上，在上述第一方向上與上述第二電極分離，并與上述第四半導(dǎo)體層以及上述第六半導(dǎo)體層電連接。上述第四電極隔著絕緣膜設(shè)置在上述第三半導(dǎo)體層之上、上述第五半導(dǎo)體層之上以及與上述第三半導(dǎo)體層相鄰接的上述第一柱層之上。上述第五電極隔著絕緣膜設(shè)置在上述第四半導(dǎo)體層之上、上述第六半導(dǎo)體層之上以及與上述第四半導(dǎo)體層相鄰接的上述第一柱層之上。處在位于上述第四電極之下的上述第一柱層與位于上述第五電極之下的上述第一柱層之間的位置上的上述第一柱層的雜質(zhì)濃度，比位于上述第四電極之下的上述第一柱層的雜質(zhì)濃度以及位于上述第五電極之下的上述第一柱層的雜質(zhì)濃度低?！緦＠綀D】

【附圖說(shuō)明】
[0007]圖1 (a)以及圖1 (b)是對(duì)第一實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0008]圖2是對(duì)第一實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意平面圖。
[0009]圖3(a)以及圖3(b)是對(duì)第一實(shí)施方式的變形例的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0010]圖4(a)以及圖 4(b)是對(duì)第二實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0011]圖5(a)以及圖5(b)是對(duì)第二實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0012]圖6是對(duì)第三實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意平面圖。
[0013]圖7是對(duì)第三實(shí)施方式的變形例的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0014]附圖標(biāo)記的說(shuō)明
[0015]4…主單兀部,5…傳感部，11...漏電極(第一電極)，12…源電極(第二電極)，13...傳感電極(第三電極),14…柵電極(第四電極)，15…傳感用柵電極(第五電極),16…柵電極，17…傳感用柵電極，18…傳感用柵電極，21...η+漏層(第一半導(dǎo)體層)，22…漂移層(第二半導(dǎo)體層)，31…柵絕緣膜,32…傳感用柵絕緣膜,42a、43a、51a、72a、73a…第一部分，42b、43b、51b、72b、73b…第二部分，42c、43c、51c、72c、73c…第三部分，47...傳感用 P 基層(第四半導(dǎo)體層)，48…傳感用η源層(第六半導(dǎo)體層)，49…P基層(第三半導(dǎo)體層)，50…η 源層(第五半導(dǎo)體層)，41、43、45、51、53、60、62、71、73、75、79、NP…η 柱層(第一柱層)，42、44、46、52、54、61、63、72、74、76、78、？卩彳？柱層(第二柱層)，55…η 源層，56...η 源層，57...傳感用η源層，81...第一線狀部，82、82a~82d...第二線狀部，83...布線，85、86…柵電極，110、111、120、130、131…M0SFET(電力半導(dǎo)體元件)，Cl…中心，LI~L9…長(zhǎng)度
【具體實(shí)施方式】
[0016]以下，參照附圖對(duì)各實(shí)施方式進(jìn)行說(shuō)明。
[0017]此外，附圖是示意或者概念性的圖，各部分的厚度與寬度的關(guān)系、部分之間的大小的比率等，不一定限于與現(xiàn)實(shí)相同。此外，即使在表示相同部分的情況下，也有時(shí)通過(guò)附圖使相互的尺寸、比率不同地表示。
[0018]此外，在本申請(qǐng)說(shuō)明書和各圖中，關(guān)于已經(jīng)出現(xiàn)的圖，對(duì)于與已經(jīng)說(shuō)明了的要素同樣的要素賦予相同的附圖標(biāo)記而適當(dāng)省略詳細(xì)說(shuō)明。
[0019](第一實(shí)施方式)
[0020]圖1 (a)以及圖1 (b)是對(duì)第一實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0021]圖2是對(duì)第一實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意平面圖。
[0022]圖1(a)是對(duì)M0SFET110(電力半導(dǎo)體元件)的構(gòu)成進(jìn)行例示的示意截面圖，表示圖2的A1-A2線截面。圖1(b)是表示M0SFET110的雜質(zhì)濃度分布的圖表圖。
[0023]如圖1(a)所示那樣，M0SFET110具備漏電極11 (第一電極)、源電極12(第二電極)、傳感(sense)電極13 (第三電極)、柵電極14 (第四電極)、傳感用柵電極15 (第五電極)、n+漏層21 (第一半導(dǎo)體層)、漂移層22 (第二半導(dǎo)體層)、柵絕緣膜31以及傳感用柵絕緣膜32。M0SFET110為平面柵型構(gòu)造。在M0SFET110中，能夠通過(guò)傳感電極13來(lái)檢測(cè)在漏-源間流動(dòng)的電流。
[0024]n+漏層21設(shè)置在漏電極11之上，與漏電極11電連接。n+漏層21為η型(第一導(dǎo)電型)。第一導(dǎo)電型也可以為P型，在該情況下，第二導(dǎo)電型成為η型。此外，電連接除了直接接觸的情況以外，還包括之間夾著其他導(dǎo)電部件等的情況。
[0025]漂移層22設(shè)置在η+漏層21之上。
[0026]在此，將η+漏層21和漂移層22的層疊方向作為Z軸方向。將相對(duì)于Z軸方向垂直的一個(gè)方向作為X軸方向。將相對(duì)于Z軸方向以及X軸方向垂直的方向作為Y軸方向。在該例中，第一方向?yàn)閄軸方向。第一方向也可以是相對(duì)于Z軸方向垂直的任意方向。
[0027]漂移層22包括η柱層41、ρ柱層42、η柱層43、ρ柱層44、η柱層45以及ρ柱層46。
[0028]η柱層41、η柱層43、η柱層45分別為η型，沿Z軸方向延伸。ρ柱層42、ρ柱層44、ρ柱層46分別為ρ型，沿Z軸方向延伸。如此，漂移層22包括多個(gè)η柱層NP(第一柱層)以及多個(gè)P柱層PP(第二柱層)。多個(gè)η柱層NP沿X軸方向排列。多個(gè)ρ柱層PP設(shè)置在多個(gè)η柱層NP各自之間。
[0029]ρ柱層42在X軸方向上與η柱層41分離。η柱層43在X軸方向上設(shè)置在η柱層41與ρ柱層42之間。ρ柱層44在X軸方向上設(shè)置在η柱層41與η柱層43之間。η柱層45在X軸方向上設(shè)置在η柱層41與ρ柱層44之間。ρ柱層46在X軸方向上設(shè)置在η柱層41與η柱層45之間。
[0030]M0SFET110還具備傳感用P基層47 (第四半導(dǎo)體層)、傳感用η源層48 (第六半導(dǎo)體層)、P基層49 (第三半導(dǎo)體層)以及η源層50 (第五半導(dǎo)體層)。傳感用P基層47為P型，設(shè)置在漂移層22之上的ρ基層49以外的位置上。在該例中，傳感用ρ基層47設(shè)置在P柱層42之上。如此，傳感用ρ基層47設(shè)置在多個(gè)ρ柱層PP的至少一個(gè)之上。傳感用η源層48為η型，設(shè)置在傳感用ρ基層47之上。傳感用ρ基層47在X軸方向上在η柱層43與傳感用η源層48之間延伸。傳感用η源層48在X軸方向上隔著傳感用P基層47與η柱層43相鄰。傳感用η源層48例如埋入于傳感用ρ基層47中。
[0031]ρ基層49為ρ型，設(shè)置在漂移層22之上。在該例中，ρ基層49設(shè)置在ρ柱層46之上。在該例中，P基層49在η柱層45之上以及ρ柱層44之上延伸。如此，ρ基層49設(shè)置在多個(gè)P柱層PP的其他至少一個(gè)之上。η源層50為η型，設(shè)置在ρ基層49之上。ρ基層49在X軸方向上在η柱層41與η源層50之間延伸。η源層50在X軸方向上隔著ρ基層49與η柱層41相鄰。η源層50例如埋入于ρ基層49中。此外，η源層50設(shè)置在ρ基層49的X軸方向的寬度中心Cl與η柱層41之間。換言之，中心Cl設(shè)置在η源層50與傳感用η源層48之間。
[0032]漂移層22還包括η柱層51、ρ柱層52以及η柱層53。M0SFET110還包括ρ基層54、η源層55、η源層56以及傳感用η源層57。
[0033]η柱層51為η型,沿Z軸方向延伸。η柱層51在X軸方向上與η柱層43分離。ρ柱層42在X軸方向上設(shè)置在η柱層43與η柱層51之間。
[0034]P柱層52為ρ型,沿Z軸方向延伸。ρ柱層52在X軸方向上與ρ柱層46分離。η柱層41在X軸方向上設(shè)置在ρ柱層46與ρ柱層52之間。
[0035]η柱層53為η型,沿Z軸方向延伸。η柱層53在X軸方向上與η柱層41分離。ρ柱層52在X軸方向上設(shè)置在η柱層41與η柱層53之間。
[0036]在漂移層22上，多個(gè)η柱層NP和多個(gè)P柱層PP在X軸方向上交互地排列。換言之，在漂移層22，周期地設(shè)置有多個(gè)η柱層NP和多個(gè)ρ柱層ΡΡ。即，漂移層22中通過(guò)多個(gè)η柱層NP和多個(gè)ρ柱層PP,形成超結(jié)構(gòu)造(以下稱為SJ構(gòu)造)。
[0037]η柱層41、η柱層43、η柱層45以及η柱層53中的雜質(zhì)濃度，比η+漏層21的雜質(zhì)濃度低。在該例中，P柱層42、P柱層44、P柱層46以及P柱層52不與η+漏層21相接。P柱層42、ρ柱層44、ρ柱層46以及ρ柱層52也可以與η+漏層21相接。
[0038]ρ基層54為ρ型,設(shè)置在ρ柱層52之上。η源層55以及η源層56分別為η型，設(shè)置在P基層54之上。ρ基層54在X軸方向上在η柱層53與η源層55之間延伸，且在X軸方向上在η柱層41與η源層56之間延伸。η源層55以及η源層56例如埋入于ρ基層54中。
[0039]傳感用η源層57為η型，設(shè)置在傳感用ρ基層47之上。傳感用P基層47在X軸方向上在η柱層51與傳感用η源層57之間延伸。傳感用η源層57例如埋入于傳感用ρ基層47中。
[0040]η.漏層21以及漂移層22例如使用硅等半導(dǎo)體、碳化硅(SiC)或氮化鎵(GaN)等化合物半導(dǎo)體、或者金剛石等寬帶間隙半導(dǎo)體等。
[0041]源電極12設(shè)置在漂移層22之上。源電極12配置在η柱層41之上、ρ柱層46之上、P柱層52之上以及η柱層53之上。源電極12與ρ基層49、η源層50、ρ基層54、η源層55以及η源層56電連接。
[0042]傳感電極13設(shè)置在漂移層22之上，在X軸方向上與源電極12分離。傳感電極13配置在P柱層42之上、η柱層43之上以及η柱層51之上。傳感電極13與傳感用ρ基層
47、傳感用η源層48以及傳感用η源層57電連接。
[0043]源電極12以及傳感電極13例如使用鋁。漏電極11例如使用V、N1、Au、Ag或者Sn等金屬材料。
[0044]柵電極14設(shè)置在源電極12與漂移層22之間。柵電極14配置在η柱層41之上、P基層49之上、η源層50之上、ρ基層54之上以及η源層56之上。
[0045]柵絕緣膜31設(shè)置在η柱層41與柵電極14之間、ρ基層49與柵電極14之間、η源層50與柵電極14之間、ρ基層54與柵電極14之間、η源層56與柵電極14之間以及源電極12與柵電極14之間。柵絕緣膜31將源電極12與柵電極14電絕緣，并將漂移層22與柵電極14電絕緣。
[0046]傳感用柵電極15設(shè)置在傳感電極13與漂移層22之間。傳感用柵電極15配置在η柱層43之上、傳感用ρ基層47之上以及傳感用η源層48之上。傳感用柵電極15與柵電極14電連接。
[0047]傳感用柵絕緣膜32設(shè)置在η柱層43與傳感用柵電極15之間、傳感用ρ基層47與傳感用柵電極15之間、傳感用η源層48與傳感用柵電極15之間以及傳感電極13與傳感用柵電極15之間。傳感用柵絕緣膜32將傳感電極13與傳感用柵電極15電絕緣，并將漂移層22與傳感用柵電極15電絕緣。[0048]M0SFET110還具備柵電極16、傳感用柵電極17、柵絕緣膜33以及傳感用柵絕緣膜34。
[0049]柵電極16設(shè)置在源電極12與漂移層22之間。柵電極16配置在η柱層53之上、P基層54之上以及η源層55之上。柵電極16與柵電極14電連接。
[0050]柵絕緣膜33設(shè)置在η柱層53與柵電極16之間、ρ基層54與柵電極16之間、η源層55與柵電極16之間以及源電極12與柵電極16之間。柵絕緣膜33將源電極12與柵電極16電絕緣，并將漂移層22與柵電極16電絕緣。
[0051]傳感用柵電極17設(shè)置在傳感電極13與漂移層22之間。傳感用柵電極17配置在η柱層51之上、傳感用ρ基層47之上以及傳感用η源層57之上。傳感用柵電極17與柵電極14、柵電極16以及傳感用柵電極15電連接。
[0052]傳感用柵絕緣膜34設(shè)置在η柱層51與傳感用柵電極17之間、傳感用ρ基層47與傳感用柵電極17之間、傳感用η源層57與傳感用柵電極17之間以及傳感電極13與傳感用柵電極17之間。傳感用柵絕緣膜34將傳感電極13與傳感用柵電極17電絕緣，并將漂移層22與傳感用柵電極17電絕緣。
[0053]柵電極14、傳感用柵電極15、柵電極16以及傳感用柵電極17例如使用多晶硅等。柵絕緣膜31、傳感用柵絕緣膜32、柵絕緣膜33以及傳感用柵絕緣膜34，例如使用氧化硅(例如SiO2)、氮化硅以及氮氧化硅中的至少任一種。
[0054]圖1 (b)的橫軸為X軸方向的位置X，縱軸為雜質(zhì)濃度。
[0055]圖1(b)表示漂移層22的多個(gè)η柱層(41，43，45，51，53)以及多個(gè)ρ柱層(42，44，46,52)各自的雜質(zhì)濃度。在M0SFET110中，多個(gè)η柱層NP的雜質(zhì)濃度沿著Z軸方向?qū)嵸|(zhì)上恒定，同樣，多個(gè)P柱層PP的雜質(zhì)濃度沿著Z軸方向?qū)嵸|(zhì)上恒定。
[0056]如圖1 (b)所示那樣，η柱層45的雜質(zhì)濃度比η柱層41的雜質(zhì)濃度低，比η柱層43的雜質(zhì)濃度低，比η柱層51的雜質(zhì)濃度低，以及比η柱層53的雜質(zhì)濃度低。即，處在位于柵電極14之下的η柱層41與位于傳感用柵電極15之下的η柱層43之間的位置上的η柱層45的雜質(zhì)濃度，比η柱層41的雜質(zhì)濃度以及η柱層43的雜質(zhì)濃度低。在該例中，η柱層41的雜質(zhì)濃度、η柱層43的雜質(zhì)濃度、η柱層51的雜質(zhì)濃度以及η柱層53的雜質(zhì)濃度實(shí)質(zhì)上相互相同。
[0057]ρ柱層44的雜質(zhì)濃度以及P柱層46的雜質(zhì)濃度比ρ柱層42的雜質(zhì)濃度低并且比P柱層52的雜質(zhì)濃度低。即，處在位于柵電極14之下的η柱層41與位于傳感用柵電極15之下的η柱層43之間的位置上的ρ柱層44以及ρ柱層46的雜質(zhì)濃度，比位于η柱層41與η柱層43之間以外的ρ柱層42以及ρ柱層52的雜質(zhì)濃度低。在該例中，ρ柱層44的雜質(zhì)濃度與P柱層46的雜質(zhì)濃度實(shí)質(zhì)上相同。此外，ρ柱層42的雜質(zhì)濃度與ρ柱層52的雜質(zhì)濃度實(shí)質(zhì)上相同。
[0058]源電極12與傳感電極13之間的部分的η柱層的雜質(zhì)濃度比其他部分的η柱層的雜質(zhì)濃度低。此外，源電極12與傳感電極13之間的部分的ρ柱層的雜質(zhì)濃度比其他部分的P柱層的雜質(zhì)濃度低。
[0059]如圖2所示那樣，源電極12以Z軸方向?yàn)檩S而包圍傳感電極13。P基層49以Z軸方向?yàn)檩S而包圍傳感用P基層47。
[0060]接下來(lái)，對(duì)M0SFET110的動(dòng)作進(jìn)行說(shuō)明。[0061]在使M0SFET110動(dòng)作的情況下，例如對(duì)漏電極11施加正電壓，將源電極12接地，并對(duì)柵電極14以及柵電極16施加正電壓。由此，在漏電極11與源電極12之間流動(dòng)電流。當(dāng)對(duì)漏電極11、源電極12、柵電極14以及柵電極16施加電壓時(shí)，在ρ基層49中與柵絕緣膜31接近的區(qū)域以及ρ基層54中與柵絕緣膜31以及柵絕緣膜33接近的區(qū)域中，形成反轉(zhuǎn)溝道。電流例如從漏電極11經(jīng)由η+漏層21、η柱層41、η柱層53、反轉(zhuǎn)溝道、η源層50、η源層55以及η源層56,流向源電極12。
[0062]在源電極12與傳感電極13之間連接傳感電阻。當(dāng)對(duì)柵電極14以及柵電極16施加正電壓時(shí)，與該電壓實(shí)質(zhì)上相同的電壓被施加于傳感用柵電極15以及傳感用柵電極17。在傳感用P基層47中與傳感用柵絕緣膜32以及傳感用柵絕緣膜34接近的區(qū)域中，形成反轉(zhuǎn)溝道。由此，經(jīng)由η+漏層21、η柱層43、η柱層51、反轉(zhuǎn)溝道、傳感用η源層48以及傳感用η源層57，從漏電極11向傳感電極13流動(dòng)電流。通過(guò)對(duì)傳感電阻的電壓降進(jìn)行測(cè)定，由此能夠?qū)υ诼?源間流動(dòng)的負(fù)荷電流進(jìn)行檢測(cè)。
[0063]以下，將在源電極12中流動(dòng)電流的部分稱為主單元部4，將在傳感電極13中流動(dòng)電流的部分稱為傳感部5。主單元部4例如包括柵電極14、柵電極16、柵絕緣膜31、柵絕緣膜33、η柱層41、ρ基層49、η源層50、η柱層53、ρ基層54、η源層55以及η源層56。傳感部5例如包括傳感用柵電極15、傳感用柵電極17、傳感用柵絕緣膜32、傳感用柵絕緣膜34、η柱層43、傳感用ρ基層47、傳感用η源層48、η柱層51以及傳感用η源層57。
[0064]接下來(lái)，對(duì)M0SFET110產(chǎn)生的效果進(jìn)行說(shuō)明。
[0065]在包括傳感電極13的MOSFET中，傳感比例如由漏電極11與源電極12之間的電阻和漏電極11與傳感電極13之間的電阻之間的電阻比來(lái)決定。電阻比例如由源電極12的面積和傳感電極13的面積之間的面積比來(lái)決定。并且，當(dāng)在主單元部4的電流路徑和傳感部5的電流路徑中電流的擴(kuò)展方式不同時(shí)，電阻的溫度系數(shù)不同，傳感比會(huì)產(chǎn)生溫度依存性。由此，電流的檢測(cè)靈敏度會(huì)變低。
[0066]與此相對(duì)，在本實(shí)施方式的M0SFET110中，η柱層45的雜質(zhì)濃度比η柱層41的雜質(zhì)濃度、η柱層43的雜質(zhì)濃度、η柱層51的雜質(zhì)濃度以及η柱層53的雜質(zhì)濃度低。即，在主單元部4與傳感部5之間設(shè)置有成為高電阻的低濃度區(qū)域。由此，在M0SFET110中，即使主單元部4與傳感部5接近，也能夠抑制元件內(nèi)部的電流的擴(kuò)展。能夠抑制在主單元部4中流動(dòng)的電流的一部分流向傳感部5。因此，在M0SFET110中，能夠抑制傳感比的溫度依存性。在M0SFET110中，能夠提供穩(wěn)定的傳感比的電力半導(dǎo)體元件。
[0067]在電流的擴(kuò)展進(jìn)展較大的情況下，根據(jù)設(shè)置傳感部5的位置，而傳感比變化。在MOSFET110中，由于電流的擴(kuò)展較小，因此與設(shè)置傳感部5的位置無(wú)關(guān)，傳感比實(shí)質(zhì)上不變。由此，在M0SFET110中，還能夠提高設(shè)計(jì)的自由度。
[0068]在M0SFET110中，在雜質(zhì)濃度較低的η柱層45中，耐壓局部地變高。由此，能夠抑制傳感部5周邊的雪崩擊穿的產(chǎn)生。能夠抑制設(shè)置傳感部5導(dǎo)致的雪崩耐量的降低。
[0069]在M0SFET110中，η源層50設(shè)置在ρ基層49的X軸方向的寬度中心Cl與η柱層41之間。即，在M0SFET110中，在ρ基層49的傳感部5側(cè)，未設(shè)置η源層。由此，能夠抑制由于施加過(guò)電壓而雪崩電流流入P基層49的情況下的寄生雙極晶體管動(dòng)作。例如，能夠抑制向P基層49的電流集中導(dǎo)致的MOSFET110破損。
[0070]接下來(lái)，對(duì)第一實(shí)施方式的變形例進(jìn)行說(shuō)明。[0071]圖3(a)以及圖3(b)是對(duì)第一實(shí)施方式的變形例的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0072]圖3(a)是對(duì)M0SFET111的構(gòu)成進(jìn)行例示的示意截面圖。圖3 (b)是表示M0SFET111的雜質(zhì)濃度分布的圖表圖。
[0073]如圖3(a)所示那樣，M0SFET111的漂移層22還包括η柱層60、ρ柱層61、η柱層62以及ρ柱層63。
[0074]η柱層60以及η柱層62分別為η型,沿Z軸方向延伸。ρ柱層61以及ρ柱層63分別為P型，沿Z軸方向延伸。η柱層60在X軸方向上設(shè)置在η柱層41與ρ柱層46之間。P柱層61在X軸方向上設(shè)置在η柱層41與η柱層60之間。η柱層62在X軸方向上設(shè)置在η柱層41與ρ柱層61之間。ρ柱層63在X軸方向上設(shè)置在η柱層41與η柱層62之間。
[0075]ρ柱層44的雜質(zhì)濃度、P柱層46的雜質(zhì)濃度、P柱層61的雜質(zhì)濃度以及P柱層63的雜質(zhì)濃度，比P柱層42的雜質(zhì)濃度低、且比ρ柱層52的雜質(zhì)濃度低。η柱層45的雜質(zhì)濃度、η柱層60的雜質(zhì)濃度以及η柱層62的雜質(zhì)濃度，比η柱層41的雜質(zhì)濃度低、且比η柱層43的雜質(zhì)濃度低。此外，P柱層46的雜質(zhì)濃度以及ρ柱層61的雜質(zhì)濃度比ρ柱層44的雜質(zhì)濃度以及P柱層63的雜質(zhì)濃度低。
[0076]將各半導(dǎo)體層沿著X軸方向的長(zhǎng)度成為半導(dǎo)體層的寬度。P柱層44的寬度比ρ柱層42的寬度窄。η柱層45的寬度比η柱層41的寬度窄。ρ柱層46的寬度比ρ柱層42的寬度窄。η柱層60的寬度比η柱層41的寬度窄。ρ柱層61的寬度比ρ柱層42的寬度窄。η柱層62的寬度比η柱層41的寬度窄。ρ柱層63的寬度比ρ柱層42的寬度窄。
[0077]在M0SFET111中，使主單元部4與傳感部5之間的低濃度的區(qū)域的SJ構(gòu)造的節(jié)距，比主單元部4的SJ構(gòu)造的節(jié)距以及傳感部5的SJ構(gòu)造的節(jié)距窄。由此，在M0SFET111中，在主單元部4與傳感部5之間能夠進(jìn)一步提高耐壓。例如，能夠進(jìn)一步抑制傳感部5周邊的雪崩擊穿的產(chǎn)生。
[0078](第二實(shí)施方式)
[0079]接下來(lái)，對(duì)第二實(shí)施方式進(jìn)行說(shuō)明。
[0080]圖4(a)以及圖4(b)、圖5(a)以及圖5(b)是對(duì)第二實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0081]圖4(a)是對(duì)本實(shí)施方式的M0SFET120的構(gòu)成進(jìn)行例示的示意截面圖,表示圖5(a)的B1-B2線截面。圖4(b)是表示M0SFET120的雜質(zhì)濃度分布的圖表圖。圖5 (a)是對(duì)本實(shí)施方式的M0SFET120的構(gòu)成進(jìn)行例示的示意平面圖。圖5(b)是表示M0SFET120的雜質(zhì)濃度分布的圖表圖。
[0082]在M0SFET120中，多個(gè)η柱層和多個(gè)ρ柱層分別沿Y軸方向延伸。S卩，MOSFET120的SJ構(gòu)造的形狀與M0SFET110的SJ構(gòu)造的形狀不同。M0SFET120的SJ構(gòu)造以外的構(gòu)成與MOSFET110的構(gòu)成實(shí)質(zhì)上相同，因此省略詳細(xì)的說(shuō)明。
[0083]如圖4(a)所示那樣,漂移層22還包括η柱層71、ρ柱層72、η柱層73、ρ柱層74、η柱層75、ρ柱層76、ρ柱層78以及η柱層79。
[0084]η柱層71、η柱層73、η柱層75以及η柱層79分別為η型，沿Z軸方向延伸。ρ柱層72、ρ柱層74、ρ柱層76以及ρ柱層78分別為ρ型，沿Z軸方向延伸。[0085]η柱層71在X軸方向上與η柱層41分離。ρ柱層42在X軸方向上設(shè)置在η柱層41與η柱層71之間。
[0086]ρ柱層72在X軸方向上設(shè)置在P柱層42與η柱層71之間。在該例中，P柱層72在X軸方向上設(shè)置在η柱層51與η柱層71之間。
[0087]η柱層73在X軸方向上設(shè)置在η柱層71與ρ柱層72之間。P柱層74在X軸方向上設(shè)置在η柱層71與η柱層73之間。η柱層75在X軸方向上設(shè)置在η柱層71與ρ柱層74之間。ρ柱層76在X軸方向上設(shè)置在η柱層71與η柱層75之間。
[0088]ρ柱層78在X軸方向上與ρ柱層76分離。η柱層71在X軸方向上設(shè)置在ρ柱層76與ρ柱層78之間。η柱層79在X軸方向上與η柱層71分離。ρ柱層78在X軸方向上設(shè)置在η柱層71與η柱層79之間。
[0089]如圖4(b)所示那樣，η柱層75的雜質(zhì)濃度比η柱層41的雜質(zhì)濃度、η柱層43的雜質(zhì)濃度、η柱層51的雜質(zhì)濃度、η柱層53的雜質(zhì)濃度、η柱層71的雜質(zhì)濃度、η柱層73的雜質(zhì)濃度以及η柱層79的雜質(zhì)濃度低。
[0090]ρ柱層74的雜質(zhì)濃度以及P柱層76的雜質(zhì)濃度比ρ柱層42的雜質(zhì)濃度、P柱層52的雜質(zhì)濃度、ρ柱層72的雜質(zhì)濃度以及ρ柱層78的雜質(zhì)濃度低。
[0091]如圖5(a)所示那樣，η柱層41、ρ柱層42、η柱層43、ρ柱層44、η柱層45、ρ柱層46、η柱層51、ρ柱層52、η柱層53、η柱層71、ρ柱層72、η柱層73、ρ柱層74、η柱層75、ρ柱層76、ρ柱層78以及η柱層79分別沿Y軸方向延伸。S卩，在M0SFET120中，多個(gè)η柱層和多個(gè)P柱層在X軸方向上交互地排列，配置為條紋狀。
[0092]在M0SFET120中，傳感電極13為長(zhǎng)方形。源電極12為四方環(huán)狀，以Z軸方向?yàn)檩S而包圍傳感電極13。傳感電極13沿著Y軸方向的長(zhǎng)度LI比傳感電極13沿著X軸方向的長(zhǎng)度L2長(zhǎng)。
[0093]漂移層22包括Y軸方向上漏電極11與傳感電極13之間的第一部分22a、Y軸方向上漏電極11與源電極12之間的2個(gè)第二部分22b、以及Y軸方向上第一部分22a與第二部分22b之間的2個(gè)第三部分22c。在該例中，第一部分22a、第二部分22b以及第三部分22c分別沿X軸方向延伸。
[0094]圖5 (b)的橫軸為雜質(zhì)濃度，縱軸為Y軸方向的位置I。
[0095]圖5 (b)表示漂移層22的雜質(zhì)濃度。
[0096]如圖5(b)所示那樣，在漂移層22中，第三部分22c中的η柱層41、p柱層42、n柱層43、p柱層44、n柱層45以及ρ柱層46的雜質(zhì)濃度，比第一部分22a中的η柱層41、ρ柱層42、η柱層43、ρ柱層44、η柱層45以及ρ柱層46的雜質(zhì)濃度低，且比第二部分22b中的η柱層41、ρ柱層42、η柱層43、ρ柱層44、η柱層45以及ρ柱層46的雜質(zhì)濃度低。在漂移層22中，第三部分22c中的η柱層71、ρ柱層72、η柱層73、ρ柱層74、η柱層75以及ρ柱層76的雜質(zhì)濃度，比第一部分22a中的η柱層71、ρ柱層72、η柱層73、ρ柱層74、η柱層75以及ρ柱層76的雜質(zhì)濃度低，且比第二部分22b中的η柱層71、ρ柱層72、η柱層73、ρ柱層74、η柱層75以及ρ柱層76的雜質(zhì)濃度低。此外，在漂移層22中，第三部分22c中的η柱層51比第一部分22a中的η柱層51的雜質(zhì)濃度低,且比第二部分22b中的η柱層51的雜質(zhì)濃度低。
[0097]在M0SFET120中，在構(gòu)成傳感部5的一部分的漂移層22中，使Y軸方向上的主單元部4和傳感部5之間的部分的雜質(zhì)濃度，比主單元部4的部分的雜質(zhì)濃度以及傳感部5的部分的雜質(zhì)濃度低。
[0098]接下來(lái)，對(duì)M0SFET120產(chǎn)生的效果進(jìn)行說(shuō)明。
[0099]在MOSFET120中，漂移層22的多個(gè)η柱層和多個(gè)ρ柱層分別沿Y軸方向延伸，配置為條紋狀。在漂移層22中，電流主要在η柱層中流動(dòng)。因此，在MOSFET120中，能夠更適當(dāng)?shù)匾种浦鲉卧?與傳感部5之間的X軸方向的電流的擴(kuò)展。在M0SFET120中，也能夠提供穩(wěn)定的傳感比的電力半導(dǎo)體元件。
[0100]在M0SFET120中，使漂移層22中的第三部分22c的雜質(zhì)濃度變低。即，在Y軸方向的主單元部4與傳感部5之間的部分設(shè)置有成為高電阻的低濃度區(qū)域。由此，還能夠適當(dāng)抑制Y軸方向的電流的擴(kuò)展。
[0101]在M0SFET120中，長(zhǎng)度LI比長(zhǎng)度L2長(zhǎng)。即，在電流容易擴(kuò)展的Y軸方向上主單元部4與傳感部5對(duì)置的距離，比在電流難以擴(kuò)展的X軸方向上主單元部4與傳感部5對(duì)置的距離短。由此，與長(zhǎng)度LI比長(zhǎng)度L2短的情況相比，能夠進(jìn)一步適當(dāng)?shù)匾种齐娏鞯臄U(kuò)展。能夠進(jìn)一步適當(dāng)?shù)匾种苽鞲斜鹊臏囟纫来嫘浴?br> [0102](第三實(shí)施方式)
[0103]接下來(lái)，對(duì)第三實(shí)施方式進(jìn)行說(shuō)明。
[0104]圖6是對(duì)第三實(shí)施方式的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意平面圖。
[0105]如圖6所示那樣，在M0SFET130中，柵電極14為網(wǎng)格狀，包括沿X軸方向延伸的多個(gè)第一線狀部81和沿Y軸方向延伸的多個(gè)第二線狀部82。在該例中，設(shè)置有4個(gè)第二線狀部82a?82d。第二線狀部82a例如設(shè)置在η柱層53之上。第二線狀部82b例如設(shè)置在η柱層41之上。第二線狀部82c例如設(shè)置在η柱層71之上。第二線狀部82d例如設(shè)置在η柱層79之上。
[0106]在M0SFET130中，傳感用柵電極15以及傳感用柵電極17為沿Y軸方向延伸的線狀。此外，在M0SFET130中設(shè)置有傳感用柵電極18。傳感用柵電極18為沿Y軸方向延伸的線狀，例如設(shè)置在η柱層73之上。在M0SFET130中，通過(guò)傳感用柵電極15、傳感用柵電極17以及傳感用柵電極18在傳感部5形成條紋狀的圖案。傳感用柵電極15、傳感用柵電極17以及傳感用柵電極18通過(guò)布線83與柵電極14電連接。
[0107]接下來(lái)，對(duì)MOSFET130產(chǎn)生的效果進(jìn)行說(shuō)明。
[0108]在通過(guò)傳感電極13檢測(cè)電流的情況下，傳感電極13與傳感用柵電極15之間的電壓降低與傳感電阻中的電壓降相應(yīng)的量。即，對(duì)傳感用柵電極15施加的柵電壓，比對(duì)柵電極14施加的柵電壓低。柵電極14的柵電壓與傳感用柵電極15的柵電壓之間的不同，成為溝道電阻的不同。在施加?xùn)烹妷旱撵o態(tài)狀態(tài)下，溝道電阻相對(duì)于電流流動(dòng)的路徑整體的電阻所占的比例較小。因此，在施加?xùn)烹妷旱撵o態(tài)狀態(tài)下，柵電壓的不同對(duì)傳感比幾乎不產(chǎn)生影響。
[0109]然而，在開關(guān)時(shí)等動(dòng)態(tài)狀態(tài)下，與柵電壓相應(yīng)而柵電流變化。因此，根據(jù)柵電壓的不同，例如柵容量的充放電時(shí)間變化。即，在主單元部4的動(dòng)作時(shí)間與傳感部5的動(dòng)作時(shí)間之間產(chǎn)生差。
[0110]在本實(shí)施方式的M0SFET130中，使主單元部4的每單位單元的柵電極面積，比傳感部5的每單位單元的柵電極面積大。使柵電極14的面積，比傳感用柵電極15的面積、傳感用柵電極17的面積以及傳感用柵電極18的面積的合計(jì)面積大。S卩，在M0SFET130中，使主單元部4的柵容量比傳感部5的柵容量大。由此，能夠?qū)烹妷褐钸M(jìn)行插補(bǔ)。在M0SFET130中，還能夠提高開關(guān)時(shí)等動(dòng)態(tài)狀態(tài)下的傳感比的穩(wěn)定性。
[0111]接下來(lái)，對(duì)第三實(shí)施方式的變形例進(jìn)行說(shuō)明。
[0112]圖7是對(duì)第三實(shí)施方式的變形例的電力半導(dǎo)體元件的構(gòu)成進(jìn)行例示的示意圖。
[0113]如圖7所示那樣，在M0SFET131中，柵電極14以及柵電極16為沿Y軸方向延伸的線狀。在M0SFET131中設(shè)置有柵電極85以及柵電極86。柵電極85為沿Y軸方向延伸的線狀，例如設(shè)置在η柱層71之上。柵電極86為沿Y軸方向延伸的線狀，例如設(shè)置在η柱層79之上。
[0114]柵電極14沿X軸方向的長(zhǎng)度L3、柵電極16沿X軸方向的長(zhǎng)度L4、柵電極85沿X軸方向的長(zhǎng)度L5以及柵電極86沿X軸方向的長(zhǎng)度L6，比傳感用柵電極15沿X軸方向的長(zhǎng)度L7、傳感用柵電極17沿X軸方向的長(zhǎng)度L8以及傳感用柵電極18沿X軸方向的長(zhǎng)度L9長(zhǎng)。
[0115]由此，主單元部4的每單位單元的的柵電極面積，比傳感部5的每單位單元的柵電極面積大。
[0116]如此，也可以通過(guò)線狀的柵電極的寬度來(lái)調(diào)整面積。在M0SFET131中，與MOSFET130同樣，也能夠提高開關(guān)時(shí)等動(dòng)態(tài)狀態(tài)下的傳感比的穩(wěn)定性。
[0117]例如，也可以使主單元部4的柵電極的圖案為偏置網(wǎng)格圖案，使傳感部5的柵電極的圖案為條紋圖案，來(lái)調(diào)整面積。也可以使主單元部4的柵電極的圖案為網(wǎng)格圖案，使傳感部5的柵電極的圖案為偏置網(wǎng)格圖案，來(lái)調(diào)整面積。
[0118]在上述各實(shí)施方式中，作為電力半導(dǎo)體元件而示出平面型柵構(gòu)造的M0SFET。電力半導(dǎo)體元件例如也可以是溝槽柵型構(gòu)造的M0SFET。此外，電力半導(dǎo)體元件例如也可以是IGBT等。在使電力半導(dǎo)體元件為IGBT的情況下，例如使第一電極為集電極，使第二電極為發(fā)射極，使第一半導(dǎo)體層為第二導(dǎo)電型的P集電層，使第五半導(dǎo)體層為η發(fā)射層。此外，在上述各實(shí)施方式中，示出多個(gè)η柱層NP與多個(gè)ρ柱層PP交互排列的條紋狀的SJ構(gòu)造。SJ構(gòu)造例如也可以是使多個(gè)η柱層NP交叉的網(wǎng)格狀的構(gòu)造、或者將多個(gè)η柱層NP和多個(gè)ρ柱層PP排列為檢查圖案狀(鋸齒狀)的構(gòu)造等。
[0119]根據(jù)實(shí)施方式，提供一種穩(wěn)定的傳感比的電力半導(dǎo)體兀件。
[0120]此外，本申請(qǐng)說(shuō)明書中，“垂直”以及“平行”不僅是精確的垂直以及精確的平行，例如也可以包含制造工序中的偏差等，實(shí)質(zhì)上垂直以及實(shí)質(zhì)上平行即可。
[0121]以上，參照具體例對(duì)本發(fā)明的實(shí)施方式進(jìn)行了說(shuō)明。但是，本發(fā)明的實(shí)施方式不限定于這些具體例。例如，對(duì)于電力半導(dǎo)體元件所包括的第一電極、第一半導(dǎo)體層、第二半導(dǎo)體層、第二電極、第三電極、第四電極、第五電極、第一柱層、第二柱層、第三半導(dǎo)體層、第四半導(dǎo)體層、第五半導(dǎo)體層以及第六半導(dǎo)體層等各要素的具體構(gòu)成，只要本領(lǐng)域技術(shù)人員通過(guò)從公知范圍中適當(dāng)?shù)剡x擇而同樣實(shí)施本發(fā)明、并能夠得到同樣效果，則包含于本發(fā)明的范圍。
[0122]此外，將各具體例任意大于等于2個(gè)的要素在技術(shù)上可能的范圍內(nèi)組合而成的方案，只要包含本發(fā)明的主旨，就也包含于本發(fā)明的范圍內(nèi)。
[0123]此外，基于作為本發(fā)明的實(shí)施方式而描述了的電力半導(dǎo)體元件，本領(lǐng)域技術(shù)人員能夠適當(dāng)?shù)剡M(jìn)行設(shè)計(jì)變更而實(shí)施的全部電力半導(dǎo)體元件，只要包含本發(fā)明的主旨，就也屬于本發(fā)明的范圍內(nèi)。
[0124]此外，可以了解，在本發(fā)明的思想范疇中，只要是本領(lǐng)域技術(shù)人員，則能夠想到各種的變更例以及修正例，這些變更例以及修正例也屬于本發(fā)明的范圍。
[0125]對(duì)本發(fā)明的幾個(gè)實(shí)施方式進(jìn)行了說(shuō)明，但這些實(shí)施方式僅作為例子提示，不意圖限定發(fā)明的范圍。這些新實(shí)施方式能夠以其他各種方式實(shí)施，在不脫離發(fā)明要旨的范圍內(nèi)，能夠進(jìn)行各種省略、置換、變更。這些實(shí)施方式及其變形也包含于發(fā)明范圍及其要旨，并且包含在與權(quán)利要求書所記載的發(fā)明及其等價(jià)的范圍內(nèi)。
【權(quán)利要求】
1.一種電力半導(dǎo)體元件， 具備: 第一電極； 第一半導(dǎo)體層，設(shè)置在上述第一電極之上，與上述第一電極電連接； 第二半導(dǎo)體層，設(shè)置在上述第一半導(dǎo)體層之上； 第一導(dǎo)電型的多個(gè)第一柱層，設(shè)置在上述第二半導(dǎo)體層，在相對(duì)于上述第一半導(dǎo)體層和上述第二半導(dǎo)體層之間的層疊方向垂直的第一方向上排列； 第二導(dǎo)電型的多個(gè)第二柱層，設(shè)置在上述多個(gè)第一柱層的各個(gè)第一柱層之間； 第二導(dǎo)電型的第三半導(dǎo)體層，設(shè)置在上述第二半導(dǎo)體層之上； 第二導(dǎo)電型的第四半導(dǎo)體層，設(shè)置在上述第二半導(dǎo)體層之上的上述第三半導(dǎo)體層以外的位置上； 第一導(dǎo)電型的第五半導(dǎo)體層，設(shè)置在上述第三半導(dǎo)體層之上，在上述第一方向上隔著上述第三半導(dǎo)體層與上述第一柱層相鄰； 第一導(dǎo)電型的第六 半導(dǎo)體層，設(shè)置在上述第四半導(dǎo)體層之上，在上述第一方向上隔著上述第四半導(dǎo)體層與上述第一柱層相鄰； 第二電極，與上述第三半導(dǎo)體層以及上述第五半導(dǎo)體層電連接； 第三電極，設(shè)置在上述第二半導(dǎo)體層之上，在上述第一方向上與上述第二電極分離，與上述第四半導(dǎo)體層以及上述第六半導(dǎo)體層電連接； 第四電極，隔著絕緣膜設(shè)置在上述第三半導(dǎo)體層之上、上述第五半導(dǎo)體層之上以及與上述第三半導(dǎo)體層相鄰接的上述第一柱層之上；以及 第五電極，隔著絕緣膜設(shè)置在上述第四半導(dǎo)體層之上、上述第六半導(dǎo)體層之上以及與上述第四半導(dǎo)體層相鄰接的上述第一柱層之上， 處在位于上述第四電極之下的上述第一柱層與位于上述第五電極之下的上述第一柱層之間的位置上的上述第一柱層的雜質(zhì)濃度，比位于上述第四電極之下的上述第一柱層的雜質(zhì)濃度以及位于上述第五電極之下的上述第一柱層的雜質(zhì)濃度低， 處在位于上述第四電極之下的上述第一柱層與位于上述第五電極之下的上述第一柱層之間的位置上的上述第二柱層的雜質(zhì)濃度，比處在上述位于上述第四電極之下的上述第一柱層以及位于上述第五電極之下的上述第一柱層之間的位置以外的位置上的上述第二柱層的雜質(zhì)濃度低， 上述第三半導(dǎo)體層的上述第一方向的寬度中心，設(shè)置在上述第五半導(dǎo)體層與上述第六半導(dǎo)體層之間，上述多個(gè)第一柱層在相對(duì)于上述層疊方向以及上述第一方向垂直的第二方向上延伸，上述第三電極沿著上述第二方向的長(zhǎng)度比上述第三電極沿著上述第一方向的長(zhǎng)度長(zhǎng)，上述第二半導(dǎo)體層包括上述第一電極與上述第三電極之間的第一部分、上述第一電極與上述第二電極之間的第二部分、以及在上述第二方向上在上述第一部分與上述第二部分之間的第三部分， 上述第三部分中的上述多個(gè)第一柱層的雜質(zhì)濃度，比上述第一部分中的上述多個(gè)第一柱層的雜質(zhì)濃度以及上述第二部分中的上述多個(gè)第一柱層的雜質(zhì)濃度低， 上述第四電極的面積比上述第五電極的面積大，上述第四電極為網(wǎng)格狀， 上述第五電極為線狀。
2.一種電力半導(dǎo)體元件， 具備: 第一電極； 第一半導(dǎo)體層，設(shè)置在上述第一電極之上，與上述第一電極電連接； 第二半導(dǎo)體層，設(shè)置在上述第一半導(dǎo)體層之上； 第一導(dǎo)電型的多個(gè)第一柱層，設(shè)置在上述第二半導(dǎo)體層，在相對(duì)于上述第一半導(dǎo)體層和上述第二半導(dǎo)體層之間的層疊方向垂直的第一方向上排列； 第二導(dǎo)電型的第三半導(dǎo)體層，設(shè)置在上述第二半導(dǎo)體層之上； 第二導(dǎo)電型的第四半導(dǎo)體層，設(shè)置在上述第二半導(dǎo)體層之上的上述第三半導(dǎo)體層以外的位置上； 第一導(dǎo)電型的第五半導(dǎo)體層，設(shè)置在上述第三半導(dǎo)體層之上，在上述第一方向上隔著上述第三半導(dǎo)體層與上述第一柱層相鄰； 第一導(dǎo)電型的第六半導(dǎo)體層，設(shè)置在上述第四半導(dǎo)體層之上，在上述第一方向上隔著上述第四半導(dǎo)體層與上述第一柱層相鄰； 第二電極，與上述第三半導(dǎo) 體層以及上述第五半導(dǎo)體層電連接； 第三電極，設(shè)置在上述第二半導(dǎo)體層之上，在上述第一方向上與上述第二電極分離，與上述第四半導(dǎo)體層以及上述第六半導(dǎo)體層電連接； 第四電極，隔著絕緣膜設(shè)置在上述第三半導(dǎo)體層之上、上述第五半導(dǎo)體層之上以及與上述第三半導(dǎo)體層相鄰接的上述第一柱層之上；以及 第五電極，隔著絕緣膜設(shè)置在上述第四半導(dǎo)體層之上、上述第六半導(dǎo)體層之上以及與上述第四半導(dǎo)體層相鄰接的上述第一柱層之上， 處在位于上述第四電極之下的上述第一柱層與位于上述第五電極之下的上述第一柱層之間的位置上的上述第一柱層的雜質(zhì)濃度，比位于上述第四電極之下的上述第一柱層的雜質(zhì)濃度以及位于上述第五電極之下的上述第一柱層的雜質(zhì)濃度低。
3.如權(quán)利要求2記載的電力半導(dǎo)體元件，其中，還具備設(shè)置在上述多個(gè)第一柱層的各個(gè)第一柱層之間的第二導(dǎo)電型的多個(gè)第二柱層，處在位于上述第四電極之下的上述第一柱層與位于上述第五電極之下的上述第一柱層之間的位置上的上述第二柱層的雜質(zhì)濃度，比處在上述位于上述第四電極之下的上述第一柱層與位于上述第五電極之下的上述第一柱層之間的位置以外的位置上的上述第二柱層的雜質(zhì)濃度低。
4.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中， 上述第三半導(dǎo)體層的上述第一方向的寬度中心，設(shè)置在上述第五半導(dǎo)體層與上述第六半導(dǎo)體層之間。
5.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中， 上述第三半導(dǎo)體層以上述層疊方向?yàn)檩S而包圍上述第四半導(dǎo)體層， 上述第二電極以上述層疊方向?yàn)檩S而包圍上述第三電極。
6.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中，上述多個(gè)第一柱層在相對(duì)于上述層疊方向以及上述第一方向垂直的第二方向上延伸。
7.如權(quán)利要求6記載的電力半導(dǎo)體元件，其中， 上述第三電極沿著上述第二方向的長(zhǎng)度比上述第三電極沿著上述第一方向的長(zhǎng)度長(zhǎng)。
8.如權(quán)利要求6記載的電力半導(dǎo)體元件，其中， 上述第二半導(dǎo)體層包括上述第一電極與上述第三電極之間的第一部分、上述第一電極與上述第二電極之間的第二部分、以及在上述第二方向上在上述第一部分與上述第二部分之間的第三部分， 上述第三部分中的上述多個(gè)第一柱層的雜質(zhì)濃度，比上述第一部分中的上述多個(gè)第一柱層的雜質(zhì)濃度以及上述第二部分中的上述多個(gè)第一柱層的雜質(zhì)濃度低。
9.如權(quán)利要求2或者3記載的電力半導(dǎo)體元件，其中， 上述第四電極的面積比上述第五電極的面積大。
10.如權(quán)利要求9記載的電力半導(dǎo)體元件，其中， 上述第四電極為網(wǎng)格狀， 上述第五電極為線狀。
11.如權(quán)利要求9記載的電力半導(dǎo)體元件，其中， 上述第四電極以及上述第五電極在相對(duì)于上述層疊方向以及上述第一方向垂直的第二方向上延伸，` 上述第四電極沿著上述第一方向的長(zhǎng)度比上述第五電極沿著上述第一方向的長(zhǎng)度長(zhǎng)。
【文檔編號(hào)】H01L23/544GK103681852SQ201310052759
【公開日】2014年3月26日 申請(qǐng)日期:2013年2月18日 優(yōu)先權(quán)日:2012年9月21日
【發(fā)明者】齋藤涉 申請(qǐng)人:株式會(huì)社東芝