專利名稱：異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)、其制造方法及其設(shè)計(jì)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及雙極晶體管,更具體而言,涉及具有減小的子集電極(sub-collector)長(zhǎng)度的異質(zhì)結(jié)雙極晶體管(HBT)、其制造方法及其設(shè)計(jì)結(jié)構(gòu)。
背景技術(shù)：
雙極結(jié)型晶體管通常包括共享薄的公共區(qū)域的兩個(gè)背對(duì)背p-n結(jié)。換句話說(shuō)，雙極結(jié)型晶體管典型地包括三個(gè)區(qū)域，一般分別被稱為“發(fā)射極”和“集電極”的兩個(gè)外部區(qū)域，以及一般被稱為“基極”的中間區(qū)域。通常對(duì)所有三個(gè)區(qū)域都進(jìn)行電連接。異質(zhì)結(jié)雙極晶體管(HBT)是使用至少兩種不同類型半導(dǎo)體材料的雙極結(jié)型晶體管。對(duì)于HBT的發(fā)射極、基極和集電極的區(qū)域，由于該材料差異，能量帶隙以及其他與材料相關(guān)的特性可以不同。此外，還已知為分級(jí)(grading)的半導(dǎo)體材料的逐步改變?cè)谝粋€(gè)或多個(gè)區(qū)域內(nèi)部也是可能的。與其相應(yīng)的同質(zhì)結(jié)相比，異質(zhì)結(jié)的使用提供了附加的設(shè)計(jì)自由度，這通常帶來(lái)改善的性能。一般認(rèn)為，晶體管性能(特別是其操作速度)的改善對(duì)于實(shí)現(xiàn)集成電路的改善的性能很重要，在集成電路中，通常使用各種類型的晶體管。具有硅鍺(“SiGe”)內(nèi)部基極(intrinsic base)的雙極晶體管能夠提供這樣的集成電路所需的性能。為了實(shí)現(xiàn)更高的電性能，這些晶體管典型地具有摻雜的多晶娃外部基極(extrinsic base)層,該外部基極層位于外延生長(zhǎng)的內(nèi)部SiGe基極的頂上或鄰近外延生長(zhǎng)的內(nèi)部SiGe基極,這在本領(lǐng)域中已知為隆起的(raised)外部基極。到目前為止，具有隆起的外部基極的SiGe-HBT已展現(xiàn)出高達(dá)400GHz的截止頻率(fT)。這樣的晶體管的發(fā)射極到集電極渡越時(shí)間(transit time)典型地通過優(yōu)化Ge/Si比例、摻雜分布和外延生長(zhǎng)的內(nèi)部SiGe基極的膜厚度而降低。這樣的器件例如被用于為了高性能混合信號(hào)應(yīng)用而制造的集成電路。集電極基極電容典型地也會(huì)影響最大工作頻率(fmax)。隨著HBT的其他參數(shù)的改善，HBT的寄生集電極基極電容(Cd3)日益成為器件性能的限制因素。高集電極基極電容Cd3會(huì)限制截止頻率fT，本領(lǐng)域中已知其影響可作為基極渡越時(shí)間和集電極空間電荷渡越時(shí)間的函數(shù)而被測(cè)量。電路的切換速度典型地受HBT器件的fT直接控制。因此，降低的&會(huì)最終限制HBT器件的最大工作頻率fmax。因此，希望提供可顯著提高fT的HBT結(jié)構(gòu)和方法。

發(fā)明內(nèi)容
在本發(fā)明的一方面，一種異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)包括其中具有第一導(dǎo)電類型的子集電極區(qū)域的半導(dǎo)體襯底。所述HBT結(jié)構(gòu)還包括覆蓋所述子集電極區(qū)域的一部分的第一導(dǎo)電類型的集電極區(qū)域。所述集電極區(qū)域具有比所述子集電極區(qū)域低的雜質(zhì)濃度。所述HBT結(jié)構(gòu)還包括覆蓋所述集電極區(qū)域的至少一部分的第二導(dǎo)電類型的內(nèi)部基極層。所述HBT結(jié)構(gòu)還包括與所述內(nèi)部基 極層相鄰并電連接的外部基極層。所述HBT結(jié)構(gòu)還包括在所述外部基極層與所述子集電極區(qū)域之間垂直延伸的隔離區(qū)域。所述HBT結(jié)構(gòu)還包括覆蓋所述內(nèi)部基極層的一部分的第一導(dǎo)電類型的發(fā)射極。所述HBT結(jié)構(gòu)還包括電連接到所述子集電極區(qū)域的集電極接觸。所述集電極接觸延伸穿過所述外部基極層的至少一部分。在本發(fā)明的另一方面，一種制造異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)的方法包括在半導(dǎo)體襯底中形成第一導(dǎo)電類型的子集電極區(qū)域。所述方法還包括在所述半導(dǎo)體襯底中形成第一導(dǎo)電類型的集電極區(qū)域。所述集電極區(qū)域覆蓋所述子集電極區(qū)域的一部分，并具有比所述子集電極區(qū)域低的雜質(zhì)濃度。所述方法還包括基本上在所述集電極區(qū)域周圍且基本上在所述子集電極區(qū)域的一部分周圍形成隔離區(qū)域。所述方法還包括在所述集電極區(qū)域的至少一部分上方形成第二導(dǎo)電類型的內(nèi)部基極層。所述方法還包括形成與所述內(nèi)部基極層相鄰的外部基極層。所述外部基極層電連接到所述內(nèi)部基極層。所述方法還包括在所述內(nèi)部基極層的一部分上方形成第一導(dǎo)電類型的發(fā)射極。所述方法還包括形成集電極接觸。所述集電極接觸電連接到所述子集電極區(qū)域。所述集電極接觸延伸穿過所述外部基極層的至少一部分。在本發(fā)明的另一方面，提供了一種在機(jī)器可讀介質(zhì)中具體化(embody)的用于設(shè)計(jì)、制造或測(cè)試集成電路的設(shè)計(jì)結(jié)構(gòu)。所述設(shè)計(jì)結(jié)構(gòu)包括本發(fā)明的結(jié)構(gòu)和/或方法。通過參考下列詳細(xì)說(shuō)明和附圖，將獲得對(duì)本發(fā)明的更完整的理解以及本發(fā)明的其他特征和優(yōu)點(diǎn)。應(yīng)該理解，上述一般性描述和下列詳細(xì)描述僅是示例性和說(shuō)明性的，不應(yīng)被認(rèn)為是對(duì)所描述和所要求保護(hù)的本發(fā)明的范圍的限制。此外，除了本文中闡述的特征之外，還可以提供其他特征和變化。例如，本發(fā)明的實(shí)施例可旨在詳細(xì)說(shuō)明中描述的特征的各種組合和子組合。


通過本發(fā)明的示例性實(shí)施例的非限制性實(shí)例，參考給出的多個(gè)附圖，在下面的詳細(xì)說(shuō)明中描述本發(fā)明。圖1-9示意性地示例了根據(jù)本公開的實(shí)施例的用于制造異質(zhì)結(jié)雙極晶體管的方法步驟；

圖10示例出圖9的異質(zhì)結(jié)雙極晶體管的俯視圖；圖11是示出集電極接觸位置與器件性能相對(duì)改變之間的關(guān)系的圖；以及圖12是用于半導(dǎo)體設(shè)計(jì)、制造和/或測(cè)試的設(shè)計(jì)過程的流程圖。
具體實(shí)施例方式本發(fā)明涉及異質(zhì)結(jié)雙極晶體管(HBT)的結(jié)構(gòu)和形成方法。更具體而言，本發(fā)明包括異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)，其具有在半導(dǎo)體襯底中形成的第一導(dǎo)電類型的子集電極區(qū)域。該HBT結(jié)構(gòu)還包括覆蓋子集電極區(qū)域的一部分的第一導(dǎo)電類型的集電極區(qū)域。該集電極區(qū)域具有比子集電極區(qū)域低的雜質(zhì)濃度。HBT結(jié)構(gòu)還包括覆蓋集電極區(qū)域的至少一部分的第二導(dǎo)電類型的內(nèi)部基極層。HBT結(jié)構(gòu)還包括與內(nèi)部基極層相鄰并電連接的外部基極層。HBT結(jié)構(gòu)還包括在外部基極層與子集電極區(qū)域之間垂直延伸的隔離區(qū)域。HBT結(jié)構(gòu)還包括覆蓋內(nèi)部基極層的一部分的第一導(dǎo)電類型的發(fā)射極。HBT結(jié)構(gòu)還包括電連接到子集電極區(qū)域的集電極接觸。該集電極接觸延伸穿過外部基極層的至少一部分。有利地，本發(fā)明的公開實(shí)施例的結(jié)構(gòu)是對(duì)現(xiàn)有技術(shù)的改進(jìn)，因?yàn)樗试S減小子集電極區(qū)域的長(zhǎng)度以提高截止頻率并降低HTB器件的寄生電容，從而改善該器件的性能。
圖1到9示意性地示例了根據(jù)本發(fā)明實(shí)施例的用于制造異質(zhì)結(jié)雙極晶體管的方法步驟。為了方便，當(dāng)對(duì)本發(fā)明的制造步驟的討論提到特定類型的襯底和/或特定類型的摻雜劑雜質(zhì)時(shí)，應(yīng)理解本發(fā)明可應(yīng)用于相反的類型而不偏離本發(fā)明的范圍。例如，在提到作為半導(dǎo)體襯底的P型娃襯底和作為擴(kuò)散或注入的摻雜劑雜質(zhì)的η型雜質(zhì)時(shí)，應(yīng)理解，η型襯底和P型擴(kuò)散或注入的摻雜劑雜質(zhì)同樣是合適的。此外，應(yīng)理解，當(dāng)討論提到η型雜質(zhì)時(shí)，處理步驟可應(yīng)用于P型雜質(zhì)，反之亦然。摒棄，當(dāng)提到“第一類型”的雜質(zhì)和“第二類型”的雜質(zhì)時(shí)，應(yīng)理解，“第一類型”是指η型或P型雜質(zhì)，且“第二類型”是指相反的導(dǎo)電類型。即，如果“第一類型”是P型，則“第二類型”是η型。如果“第一類型”是η型，則“第二類型”是P型。然而，一旦選擇了用于制造雙極晶體管的約定，就必須保持該約定。即，所有第一類型摻雜劑必須是N摻雜的且所有第二類型摻雜劑必須是P摻雜的，或者所有第一類型摻雜劑必須是P摻雜的且所有第二類型摻雜劑必須是N摻雜的。在下面的部分中，為了容易描述，在圖1到9中示例的半導(dǎo)體器件的結(jié)構(gòu)籠統(tǒng)地可被稱為ΗΒΤ100，即使某些圖僅示例了 ΗΒΤ100的一部分，或者換句話說(shuō)，在制品ΗΒΤ100。圖9中演示地示例了完整的ΗΒΤ100。根據(jù)實(shí)施例 ，制造過程和/或方法可以從如圖1所示的半導(dǎo)體晶片102開始。半導(dǎo)體晶片102可以是合適半導(dǎo)體材料的任意類型的晶片。優(yōu)選地，初始晶片是單晶硅晶片。半導(dǎo)體晶片102可以是本領(lǐng)域熟知的P型輕摻雜的半導(dǎo)體襯底。半導(dǎo)體襯底102可以具有約IO14原子/cm3到約IO17原子/cm3的摻雜劑濃度。本制造方法實(shí)施例可以包括形成掩埋的子集電極區(qū)域104，如圖1所示?？梢酝ㄟ^常規(guī)的沉積工藝在半導(dǎo)體襯底102的表面上形成至少一種掩膜材料(未不出)。在半導(dǎo)體襯底102的表面上形成至少一種掩膜材料之后，可以通過光刻和可選的蝕刻來(lái)對(duì)該至少一種材料進(jìn)行構(gòu)圖。構(gòu)圖后的掩膜保護(hù)半導(dǎo)體襯底102的某些部分，而使半導(dǎo)體襯底102的至少一個(gè)其他部分暴露。摻雜劑離子被引入到半導(dǎo)體襯底102的暴露部分，由此在半導(dǎo)體襯底102的所選區(qū)域中形成掩埋的子集電極區(qū)域104。在實(shí)施例中，可以用相對(duì)高劑量下的減小的注入能量來(lái)形成掩埋的子集電極區(qū)域104，如本領(lǐng)域所熟知的。掩埋的子集電極區(qū)域104可以具有約IO18原子/cm3到約IO21原子/cm3的摻雜劑(η型)濃度。仍參考圖1，可在包括掩埋的子集電極區(qū)域104的半導(dǎo)體襯底102的頂上沉積或生長(zhǎng)外延層106，以形成ΗΒΤ100的有源區(qū)域?？梢酝ㄟ^本領(lǐng)域已知的手段來(lái)沉積或生長(zhǎng)外延層106。例如,夕卜延層可以在1000°C下生長(zhǎng)?？梢杂忙切蛽诫s劑原位摻雜外延層106。原位摻雜是指在外延層106正被沉積或生長(zhǎng)的同時(shí)將摻雜劑引入到外延層106的摻雜技術(shù)。原位摻雜是引人注目的，因?yàn)槿绻谕庋訉?06的沉積或生長(zhǎng)期間或伴隨外延層106的沉積或生長(zhǎng)而并入摻雜劑，則摻雜劑分布在整個(gè)層中是均勻的。外延層106可以是例如約0.1到約2微米厚，其中摻雜濃度的范圍為約IO14原子/cm3到約IO17原子/cm3。根據(jù)本發(fā)明的示例性實(shí)施例，可以在外延層106的預(yù)定區(qū)域中形成集電極區(qū)域110。集電極區(qū)域110和掩埋的子集電極區(qū)域104可以基本上被隔離區(qū)域108圍繞，如圖1所示。集電極區(qū)域110可被形成為使得其覆蓋子集電極區(qū)域104的一部分116。可以通過將η型離子注入到覆蓋子集電極區(qū)域104的部分116的外延層106的一部分中來(lái)形成集電極區(qū)域110?？梢杂帽绢I(lǐng)域技術(shù)人員熟知的常規(guī)離子注入條件來(lái)形成集電極區(qū)域110。可以使用的代表性注入可以具有約IO17原子/cm3到約IO19原子/cm3的范圍內(nèi)的離子摻雜濃度?？梢杂孟铝腥我馐熘募夹g(shù)來(lái)形成或產(chǎn)生隔離區(qū)域108，以形成淺溝槽絕緣(STI)區(qū)域。例如，一種技術(shù)可包括首先沉積鈍化層(未示出)，例如光阻層(photo-resistant layer),并從光阻層形成光掩膜以覆蓋至少集電極區(qū)域110和外延區(qū)域106的某些部分，通過例如反應(yīng)離子蝕刻(RIE)工藝來(lái)產(chǎn)生用于隔離區(qū)域108的開口，并且將介電材料(例如氧化物)沉積到開口中以形成或產(chǎn)生隔離區(qū)域108。介電材料沉積之后可以是例如化學(xué)機(jī)械拋光(CMP)工藝，以平面化隔離區(qū)域108的頂表面并去除鈍化層來(lái)形成如圖1所示的結(jié)構(gòu)。應(yīng)注意，隔離區(qū)域108可被形成為使得至少一個(gè)隔離區(qū)域108的至少一部分112延伸到位于子集電極區(qū)域104的一部分114上方的半導(dǎo)體襯底102中，如圖1所示。上述方法步驟形成了具有減小長(zhǎng)度的掩埋的子集電極，長(zhǎng)度的范圍為約0.05微米到約0.5微米。在常規(guī)現(xiàn)有技術(shù)的HBT中，掩埋的子集電極區(qū)域104典型地側(cè)向延伸約0.2到約2微米。圖2示例了可在集電極區(qū)域110的頂表面上形成內(nèi)部基極層204。內(nèi)部基極層204可以是諸如硅(Si)的半導(dǎo)體材料或諸如SiGe的半導(dǎo)體化合物合金的單晶低溫外延(LTE)層?？梢允褂美缁瘜W(xué)氣相沉積(CVD)工藝在集電極區(qū)域110的表面上外延生長(zhǎng)內(nèi)部基極層204。內(nèi)部基極層204可以具有約30nm到約300nm的厚度，其中Ge的濃度從約5%到約40%變化?？梢杂肞型摻雜劑對(duì)內(nèi)部基極層204進(jìn)行內(nèi)部摻雜，P型摻雜劑為例如但不限于硼(B)。內(nèi)部基極層204可被產(chǎn)生為使其覆蓋集電極區(qū)域110的頂表面的至少一部分。集電極區(qū)域110 (包括內(nèi)部基極層204)可以形成HBT100的有源區(qū)域的一部分，且由此在下文中被稱為有源區(qū)域。在內(nèi)部基極層204的生長(zhǎng)期間，可在隔離區(qū)域108的頂表面之上生長(zhǎng)多晶硅層202。該多晶硅層202—般被稱為外部基極層。外部基極層202可以具有約15nm到約150nm的厚度。外部基極層202可以被高度摻雜，摻雜劑濃度為約5X IO18原子/cm3到約IX IO21原子/cm3。在本發(fā)明的該步驟中使用的P+多晶硅材料可包含鍺(Ge)。如圖3所示，根據(jù)HBT制造方法的本實(shí)施例，接下來(lái)可以在內(nèi)部基極層204的表面上形成第一絕緣體層302。第一絕緣體層302可包括例如高溫氧化物(HTO)或任何其他合適的介電材料。在圖3中，第一絕緣體層302用作內(nèi)部基極層204的保護(hù)層。

參考圖4，可以在先前產(chǎn)生的外部基極區(qū)域202、內(nèi)部基極層204的暴露區(qū)域以及第一絕緣體層302之上形成附加的原位P+摻雜的多晶硅材料，以形成隆起的外部基極層404。可以通過常規(guī)的原位摻雜沉積或生長(zhǎng)工藝來(lái)沉積或生長(zhǎng)隆起的外部基極層404。應(yīng)該注意，外部基極區(qū)域202可以形成隆起的外部基極層404的部分，且由此在下文中可被稱為隆起的外部基極層404。在示例性實(shí)施例的該步驟中使用的P+多晶硅材料還可以包含鍺(Ge)。根據(jù)本發(fā)明的各種實(shí)施例，隆起的外部基極層404可以具有約50nm到約200nm的厚度。隆起的外部基極層404然后可被構(gòu)圖以形成圖4中示出的結(jié)構(gòu)。圖4還示例了，在產(chǎn)生隆起的外部基極層404之后，HBT制造方法的本實(shí)施例可以包括在覆蓋第一絕緣體層302和內(nèi)部基極層204的隆起的外部基極層404的至少一部分之上形成第二絕緣體層402。第二絕緣體層可包括一個(gè)或多個(gè)介電膜，例如但不限于二氧化硅(Si02)和氮化硅(SiN)。第一絕緣體層302和第二絕緣體層402使隆起的外部基極404與隨后形成的發(fā)射極絕緣。如圖5所示，下一步驟可包括通過選擇性地去除隆起的外部基極層404和第二絕緣體層402的部分來(lái)暴露第一絕緣體層302而形成發(fā)射極開口 502。可以以常規(guī)方式通過例如沉積發(fā)射極窗口掩膜、構(gòu)圖和蝕刻來(lái)形成發(fā)射極開口 502。蝕刻可以是任何常規(guī)蝕刻，例如RIE。圖5還示出了可被包括在HBT制造方法的本實(shí)施例中的另一步驟，即，沿著發(fā)射極開口 502的側(cè)壁形成間隔物(spaCer)504。間隔物504可包括任何現(xiàn)在已知或以后開發(fā)的間隔物材料，例如氮化硅(SiN)。接下來(lái)，還如圖5所示，僅在發(fā)射極開口 502內(nèi)部選擇性地去除第一絕緣體層302。去除步驟可包括在發(fā)射極開口 502內(nèi)部進(jìn)行對(duì)HTO的濕法蝕刻(wet etch)。如圖6所示，下一步驟可包括以任何現(xiàn)在已知或以后開發(fā)的方式在發(fā)射極開口中形成發(fā)射極602。根據(jù)示例性實(shí)施例，與隆起的外部基極層404類似，發(fā)射極602可以由導(dǎo)電材料制成，所述導(dǎo)電材料包括例如多晶硅。多晶硅(Si)可被沉積在發(fā)射極開口 502中的內(nèi)部基極層204的頂表面上并與內(nèi)部基極層204接觸(如圖5所示)?？梢酝ㄟ^常規(guī)的沉積工藝，例如具有原位摻雜(η型)的CVD，來(lái)形成發(fā)射極602。發(fā)射極602可被形成為具有約0.05微米與約0.2微米之間的厚度。在圖6示出的實(shí)施例中，發(fā)射極602和隆起的外部基極404可被側(cè)壁間隔物504以及第一絕緣體層302和第二絕緣體層402所分隔。根據(jù)本實(shí)施例，發(fā)射極602的上部覆蓋間隔物504和第二絕緣體層402的頂表面。應(yīng)該注意，在某些實(shí)施例(未示出)中，HBT制造方法可包括，在產(chǎn)生隆起的外部基極層404之后，將金屬(例如鎳)層沉積為覆蓋隆起的外部基極層404的頂表面。金屬層可被用于形成硅化的隆起的外部基極層，用于增加隆起的外部基極層404的導(dǎo)電性。本領(lǐng)域技術(shù)人員將理解，硅化工藝包括退火工藝。圖7示例了接下來(lái)可以形成保護(hù)層702來(lái)覆蓋發(fā)射極602、隆起的外部基極層404、隔離區(qū)域108的暴露部分以及外延層106的暴露部分。保護(hù)層702可以是氮化硅(SiN)層，可被施加以在后續(xù)的接觸開口形成期間保護(hù)發(fā)射極602和隆起的外部基極層404的多晶硅不被腐蝕。然而，本發(fā)明不限于該方面，且可以使用其他保護(hù)材料。在某些實(shí)施例中，可以根本不使用保護(hù)層702。

仍參考圖7，可用CVD工藝將層級(jí)間介電(ILD)層704沉積在保護(hù)層702之上，該層級(jí)間介電層704優(yōu)選地包含硼磷硅酸鹽玻璃(BPSG)。在各個(gè)實(shí)施例中，層級(jí)間介電層704被沉積為使HBT器件100與后續(xù)沉積的覆蓋金屬層電絕緣。圖8示例了本制造方法實(shí)施例可包括將電接觸(垂直接觸過孔)形成到發(fā)射極602、(圖10中所示的)隆起的外部基極層404以及掩埋的子集電極區(qū)域104。該形成可包括在ILD層704內(nèi)部形成開口 804和802，所述開口 804和802分別延伸到發(fā)射極602的頂部以及掩埋的子集電極區(qū)域104。可以通過任何常規(guī)的蝕刻工藝，例如使用多個(gè)掩膜的常規(guī)光刻工藝，來(lái)產(chǎn)生開口 802、804。蝕刻集電極接觸過孔802可包括向下穿過ILD層704、保護(hù)層702、隆起的外部基極層404并穿過隔離區(qū)域108的一部分蝕刻到掩埋的子集電極層104。蝕刻發(fā)射極接觸過孔804可包括向下穿過ILD層704和保護(hù)層702蝕刻到發(fā)射極602。應(yīng)該注意，開口 802和804的形成可包括采用兩種不同掩膜的兩個(gè)單獨(dú)的處理步驟。如圖8所示例的，還可以存在絕緣材料層806，其覆蓋集電極接觸開口(過孔)802的側(cè)壁。絕緣體層806可被沉積在過孔802的側(cè)壁上，以阻止后續(xù)沉積的導(dǎo)電材料的擴(kuò)散。在該示例性實(shí)施例中，可以在形成發(fā)射極接觸過孔804之前沉積絕緣材料806。在各種實(shí)施例中，絕緣材料層806可包括氧化物(氧化硅)、氮化物(氮化硅)或任何其他合適的絕緣材料?？梢詮募姌O接觸開口 802的底部808去除絕緣材料806。
如圖9所示，然后可以用導(dǎo)電材料902填充集電極接觸開口和發(fā)射極接觸開口，以形成集電極接觸904和發(fā)射極接觸906。導(dǎo)電材料可包括諸如金屬(例如但不限于鎢、鋁、銅)、金屬合金、硅化物、導(dǎo)電金屬氮化物、導(dǎo)電金屬氧化物、硅等的材料。在該處理階段，根據(jù)本發(fā)明的實(shí)施例，異質(zhì)結(jié)雙極晶體管100結(jié)構(gòu)已被形成。如圖9所示，內(nèi)部基極204和集電極110可以是有源區(qū)域的部分，其可被子集電極區(qū)域104的掩埋層接觸。單晶半導(dǎo)體襯底102 (例如P型Si襯底)中的第一導(dǎo)電類型(例如N+摻雜)的子集電極區(qū)域104可基本上被隔離區(qū)域108圍繞。第二導(dǎo)電類型的外延半導(dǎo)體材料的內(nèi)部基極層204可位于集電極區(qū)域110的頂上。與內(nèi)部基極層204相鄰且電連接的隆起的外部基極層404可包括在隔離區(qū)域108之上形成的多晶硅。第一導(dǎo)電類型的發(fā)射極602可包括摻雜的多晶硅。隆起的外部基極層404基本上包圍內(nèi)部基極層204以及發(fā)射極602的大部分，盡管其至少通過絕緣間隔物504而與發(fā)射極602分隔。圖9還示例了可以通過一個(gè)或多個(gè)接觸904、906而實(shí)現(xiàn)到HBT100的電連接。例如，發(fā)射極接觸906可與發(fā)射極602的頂部(或表面)接觸。可以通過集電極接觸904和掩埋的子集電極104來(lái)實(shí)現(xiàn)到集電極110的電連接。發(fā)射極接觸906、(圖10中示出的)基極接觸1002以及集電極接觸904包括形成到過孔中的導(dǎo)電材料902，例如但不限于鎢(W)。集電極接觸904可以具有沉積在其側(cè)壁上的絕緣層806。如圖9所示，集電極接觸904延伸穿過隔離區(qū)域108和隆起的外部基極層404的至少一部分。該示例性實(shí)施例中的掩埋的子集電極區(qū)域104提供了從集電極110下面到集電極接觸904的水平導(dǎo)電路徑，其提供了到HBT100的頂表面的垂直導(dǎo)電路徑。本領(lǐng)域技術(shù)人員將理解，通過實(shí)現(xiàn)在掩埋的子集電極區(qū)域104中的更快的電子傳輸，可提高在本領(lǐng)域中也被稱為單位增益截止頻率的fT。根據(jù)圖9中示出的示例性實(shí)施例，可以通過將集電極接觸904放置到垂直中線908附近來(lái)實(shí)現(xiàn)更快的電子傳輸。垂直中線908基本上通過HBT器件100的中心。在各種示例性實(shí)施例中，集電極接觸904與中線908之間的距離的范圍可以為約0.03微米到約0.8微米。因此，子集電極104的基本水平的部分的長(zhǎng)度910的范圍可以為約0.1到約0.5微米。本領(lǐng)域技術(shù)人員將理解，如下面結(jié)合圖11所討論的，通過子集電極區(qū)域104的長(zhǎng)度的減小，可以有利地降低寄生集電極基極電容Cd3。

圖10示出了圖9的異質(zhì)結(jié)雙極晶體管的俯視圖。應(yīng)該注意，盡管圖10中示出的實(shí)施例的演示性示例示出了具有矩形形狀的隆起的外部基極層404和發(fā)射極602，但本發(fā)明不限于此。普通技術(shù)人員將理解，發(fā)射極602和隆起的外部基極404可具有環(huán)形形狀，例如圓形或橢圓形。此外，雖然某些元件(例如到基極的接觸1002)被示例為兩個(gè)或多個(gè)單獨(dú)的構(gòu)件，它們事實(shí)上可表示HBT器件100的單個(gè)構(gòu)件。對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)很明顯，為了便于示例，覆蓋發(fā)射極602和隆起的外部基極404的ILD層704和保護(hù)層702未在圖10中示出。此外，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)很明顯，掩埋的子集電極區(qū)域104是在HBT結(jié)構(gòu)100的集電極接觸904下方并在隆起的外部基極層404下方形成的。如前所述，隆起的外部基極層404可具有娃化的頂表面。圖11是示出集電極接觸904的中線(未示出)與HBT器件中線908之間的距離的改變對(duì)各種器件性能特性的影響。HBT100可以切換的速度被稱為截止頻率(fT)。如前所述，電路的切換速度典型地受HBT器件的fT的直接控制。同樣注意到，為了提高HBT的性能，希望使截止頻率和最大工作頻率(fmax)二者都提高。根據(jù)下式，fmax是fT、晶體管元件之間的寄生電阻和寄生電容的函數(shù):fmax=(fT/8 Ji *Ceb*Rb)1/2，其中，Rb表示基極電阻，且Ceb表示集電極基極電容。圖11示例了:改變集電極接觸904到器件中線908的距離對(duì)HBT100的截止頻率fT和集電極基極電容Cd3 二者都有顯著影響。這里所使用的“集電極接觸到器件中線的距離”是指集電極接觸904的中線(未示出)與HBT器件中線908之間的距離。例如，如圖11所示，將集電極接觸904到器件中線908的距離從0.28微米減小到0.13微米呈現(xiàn)出在Ccb降低了約1%的同時(shí)fT提高了約4%。類似地，將集電極接觸904到器件中線908的距離從
0.28微米改變?yōu)?.03微米呈現(xiàn)出在Ceb降低了約1.5%的同時(shí)fT提高了約5%。應(yīng)注意，常規(guī)現(xiàn)有技術(shù)HBT中集電極接觸與器件中線之間的典型距離為約0.30微米。由此，如上所述，減小集電極接觸904與HBT中線908之間的距離允許人們減小掩埋的子集電極區(qū)域104的水平長(zhǎng)度。根據(jù)本方面的示例性實(shí)施例的對(duì)結(jié)構(gòu)的該有利改變使人們能夠顯著減小C。,，而同時(shí)該距離的減小顯著提高了 HBT器件100的fT。圖12示出了例如用于半導(dǎo)體IC邏輯設(shè)計(jì)、模擬、測(cè)試、布局和制造的示例性設(shè)計(jì)流程1200的框圖。設(shè)計(jì)流程1200包括用于處理設(shè)計(jì)結(jié)構(gòu)或器件的工藝、機(jī)器和/或機(jī)械結(jié)構(gòu)以產(chǎn)生上面所述并在圖1-11中所示的設(shè)計(jì)結(jié)構(gòu)和/或器件的邏輯或功能上等價(jià)的表示。由設(shè)計(jì)流程1200處理和/或產(chǎn)生的設(shè)計(jì)結(jié)構(gòu)可以被編碼在機(jī)器可讀的傳輸或存儲(chǔ)介質(zhì)上以包括這樣的數(shù)據(jù)和/或指令:當(dāng)該數(shù)據(jù)和/或指令在數(shù)據(jù)處理系統(tǒng)上被執(zhí)行或處理時(shí)，產(chǎn)生硬件部件、電路、器件或系統(tǒng)的在邏輯上、結(jié)構(gòu)上、機(jī)械上或功能上等價(jià)的表示。機(jī)器包括但不限于在IC設(shè)計(jì)過程(例如設(shè)計(jì)、制造或模擬電路、部件、器件或系統(tǒng))中使用的任何機(jī)器。例如，機(jī)器可以包括:光刻機(jī)、用于生成掩模的機(jī)器和/或設(shè)備(例如電子束直寫儀(e-beam writer))、用于模擬設(shè)計(jì)結(jié)構(gòu)的計(jì)算機(jī)或設(shè)備、在制造或測(cè)試過程中使用的任何裝置、或用于將設(shè)計(jì)結(jié)構(gòu)的功能上等價(jià)的表示編程到任何介質(zhì)中的任何機(jī)器(例如，用于編程可編程門陣列的機(jī)器)。設(shè)計(jì)流程120 0可以根據(jù)所設(shè)計(jì)的表示的類型而變化。例如，用于構(gòu)建專用IC(ASIC)的設(shè)計(jì)流程1200可不同于用于設(shè)計(jì)標(biāo)準(zhǔn)部件的設(shè)計(jì)流程1200或用于將設(shè)計(jì)例示(instantiate)到可編程陣列(例如，由Altera :1nc.或XlllIIX Inc.提供的可編程門陣列(PGA)或現(xiàn)場(chǎng)可編程門陣列(FPGA))中的設(shè)計(jì)流程1200。圖12示例了包括優(yōu)選由設(shè)計(jì)過程1210處理的輸入設(shè)計(jì)結(jié)構(gòu)1220的多個(gè)這樣的設(shè)計(jì)結(jié)構(gòu)。設(shè)計(jì)結(jié)構(gòu)1220可以為由設(shè)計(jì)過程1210產(chǎn)生和處理的邏輯模擬設(shè)計(jì)結(jié)構(gòu)以產(chǎn)生硬件器件的邏輯上等價(jià)的功能表示。設(shè)計(jì)結(jié)構(gòu)1220可以附加地或替代地包含數(shù)據(jù)和/或程序指令，當(dāng)由設(shè)計(jì)過程1210進(jìn)行處理時(shí)，該數(shù)據(jù)和/或程序指令產(chǎn)生硬件器件的物理結(jié)構(gòu)的功能表示。不管表示功能和/或結(jié)構(gòu)設(shè)計(jì)特征，可以使用諸如由核心開發(fā)者/設(shè)計(jì)者實(shí)施的電子計(jì)算機(jī)輔助設(shè)計(jì)(ECAD)來(lái)產(chǎn)生設(shè)計(jì)結(jié)構(gòu)1220。當(dāng)設(shè)計(jì)結(jié)構(gòu)1220被編碼在機(jī)器可讀的數(shù)據(jù)傳輸、門陣列、或存儲(chǔ)介質(zhì)上時(shí)，可以在設(shè)計(jì)過程1210內(nèi)通過一個(gè)或多個(gè)硬件和/或軟件模塊來(lái)訪問和處理設(shè)計(jì)結(jié)構(gòu)1220，從而模擬或在功能上表示諸如在圖1-11中示出的那些的電子部件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因此，設(shè)計(jì)結(jié)構(gòu)1220可包含文件或其他數(shù)據(jù)結(jié)構(gòu)，其包括人和/或機(jī)器可讀的源代碼、編譯結(jié)構(gòu)、和計(jì)算機(jī)可執(zhí)行的代碼結(jié)構(gòu)，當(dāng)其被設(shè)計(jì)或模擬數(shù)據(jù)處理系統(tǒng)處理時(shí)，可以在功能上模擬或表示硬件邏輯設(shè)計(jì)的電路或其他層級(jí)。這樣的數(shù)據(jù)結(jié)構(gòu)可包括硬件描述語(yǔ)言(HDL)設(shè)計(jì)實(shí)體或與諸如Verilog和VHDL的較低級(jí)HDL設(shè)計(jì)語(yǔ)言和/或諸如C或C++的較高級(jí)設(shè)計(jì)語(yǔ)言一致和/或匹配的其他數(shù)據(jù)結(jié)構(gòu)。設(shè)計(jì)過程1210優(yōu)選采用和并入硬件和/或軟件模塊，以合成、翻譯或處理在圖1-11中示出的部件、電路、器件或邏輯結(jié)構(gòu)的設(shè)計(jì)/模擬功能等價(jià)物，從而產(chǎn)生可包含諸如設(shè)計(jì)結(jié)構(gòu)1220的設(shè)計(jì)結(jié)構(gòu)的網(wǎng)表(netlist) 1280。網(wǎng)表1280可包含例如表示布線、分立部件、邏輯門、控制電路、I/O器件、模型等等的列表的經(jīng)編譯或處理的數(shù)據(jù)結(jié)構(gòu)，其描述了與集成電路設(shè)計(jì)中的其他部件和電路的連接?？梢允褂玫^程來(lái)合成網(wǎng)表1280，在該迭代過程中，根據(jù)器件的設(shè)計(jì)規(guī)范和參數(shù)而重復(fù)合成網(wǎng)表1280 —次或多次。與本文中描述的其他設(shè)計(jì)結(jié)構(gòu)類型相同，網(wǎng)表1280可被記錄在機(jī)器可讀的數(shù)據(jù)存儲(chǔ)介質(zhì)上或被編程到可編程門陣列中。介質(zhì)可以為非易失性存儲(chǔ)介質(zhì)，例如，磁盤或光盤驅(qū)動(dòng)器、可編程門陣列、壓縮閃存或其他閃速存儲(chǔ)器。附加地或替代地，介質(zhì)可以為系統(tǒng)或高速緩沖存儲(chǔ)器、緩沖空間、或者電氣或光導(dǎo)器件和材料，在該介質(zhì)上，可以通過互聯(lián)網(wǎng)或其他適宜的聯(lián)網(wǎng)裝置來(lái)傳輸并中間存儲(chǔ)數(shù)據(jù)包。 設(shè)計(jì)過程1210可包括用于處理包括網(wǎng)表1280的各種輸入數(shù)據(jù)結(jié)構(gòu)類型的硬件和軟件模塊。例如，這樣的數(shù)據(jù)結(jié)構(gòu)類型可以駐存(reside)于庫(kù)(library)部件1230內(nèi)并包括公共使用的部件、電路和器件的組，其包括用于給定制造技術(shù)(例如，不同的技術(shù)節(jié)點(diǎn)，32nm、45nm、90nm等)的模型、版圖(layout)和符號(hào)表示。數(shù)據(jù)結(jié)構(gòu)類型可以進(jìn)一步包括設(shè)計(jì)規(guī)范1240、表征數(shù)據(jù)1250、驗(yàn)證用數(shù)據(jù)1260、設(shè)計(jì)規(guī)則1270以及測(cè)試數(shù)據(jù)文件1285，該測(cè)試數(shù)據(jù)文件1285可包括輸入測(cè)試圖形、輸出測(cè)試結(jié)果以及其他測(cè)試信息。例如，設(shè)計(jì)過程1210可以進(jìn)一步包括標(biāo)準(zhǔn)機(jī)械設(shè)計(jì)過程，例如應(yīng)力分析、熱分析、機(jī)械事件模擬、用于諸如鑄造、模制和模壓成形(die press forming)的操作的工藝模擬等。在不背離本發(fā)明的范圍和精神的情況下，機(jī)械設(shè)計(jì)領(lǐng)域的普通技術(shù)人員可以理解在設(shè)計(jì)過程1210中使用的可能的機(jī)械設(shè)計(jì)工具和應(yīng)用的范圍。設(shè)計(jì)過程1210還可包括用于進(jìn)行標(biāo)準(zhǔn)電路設(shè)計(jì)處理(例如，時(shí)序分析、驗(yàn)證、設(shè)計(jì)規(guī)則檢查、位置和布線操作等等)的模塊。設(shè)計(jì)過程1210采用和并入邏輯和物理設(shè)計(jì)工具(例如HDL編譯器和模擬模型構(gòu)建工具)，以處理設(shè)計(jì)結(jié)構(gòu)1220與某些或所有的所描述的支撐數(shù)據(jù)結(jié)構(gòu)以及任何附加的機(jī)械設(shè)計(jì)或數(shù)據(jù)(如果適用)，從而產(chǎn)生第二設(shè)計(jì)結(jié)構(gòu)1290。設(shè)計(jì)結(jié)構(gòu)1290駐存于存儲(chǔ)介質(zhì)或可編程門陣列上，并具有用于交換機(jī)械器件和結(jié)構(gòu)的數(shù)據(jù)的數(shù)據(jù)格式(例如，存儲(chǔ)在IGES、DXF、Parasolid XT、JT、DRG中的信息，或用于存儲(chǔ)或提取(render)這樣的機(jī)械設(shè)計(jì)結(jié)構(gòu)的任何其他合適的格式)。與設(shè)計(jì)結(jié)構(gòu)1220相似地，設(shè)計(jì)結(jié)構(gòu)1290優(yōu)選包括一個(gè)或多個(gè)文件、數(shù)據(jù)結(jié)構(gòu)、或其他計(jì)算機(jī)編碼的數(shù)據(jù)或指令，其駐存于傳輸或數(shù)據(jù)存儲(chǔ)介質(zhì)上，并且當(dāng)被ECAD系統(tǒng)處理時(shí)，可以產(chǎn)生圖1-11中所示的本發(fā)明的一個(gè)或多個(gè)實(shí)施例的邏輯上或功能上等價(jià)的形式。在一個(gè)實(shí)施例中，設(shè)計(jì)結(jié)構(gòu)1290可包含經(jīng)編譯的、可執(zhí)行的HDL模擬模型，該模型在功能上模擬圖1-11中所示的器件。設(shè)計(jì)結(jié)構(gòu)1290還可采用用于交換集成電路的版圖數(shù)據(jù)的數(shù)據(jù)格式和/或符號(hào)數(shù)據(jù)格式(例如，存儲(chǔ)在⑶SII (⑶S2)、GL1、0ASIS、映像文件(map file)中的信息、或用于存儲(chǔ)這樣的設(shè)計(jì)數(shù)據(jù)結(jié)構(gòu)的任何其他適宜的格式)。設(shè)計(jì)結(jié)構(gòu)1290可包含信息，例如，符號(hào)數(shù)據(jù)、映像文件、測(cè)試數(shù)據(jù)文件、設(shè)計(jì)內(nèi)容文件、制造數(shù)據(jù)、版圖參數(shù)、布線、金屬層、過孔、形狀、用于通過制造線布線的數(shù)據(jù)、以及制造者或其他設(shè)計(jì)者/開發(fā)者所需要的任何其他數(shù)據(jù)，以產(chǎn)生上面所描述的并在圖1-11中示出的器件或結(jié)構(gòu)。然后設(shè)計(jì)結(jié)構(gòu)1290可進(jìn)入階段1295，在該階段1295，例如，設(shè)計(jì)結(jié)構(gòu)1290進(jìn)而流片(tape-out)，交付制造，交付掩模工廠，發(fā)送到另一設(shè)計(jì)工廠，發(fā)送回客戶等。本文中使用的術(shù)語(yǔ)是僅僅用于描述具體實(shí)施例的目的，而不旨在限制本發(fā)明。本文中使用的單數(shù)形式的“一”、“一個(gè)”和“該”旨在也包括復(fù)數(shù)形式，除非上下文中明確地另外指出。還應(yīng)理解，在用于該說(shuō)明書中時(shí)，術(shù)語(yǔ)“包括”和/或“包含”規(guī)定所述特征、整體、步驟、操作、元件和/或部件的存在，但不排除一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、部件和/或其組合的存在或附加。對(duì)本發(fā)明的各種實(shí)施例的說(shuō)明是為了示例的目的而給出的，而不旨在窮舉或限制到所公開的實(shí)施例。只要不脫離所描述的實(shí)施例的范圍和精神，多種修改和變體對(duì)于本領(lǐng)域的普通技術(shù)人員而言是顯而易見的。為了最好地解釋實(shí)施例的原理、實(shí)際應(yīng)用或相對(duì)于市場(chǎng)上可見的技術(shù)的技術(shù)改進(jìn)，或者為了使本領(lǐng)域的其他普通技術(shù)人員能夠理解本文中公開的實(shí)施例，選擇了本文中所用 的術(shù)語(yǔ)。
權(quán)利要求
1.一種異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)，包括: 半導(dǎo)體襯底，其中具有第一導(dǎo)電類型的子集電極區(qū)域； 第一導(dǎo)電類型的集電極區(qū)域，其覆蓋所述子集電極區(qū)域的第一部分，所述集電極區(qū)域具有比所述子集電極區(qū)域低的雜質(zhì)濃度； 第二導(dǎo)電類型的內(nèi)部基極層，其覆蓋所述集電極區(qū)域的至少一部分； 外部基極層，其與所述內(nèi)部基極層相鄰并電連接； 隔離區(qū)域，其在所述外部基極層與所述子集電極區(qū)域的第二部分之間垂直延伸； 第一導(dǎo)電類型的發(fā)射極，其覆蓋所述內(nèi)部基極層的一部分；以及集電極接觸，其電連接到所述子集電極區(qū)域，所述集電極接觸延伸穿過所述外部基極層的至少一部分。
2.如權(quán)利要求1所述的異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)，其中，所述集電極接觸延伸穿過所述隔離區(qū)域的一部分。
3.如權(quán)利要求1所述的異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)，其中，所述外部基極層包括隆起的外部基極層。
4.如權(quán)利要求1所述的異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)，其中，所述異質(zhì)結(jié)雙極晶體管包括npn晶體管。
5.如權(quán)利要求1所述的異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)，其中，所述子集電極區(qū)域的基本水平部分的長(zhǎng)度的范圍為從約0.05到約0.5微米。
6.如權(quán)利要求1所述的異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)，其中，所述集電極接觸與所述異質(zhì)結(jié)雙極晶體管的中線之間的距離的范圍為從約0.1微米到約0.8微米。
7.如權(quán)利要求1所述的異質(zhì)結(jié)雙極晶體管，其中，通過至少一個(gè)絕緣體間隔物使所述發(fā)射極與所述外部基極層分隔。
8.如權(quán)利要求1所述的異質(zhì)結(jié)雙極晶體管，其中，所述集電極接觸包括用導(dǎo)電材料填充的過孔，且所述過孔具有被絕緣材料層覆蓋的過孔側(cè)壁。
9.如權(quán)利要求1所述的異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)，其中，至少一個(gè)隔離區(qū)域的至少一部分是在所述子集電極區(qū)域的所述第二部分上方的所述半導(dǎo)體襯底中形成的。
10.一種形成異質(zhì)結(jié)雙極晶體管結(jié)構(gòu)的方法，包括: 在半導(dǎo)體襯底中形成第一導(dǎo)電類型的子集電極區(qū)域； 在所述半導(dǎo)體襯底中形成第一導(dǎo)電類型的集電極區(qū)域，其中所述集電極區(qū)域覆蓋所述子集電極區(qū)域的第一部分，且其中所述集電極區(qū)域具有比所述子集電極區(qū)域低的雜質(zhì)濃度； 基本上在所述集電極區(qū)域周圍且基本上在所述子集電極區(qū)域的所述第一部分周圍形成隔離區(qū)域； 在所述集電極區(qū)域的至少一部分上方形成第二導(dǎo)電類型的內(nèi)部基極層； 形成與所述內(nèi)部基極層相鄰的外部基極層，其中所述外部基極層電連接到所述內(nèi)部基極層； 在所述內(nèi)部基極層的一部分上方形成第一導(dǎo)電類型的發(fā)射極；以及形成集電極接觸，其中所述集電極接觸電連接到所述子集電極區(qū)域，且其中所述集電極接觸延伸穿過所述外部基極層的至少一部分。
11.如權(quán)利要求10所述的方法，其中，形成所述集電極接觸包括使所述集電極接觸延伸穿過所述隔離區(qū)域的一部分。
12.如權(quán)利要求10所述的方法，其中，形成所述外部基極層包括形成隆起的外部基極層。
13.如權(quán)利要求10所述的方法，其中，所述異質(zhì)結(jié)雙極晶體管包括npn晶體管。
14.如權(quán)利要求10所述的方法，其中，所述子集電極區(qū)域的基本水平部分的長(zhǎng)度的范圍為從約0.05到約0.5微米。
15.如權(quán)利要求10所述的方法，其中，形成所述集電極接觸包括將所述集電極形成為使得所述集電極接觸與所述異質(zhì)結(jié)雙極晶體管的中線之間的距離的范圍為從約0.1微米到約0.8微米。
16.如權(quán)利要求10所述的方法，還包括在所述發(fā)射極與所述隆起的外部基極層之間形成至少一個(gè)絕緣體間隔物。
17.如權(quán)利要求10所述的方法，其中，形成所述集電極接觸包括: 形成具有側(cè)壁的過孔； 在所述過孔的所述側(cè)壁上形成絕緣材料層；以及 用導(dǎo)電材料填充所述過孔。
18.如權(quán)利要求10所述的方法，其中`，形成所述隔離區(qū)域包括將所述隔離區(qū)域形成為使得所述隔離區(qū)域的至少一部分延伸到所述子集電極區(qū)域的第二部分上方的所述半導(dǎo)體襯底中。
19.一種在機(jī)器可讀介質(zhì)中有形地具體化的用于設(shè)計(jì)、制造或測(cè)試集成電路的設(shè)計(jì)結(jié)構(gòu)，所述設(shè)計(jì)結(jié)構(gòu)包括: 半導(dǎo)體襯底，其中具有第一導(dǎo)電類型的子集電極區(qū)域； 第一導(dǎo)電類型的集電極區(qū)域，其覆蓋所述子集電極區(qū)域的第一部分，所述集電極區(qū)域具有比所述子集電極區(qū)域低的雜質(zhì)濃度； 第二導(dǎo)電類型的內(nèi)部基極層，其覆蓋所述集電極區(qū)域的至少一部分； 外部基極層，其與所述內(nèi)部基極層相鄰并電連接； 隔離區(qū)域，其在所述外部基極層與所述子集電極區(qū)域的第二部分之間垂直延伸； 第一導(dǎo)電類型的發(fā)射極，其覆蓋所述內(nèi)部基極層的一部分；以及 集電極接觸，其電連接到所述子集電極區(qū)域，所述集電極接觸延伸穿過所述外部基極層的至少一部分。
20.如權(quán)利要求19所述的設(shè)計(jì)結(jié)構(gòu)，其中，所述設(shè)計(jì)結(jié)構(gòu)包括網(wǎng)表。
21.如權(quán)利要求19所述的設(shè)計(jì)結(jié)構(gòu)，其中，所述設(shè)計(jì)結(jié)構(gòu)作為用于交換集成電路的版圖數(shù)據(jù)的數(shù)據(jù)格式駐存于存儲(chǔ)介質(zhì)上。
22.如權(quán)利要求19所述的設(shè)計(jì)結(jié)構(gòu)，其中，所述設(shè)計(jì)結(jié)構(gòu)駐存于可編程門陣列中。
23.—種雙極晶體管結(jié)構(gòu)，包括: 子集電極區(qū)域，其電連接到在襯底上沿垂直方向布置的集電極區(qū)域、基極區(qū)域和發(fā)射極區(qū)域；以及 集電極接觸，其電連接到所述子集電極區(qū)域，所述集電極接觸延伸穿過所述基極區(qū)域的至少一部分。
24.如權(quán)利要求23所述的雙極晶體管結(jié)構(gòu)，其中，隔離區(qū)域圍繞所述集電極區(qū)域的至少一部分和所述子集電極區(qū)域的至少一部分，且其中，所述集電極接觸延伸穿過所述隔離區(qū)域的一部分。
全文摘要
本發(fā)明提供了異質(zhì)結(jié)雙極晶體管(HBT)結(jié)構(gòu)、其制造方法及其設(shè)計(jì)結(jié)構(gòu)。所述HBT包括其中具有子集電極區(qū)域的半導(dǎo)體襯底。所述HBT結(jié)構(gòu)還包括覆蓋所述子集電極區(qū)域的一部分的集電極區(qū)域。所述HBT結(jié)構(gòu)還包括覆蓋所述集電極區(qū)域的至少一部分的內(nèi)部基極層。所述HBT結(jié)構(gòu)還包括與所述內(nèi)部基極層相鄰并電連接的外部基極層。所述HBT結(jié)構(gòu)還包括在所述外部基極層與所述子集電極區(qū)域之間垂直延伸的隔離區(qū)域。所述HBT結(jié)構(gòu)還包括覆蓋所述內(nèi)部基極層的一部分的發(fā)射極。所述HBT結(jié)構(gòu)還包括電連接到所述子集電極區(qū)域的集電極接觸。所述集電極接觸有利地延伸穿過所述外部基極層的至少一部分。
文檔編號(hào)H01L21/331GK103227196SQ201310022558
公開日2013年7月31日 申請(qǐng)日期2013年1月22日 優(yōu)先權(quán)日2012年1月25日
發(fā)明者R·卡米洛-卡斯蒂羅, 何忠祥, J·B·約翰遜, 劉奇志, 劉學(xué)鋒 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司