抗變化的金屬氧化物半導體場效應晶體管的制作方法
【專利摘要】使用高K、金屬柵極“后溝道”工藝制造抗變化的金屬氧化物半導體場效應晶體管（MOSFET)?？涨辉陂g隔區(qū)之間形成，間隔區(qū)形成在具有獨立的漏極區(qū)和源極區(qū)的阱區(qū)上，并且之后凹槽形成至阱區(qū)中。有源區(qū)在凹槽中形成，包括可選的窄的高摻雜層（基本上是掩埋外延層），在高摻雜層上形成第二未摻雜層或者輕摻雜層，第二未摻雜層或者輕摻雜層是溝道外延層。利用低溫外延生長，通過單個或多個δ摻雜、或平板摻雜，可以實現(xiàn)低摻雜外延層下方的高摻雜。在溝道外延層上生成高K介電疊層，在高K介電疊層上、在空腔邊界內(nèi)形成金屬柵極。在本發(fā)明的一個實施方式中，多晶硅蓋或者非晶硅蓋被添加在金屬柵極的頂部上。
【專利說明】抗變化的金屬氧化物半導體場效應晶體管
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2011年8月22日遞交的美國臨時專利申請N0.61/526，033和2011年12月8日遞交的美國臨時專利申請N0.61/568，523的利益。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明總體涉及金屬氧化物半導體場效應晶體管(MOSFET)的制造，尤其涉及為閾值電壓在其他相同的晶體管之間的再現(xiàn)性而制造的MOSFET。

【背景技術(shù)】
[0004]帶有高K (高介電常數(shù))的金屬柵極疊層的金屬氧化物半導體(MOS)場效應晶體管(MOSFET)的閾值電壓的隨機變化(σ Vt)是由一些主要因素引起的:(i)在阱中和在柵極下方的袋形注入?yún)^(qū)中的隨機摻雜波動(RDF)，其中，隨機摻雜波動引起耗盡層厚度的變化；(ii )由蝕刻柵極的輪廓的隨機變化導致的、引起柵極電極的長度的隨機變化的線邊緣粗糙度(LER);以及(iii)由于柵極材料的顆粒結(jié)構(gòu)導致的、引起局部功函數(shù)的隨機變化的金屬柵極粒度(MGG)。存在第四變化(有效溝道長度的隨機變化)的來源，被稱為隨機擴展波動(RXF)，由將溝道與源極擴展或者漏極擴展分開的結(jié)的位置的統(tǒng)計變化引起。然而，隨著MOSFET變小，RDF，LER和RXF的影響增加，并成為確定σ Vt的主要因素。第一影響，RDF，最近得到了強烈關(guān)注。在漏極擴展位置的隨機性RXF具有兩個主要來源:a)由于散射引起的注入離子的最后位置的改變；以及，b)受激活和隨后的熱處理影響的源極/漏極擴展離子的活性和位置的改變。
[0005]本領(lǐng)域眾所周知的是，隨著MOSFET走向越來越精細的尺寸，因此閾值電壓σ VT的變化嚴重破壞閾值電壓在其他相同的晶體管中的再現(xiàn)性。這個影響是必然的，并且其對使用數(shù)百萬個幾乎最小尺寸的晶體管的互補金屬氧化物半導體(CMOS)靜態(tài)隨機存取存儲器(SRAM)的影響尤其嚴重。超薄的絕緣體上硅(SOI)結(jié)構(gòu)(例如，全耗盡型SOI (FDSOI)和三維晶體管(FinFET和Tr1-Gate)的開發(fā)在很大程度上是由于需求而被促動，以減少RDF引起的閾值差σντ。這個趨勢遠離更傳統(tǒng)的體硅MOS制造，不利地影響了成本和可用性。在圖4中示出通過后柵極工藝形成的標準的體硅MOSFET的剖面400。在一種導電類型的體硅410上，形成相反導電類型的漏極區(qū)和源極區(qū)420。在整個MOSFET晶體管上形成S12隔離層430，具有用于到相應的漏極端子和源極端子的連接470的開口。在MOSFET的后柵極工藝中，通過具有形成在S12層的上方的間隔區(qū)440而形成柵極。S12被去除且通常被其上形成有金屬柵極460的高K介電疊層450所代替。在某些實施方式中，間隔區(qū)通過重復沉積和刻蝕工藝來形成。
[0006]Asenov 等在“Suppress1n of Random Dopant-1nduced Threshold VoltageFluctuat1ns in Sub-0.1-μ m MOSFETs with Epitaxial and δ-Doped Channels，，( IEEETransact1ns on Electron Devices,第 46 卷，第 8 期，1999 年 8 月，第 1718-1724 頁)描述解決RDF問題的一種方法。這個方法符合體硅晶體管，并且沒有與FinFET和FDSOI相關(guān)聯(lián)的相同的成本懲罰。這個方案具有三個關(guān)鍵部件:a)在緊接柵極氧化物的下方放置薄的、近似10納米的、最小摻雜的外延層；b)在薄的外延層的遠離柵極介電界面的邊界處放置具有非常高濃度的用于NMOS設(shè)備的受主或用于PMOS設(shè)備的施主的更薄的層；以及，c)在未摻雜的外延層和高度摻雜的較薄的層的下方并入中度重摻雜的阱層。Fujita等已在他們的論文 “Advanced Channel Engineering Achieving Aggressive Reduct1n of VtVariat1n for Ultra-Low-Power Applicat1ns，，(Electron Devices Meeting (IEDM), 20llIEEEInternat1nal,第 32.3.1-32.3.4 頁，2011 年 12 月 5-7 日)中描述了相似的結(jié)構(gòu)。圖5中示出這樣的外延式晶體管的剖面500。在通過犧牲柵極氧化物的溝道摻雜注入之后和在形成犧牲多晶硅柵極和源極漏極區(qū)525之前，外延層510沉積在整個硅晶片上。在一些情況下，例如，在 Hokazon0.A 等的 “25_nm Gate Length nMOSFET With Steep ChannelProfiles Utilizing Carbon-Doped Silicon Layers (A P-Type Dopant ConfinementLayer)，，(Electron Devices, IEEE Transact1ns on Electron Devices,第 58 卷，第 5期，第1302-1310頁，2011年五月)中，在外延之前引入碳以延遲在源極/漏極注入激活期間摻雜擴散進低摻雜的外延區(qū)。然而，這是非常困難的任務(wù)，并且實驗已經(jīng)顯示由于后續(xù)處理步驟造成分布劣化，這導致?lián)诫s滲透進低摻雜外延層。
[0007]Roy 等在 “Random Dopant Fluctuat1n Resistant “Bulk” MOSFETs withEpitaxial Delta Doped Channels，，(Ultimate Integrat1n in Silicon(ULIS)Conference, Glasgow, Scotland, 2007)中在解決薄的外延層時進一步放大了這些概念，在已知的45nmCM0S技術(shù)的上下文中加上δ層，具有35nm的柵極長度。在每種情況下，模擬臨界的δ層摻雜如同它具有狄拉克δ函數(shù)的深度分布，S卩，摻雜離子分布在不同的薄層中。在所有情況下，實現(xiàn)了由于RDF造成的閾值電壓σ Vt的統(tǒng)計變化的大幅降低。在這些模擬中，δ摻雜層通常耗盡，并且該層提供用于來調(diào)整閾值電壓的標稱值的工具。然而，高溫處理將充分地改變摻雜分布，影響期望的益處。盡管眾所周知某些互補摻雜物(例如碳)可以至少在η-溝道設(shè)備中在熱處理期間延遲運動,但該問題依然存在。
[0008]柵極結(jié)構(gòu)的從二氧化硅或者氮氧化物上的多晶硅到高K柵極介電疊層上的金屬的最近的改變已經(jīng)改變了工藝順序。(本文和隨后的權(quán)利要求中用到的高K或者高介電常數(shù)指的是高于二氧化硅的介電常數(shù)(κ=3.9)的介電常數(shù)；超過6的有效介電常數(shù)K將會是優(yōu)選的高K電介質(zhì)。)這對于“后柵極”工藝流程尤其正確。在這個工藝中，雖然看似完整的晶體管，其中在多晶硅柵極的每一側(cè)具有氧化物和/或氮化硅側(cè)壁間隔區(qū)，但柵極實際上是犧牲的結(jié)構(gòu)。柵極結(jié)構(gòu)和下面的保護性氧化物被刻蝕掉，露出硅表面。然后，采用這樣的步驟順序:a)沉積高K柵極電介質(zhì)，通常通過原子層沉積；b)沉積具有受控的功函數(shù)的金屬柵極來設(shè)置閾值電壓；以及，c)沉積堅固的柵極材料，通常為摻雜的非晶硅。在許多情況下，上述順序增加化學機械拋光步驟來確保各個層的定位。然而，這個結(jié)構(gòu)沒有克服由RDF、LER或RXF造成的缺陷。與前柵極工藝相比，在“后柵極”工藝中的金屬的形態(tài)減少被認為是MGG的改變。
[0009]因此，找到與體硅MOS制造兼容的解決方案將是有利的，該解決方案將克服由于RDF、RXF和LER引起的缺陷同時總體保持標準的體硅MOS制造的成本優(yōu)勢和相對簡單性。如果同時實現(xiàn)RDF、RXF和LER的減少將是更加有利的。

【專利附圖】

【附圖說明】
[0010]視為本發(fā)明的主題在說明書的結(jié)尾處的權(quán)利要求中具體指出且明確聲明。參照附圖，從下面的詳細描述中，本發(fā)明的上述和其它目的、特征、和優(yōu)點將變得明顯。
[0011]圖1為根據(jù)本發(fā)明的原理制造的MOSFET的剖面示意圖。
[0012]圖2A為示出根據(jù)本發(fā)明的實施方式的帶有淺溝槽隔離和適當注入的芯阱的襯底的剖面示意圖。
[0013]圖2B為示出根據(jù)本發(fā)明的實施方式的多晶硅柵極和漏極/源極注入的剖面示意圖。
[0014]圖2C為示出根據(jù)本發(fā)明的實施方式的多晶硅柵極間隔區(qū)、漏極/源極擴展區(qū)和重漏極/源極注入的剖面示意圖。
[0015]圖2D為示出根據(jù)本發(fā)明的實施方式的多晶硅柵極和漏極/源極硅化的剖面示意圖。
[0016]圖2E為示出根據(jù)本發(fā)明的實施方式的沉積第一層間電介質(zhì)的剖面示意圖。
[0017]圖2F為示出根據(jù)本發(fā)明的實施方式的進行化學/物理拋光(CMP)后裸露的多晶硅柵極的剖面示意圖。
[0018]圖2G為示出根據(jù)本發(fā)明的實施方式的通過犧牲多晶硅柵極而形成的空腔的剖面示意圖。
[0019]圖2H為示出根據(jù)本發(fā)明的實施方式的從空腔內(nèi)形成至阱中的凹槽的剖面示意圖。
[0020]圖21為示出根據(jù)本發(fā)明的實施方式的在凹槽內(nèi)形成的第一層和第二層的剖面示意圖。
[0021]圖2J為示出根據(jù)本發(fā)明的實施方式的在空腔內(nèi)形成的高介電層、金屬柵極層和可選的多晶硅蓋的剖面示意圖。
[0022]圖2K為示出根據(jù)本發(fā)明的實施方式的形成有柵極的MOSFET晶體管的剖面示意圖。
[0023]圖3A為示出用于短溝道晶體管的常規(guī)摻雜分布的示意圖。
[0024]圖3B為示出根據(jù)本發(fā)明的實施方式的在后溝道工藝方案中實現(xiàn)的摻雜分布的示意圖。
[0025]圖3C為示出根據(jù)本發(fā)明的實施方式的用在后溝道工藝方案中的δ摻雜分布的示意圖。
[0026]圖3D為示出根據(jù)本發(fā)明的實施方式的用在后溝道工藝方案中的多個δ摻雜分布的示意圖。
[0027]圖3Ε為示出根據(jù)本發(fā)明的實施方式的用在后溝道工藝方案中的、可以通過低溫摻雜外延或者通過厚摻雜層的原子層沉積實現(xiàn)的平板摻雜分布的示意圖。
[0028]圖4為標準體硅MOSFET的剖面示意圖(現(xiàn)有技術(shù))。
[0029]圖5為外延溝道MOSFET的剖面示意圖(現(xiàn)有技術(shù))。
[0030]圖6為根據(jù)本發(fā)明的實施方式的后溝道MOSFET的剖面示意圖。
[0031]圖7為根據(jù)本發(fā)明的實施方式的還包括δ層的后溝道MOSFET的剖面示意圖。

【具體實施方式】
[0032]抗變化的金屬氧化物半導體場效應晶體管使用高K、金屬、“后溝道”工藝來制造。在具有獨立的源極區(qū)和漏極區(qū)的阱區(qū)上形成的間隔區(qū)之間，形成空腔以及隨后阱區(qū)中的凹槽。有源區(qū)形成在可選的薄的高摻雜層的頂部上，未摻雜的或輕摻雜的外延層形成在薄的高摻雜層上。利用低溫外延生長(不超過750°C但優(yōu)選不超過650°C)、通過單個或多個δ摻雜、或平板摻雜，可以實現(xiàn)低摻雜外延層下方的高摻雜。這種外延生長可以使用傳統(tǒng)的低溫外延、分子束外延或者原子層沉積來實現(xiàn)。高K介電疊層形成在上層或外延層上，在高K介電疊層上、在空腔邊界內(nèi)形成金屬柵極。在本發(fā)明的一實施方式中，多晶硅或者非晶硅的蓋加在金屬柵極的頂部上。
[0033]根據(jù)本發(fā)明的原理，為了形成MOSFET的溝道而在空腔內(nèi)形成非常輕摻雜的低溫(例如750°C或者更低，優(yōu)選不超過650°C)外延層的導致“后溝道”工藝的步驟并入制造工藝減少摻雜物從低摻雜外延層下方的重摻雜區(qū)域(或者如果沒有使用這樣的重摻雜區(qū)域，則從阱)擴散到低摻雜外延層中。低摻雜外延層減少隨機摻雜波動(RDF)引起的MOSFET的閾值電壓的改變。外延生長保持在晶體管結(jié)構(gòu)中引入或者儲存的應力來提高設(shè)備性能。通過犧牲的多晶硅柵極的開口的刻蝕減少由在漏極和源極擴展注入物的邊緣的橫向位置的改變引起的隨機溝道長度波動，即隨機擴展波動(RXF)。在低摻雜外延層的下方添加增加摻雜的可選層減少短溝道效應和與線邊緣粗糙度(LER)相關(guān)的閾值電壓波動。還提供一種調(diào)整閾值電壓到期望值的方法。在下面描述的段落中，將假定使用重摻雜的第一層，通常為外延層，盡管對于這個發(fā)明它是可選的。
[0034]現(xiàn)參考圖1，圖1示出根據(jù)本發(fā)明的原理制造的M0SFET100的示例性的且非限制性的剖面圖。在襯底110 (例如硅片)中制造阱120，阱由硅或者硅-鍺構(gòu)成，并且通常摻雜成每Cm3118到119個離子。根據(jù)需要的晶體管類型(分別是N型溝道或者P型溝道)，該阱可以是P型阱或者N型阱。二氧化硅(S12)或者氮化二氧化硅層185提供M0SFET100的正確操作所需的表面區(qū)域中的隔離。在阱區(qū)內(nèi)形成低摻雜區(qū)130和高摻雜區(qū)132的組合的源極區(qū)和漏極區(qū)，每個這樣的源極區(qū)和漏極區(qū)通過犧牲的多晶硅柵極195彼此分開，盡管具有一些擴散以將每個區(qū)稍微延伸至犧牲的多晶娃柵極195的下方。每個高摻雜區(qū)132具有娃化物區(qū)135，用于電連接到形成的MOSFET的源極和漏極并且減少接入電阻。在類似傳統(tǒng)的MOS工藝或者“后柵極”工藝的工藝中并且如下文更詳細地描述，以傳統(tǒng)方式形成在低摻雜源極區(qū)或者漏極區(qū)130上的間隔區(qū)150用于限定MOSFET的柵極區(qū)。在某些實施方式中，間隔區(qū)可以通過兩個步驟形成，如本領(lǐng)域技術(shù)人員所知的。淺槽115分開相鄰的晶體管。
[0035]在間隔區(qū)150所限定的空腔內(nèi)，凹槽形成至阱120中，并且新的有源區(qū)在其中形成，并且之后與“后柵極”制造方法一致地完成。最后的晶體管結(jié)構(gòu)由多個層形成，其結(jié)構(gòu)對本發(fā)明是獨特的。處理順序最小化在該結(jié)構(gòu)中隱含的非常陡峭的擴散梯度的熱暴露，確保外延層中的低摻雜濃度，并且增加閾值電壓在其他相同的晶體管中的再現(xiàn)性。在這個實施方式中，有源溝道包括可選的第一高摻雜層160 (例如高摻雜外延δ層)和無摻雜或者輕摻雜的溝道外延層170。無摻雜或者輕摻雜的外延層具有通常在O到117離子/cm3范圍內(nèi)的摻雜濃度。第一層通常在112離子/cm3到114離子/cm3范圍內(nèi)摻雜。在這種情況下，由于該第一層160非常薄并且在極端情況下是單層的事實，因此使用面濃度。第一層160的厚度通常是0.3納米到15納米之間，然而外延層170的厚度是I納米到25納米。在外延層170上，形成具有0.5納米到3納米之間的通常有效的氧化物厚度的高K介電疊層180。在高K介電疊層180的頂部上形成具有40納米到200納米的通常厚度的金屬柵極190。在本發(fā)明的一個實施方式中，多晶娃蓋195作為一層添加在金屬柵極190的頂部上。介電層140進一步用作這個結(jié)構(gòu)的一部分。因此應當理解，本發(fā)明覆蓋但不限于在上文描述的完整MOSFET結(jié)構(gòu)100以及MOSFET的包括層160 (可選的)、層170、層180和層190、以及可選的層195的溝道區(qū)。將兩個凹陷層160且尤其是外延層170并入“后柵極”結(jié)構(gòu)最小化在該結(jié)構(gòu)中隱含的非常陡峭的擴散梯度的熱暴露，并且因此增大閾值電壓在其他相同的晶體管中的再現(xiàn)性。因此，應該理解，并入層160和層170導致“后溝道”MOSFET結(jié)構(gòu)，該MOSFET結(jié)構(gòu)提供本文討論的優(yōu)于現(xiàn)有技術(shù)“后柵極” MOSFET結(jié)構(gòu)的益處。
[0036]圖2A至圖2K示意性地示出為實現(xiàn)“后溝道”MOSFET (其中，溝道包括兩個不同材料的層，這兩個不同材料的層之一或兩者可以是外延層)所采取的示例性而非限制性的工藝步驟。在通常但可能不是唯一的情況下，這些材料都是硅，僅通過他們的摻雜濃度區(qū)分。圖2A示出剖面200A，其中通過生成淺槽隔離115并注入適當?shù)内?20來制造襯底110用于所需的晶體管。為了至少電絕緣的目的，S12或者氮化的S12層185在整個表面上形成，或者在其他實施方式中在部分表面上形成。這樣的層185的厚度可以在2納米和8納米之間，通常是3.5納米，但不限于此。在圖2B中，示出剖面200B，使用適當?shù)闹圃煅谀?，例如通過沉積和定向刻蝕，形成犧牲的多晶硅柵極195的構(gòu)造。如果以及當需要和/或合適時，還通過S12層185注入或任何其它的袋形注入(沒有示出)來形成漏極和源極擴展區(qū)130。
[0037]在圖2C中，剖面200C示出由氮化物沉積或者氮化物和氧化物的組合的沉積來形成間隔區(qū)150。然后進行利用豎向沖擊或者錐形沖擊的各向異性刻蝕。這選擇性地腐蝕沉積的側(cè)壁材料，使得平行于晶片表面的區(qū)域被移除，但是垂直或者錐形部分保留下來。在某些實施方式中，間隔區(qū)通過重復沉積和刻蝕工藝形成。在第一沉積和刻蝕步驟后，通過離子注入、等離子體浸沒摻雜或者適當?shù)墓に噥硇纬蓽\漏極/源極擴展。然后，執(zhí)行另一沉積和刻蝕步驟來將漏極/源極與溝道分隔開。之后，通常使用間隔區(qū)150作為掩膜，可以注入重摻雜源極區(qū)和漏極區(qū)132。在一些情況下(沒有示出)，額外的硅或者硅/鍺可以被沉積來在原始硅表面的上方提升源極區(qū)和漏極區(qū)的頂部并且將壓縮應變插入P溝道MOSFET中。也可以通過部分刻蝕源極區(qū)和漏極區(qū)以及硅/鍺(S1:Ge)或者硅/碳(S1:C)壓力源(在一些情況具有Σ型)的外延再生長來嵌入該壓力源。在圖2D中，剖面200D示出清除S12層185的某些區(qū)域，以暴露例如漏極區(qū)和源極區(qū)132。應該注意，形成間隔區(qū)150的各向異性刻蝕也可以清除保護性氧化物185。然后，硅化材料被沉積來在漏極區(qū)、源極區(qū)和多晶硅柵極區(qū)中形成硅化物層135。硅化材料可以包括但不限于鎳、鉬或者鈀，其與預定區(qū)域起反應來在柵極195和源極區(qū)和漏極區(qū)132上形成導電性娃化物。圖2E不出沉積有第一層間電介質(zhì)140的剖面200E，在圖2F中，剖面200F示出化學/機械拋光(CMP)第一層間電介質(zhì)140直到多晶娃柵極195的娃化物層135后的結(jié)果。應該注意,多晶娃柵極195上的娃化物層135通過這個步驟可以失去或者可以不失去。在這方面，應該注意，這里提供的所有值和范圍都是僅僅是示范性的，并且不應該被考慮為限制本發(fā)明的范圍。
[0038]在工藝的這一點上，形成待使用“后溝道”工藝制造的柵極。這通過使用保護性光刻膠810涂覆區(qū)域，然后使該光刻膠圖案化來實現(xiàn)，如圖2G的剖面200 G所示。在圖案化后，光刻膠保護不被刻蝕的其它設(shè)備。接下來，選擇自對準的刻蝕工藝，其選擇用于犧牲的柵極材料以及其傾向不以顯著的方式刻蝕間隔區(qū)150和其他氧化物(圖2G)。然后，空腔820在間隔區(qū)150之間限定的且沒有被保護性光刻膠層810保護的區(qū)域中形成。任何保留的多晶硅柵極195以及在空腔820內(nèi)的S12層185被刻蝕掉。
[0039]圖2H示出剖面200H，其描述在保持保護性光刻膠層810的同時凹槽910從空腔820內(nèi)形成至阱120中的工藝步驟。自對準的選擇性刻蝕工藝(優(yōu)選定向刻蝕)可以用于在硅中形成5納米到25納米的凹槽。根據(jù)本發(fā)明以及進一步在圖21 (剖面2001)中示出的，可選的S外延層160形成在凹槽910中，在可選的δ外延層160上生長輕摻雜或者無摻雜的外延層170。外延層160可以稱為掩埋外延層且外延層170可以稱為溝道外延層。通常，掩埋外延層和溝道外延層會是與阱相同的導電類型。溝道外延層170可以由硅構(gòu)成，但是在某些情況中，使用硅和鍺的某些組合或者替選的與下面的襯底相容的半導體材料生長低摻雜層可以是有利的。外延層170的厚度被控制使得層170的頂表面優(yōu)選但不僅限于與層185下面的娃表面一致,盡管層170的表面相對于間隔區(qū)185的下表面可以略微凹陷。如圖21所不,層185的下表面與層170的上表面一致。結(jié)合未摻雜外延層170的厚度、隨后形成的高K柵極疊層厚度和金屬柵極功函數(shù)來選擇δ層160的摻雜濃度，以定義最后需要的閾值電壓。這些操作可以使用原子層沉積或者低溫外延、分子束外延或其他合適的工藝來執(zhí)行。因此，對于以35納米或者更精細的工藝制造的晶體管σ Vt的改變將在50-100mV的范圍內(nèi)，當本發(fā)明以相同的尺寸工藝實現(xiàn)時，σ Vt的改變被降低到20_40mV范圍內(nèi)。因此，基本標準體硅MOS制造工藝可以與本文公開的本發(fā)明一起使用且不需要依靠現(xiàn)有技術(shù)提出的復雜的解決方案。
[0040]本領(lǐng)域的普通技術(shù)人員將明白，形成在圖2H中示出的凹槽910的自對準刻蝕步驟犧牲可能已擴散到溝道區(qū)中的任何源極擴展離子或者漏極擴展離子。這些離子的位置反映源自離子注入期間的散射事件和/或高溫激活工藝(900°C或者更高)的改變。凹槽910的形成消除這些改變。使用多個低溫工藝中的任一個來重新建立溝道最小化源極擴展離子和漏極擴展離子的移動，基本上消除了他們對RXF的貢獻。該擴展的重疊部分的刻蝕改善靜電完整性，提高導通電流并且減少疊加電容。
[0041]根據(jù)本發(fā)明的實施方式，低溫(例如300°C _750°C)外延工藝用于形成層160和層170 (圖21)。雖然重要的是與層160的耗盡相關(guān)聯(lián)的電荷基本上是平面的，但具有可以支持這個需求的多個替選的摻雜策略和相應的摻雜分布。在圖3B到圖3E中代表性地示出這些分布。在圖3A到圖3E中，Z=O點在高K介電疊層180和外延層170之間的界面處。作為參考，從Z=O到Z=1nm的區(qū)域代表外延層170的在源極區(qū)和漏極區(qū)之間的中點處獲得的公稱厚度。圖3A示出代表一般晶體管構(gòu)造的溝道摻雜分布。在標準工藝中，存在形成晶體管的阱和溝道區(qū)域的多個注入。圖3A的分布代表溝道的中間，伴隨阱注入、閾值電壓注入和袋形注入的綜合效應。總的阱深通常是200nm到400nm，但是圖3都示出最靠近柵極的75nm。在常規(guī)的CMOS技術(shù)中，這個區(qū)域通常高度摻雜有淺的“閾值電壓”注入和袋形注入。
[0042]圖3B示出簡單的“后溝道”結(jié)構(gòu)的阱分布，其中最靠近柵極的高摻雜區(qū)已經(jīng)被刻蝕掉并且被非常低的摻雜的、可能未摻雜的外延層取代。在其他情況下，層160具有非常高的摻雜濃度，例如，119離子/cm3到121離子/cm3，這使層160的形成尤其關(guān)鍵。圖3C示出的第一種情況示出單一“ δ ”摻雜層，該摻雜層近似于具有112到113摻雜離子/cm2 (相當于每Cm312tl或121個摻雜離子)的半導體單層。這樣的層可以通過具有原位摻雜的低溫外延或通過原子層沉積形成。在設(shè)備的預期操作中，整個“ S ”層將被離子化，有助于限定目標閾值電壓。圖3C示出如Asenov等在論文“Suppress1n of RandomDopant-1nduced Threshold Voltage Fluctuat1ns in Sub-0.1-μ m MOSFETs withEpitaxial and δ-Doped Channels'IEEE Transact1ns on Electron Devices,第46卷，第8期，1999年8月，第1718-1724頁)中所描述的、而根據(jù)本發(fā)明在后溝道工藝的環(huán)境中所使用的δ摻雜分布的示意圖。圖3D示出多個“δ”摻雜層，如果沉積工藝阻止單層中的足夠的摻雜離子的充分活化，可能需要該多個“ S ”摻雜層。在這種情況下，所有δ層將被離子化，以設(shè)置適當?shù)拈撝惦妷骸D3Ε示出替選實施方式，其中層160非常高摻雜的，但是或多或少通過其厚度而均勻，其厚度可以是幾納米。再次，該層可以通過低溫外延或者原子層沉積形成。除了圖3Β中的簡單的后溝道示例，所有這些情況需要層160中的非常高的峰值摻雜濃度，每cm3約119到121或者更多活性摻雜離子。
[0043]圖3Β到圖3Ε中的各種分布區(qū)別在于他們對襯底偏壓的敏感度。最不敏感的結(jié)構(gòu)是如圖3C所示的純的“ δ ”摻雜，并且最敏感的是如圖3Ε所示的“平板”摻雜。其他情況是中間的。
[0044]形成層160和層170的步驟后，并且如圖2J(剖面200J)中所示，高K介電疊層180形成在空腔820中、溝道外延層170上?？梢云谕摨B層具有超過6的有效介電常數(shù)K。高K介電疊層180由薄的5102層(通常為Inm或者更少)構(gòu)成，用高K介電層覆蓋，通常并入鉿的氧化物或者氮氧化物。在高摻雜層160后的所有層(如果使用)使用低溫(不超過900°C，優(yōu)選不超過750°C，更優(yōu)選不超過650°C)沉積法形成。如果本發(fā)明用在也包括通過其他制造技術(shù)形成的晶體管的集成電路中，則高摻雜層160后的所有層(如果使用)需要在用于整個集成電路的所有高溫操作已執(zhí)行后形成，從而這些層不被加熱到超過900°C，更優(yōu)選不被加熱到超過750°C或650°C。此后，沉積所需的柵極金屬以形成層190，其中主要針對其功函數(shù)以及制造考慮選擇柵極金屬?？蛇x的，制造工藝可以需要多晶硅蓋或者非晶硅蓋來保護。圖2K示出剖面200K，該剖面200K描述在使用例如CMP去除過量的高K介電層180、金屬層190和多晶硅層195之后的結(jié)構(gòu)。下文，通過例如添加第二介電層(沒有示出)且此后繼續(xù)添加包括但不限于形成金屬連接層的額外的工藝步驟，工藝可以繼續(xù)進行。對于N型MOS晶體管或者P型MOS晶體管，需要不同種類的金屬柵極以并入適合于所需的NMOS閾值電壓和PMOS閾值電壓的功函數(shù)。
[0045]圖6示出根據(jù)本發(fā)明的實施方式的后溝道MOSFET的剖面圖600。因此，源極區(qū)和漏極區(qū)420之間的溝道區(qū)通過在形成透入阱區(qū)410的空腔的間隔區(qū)440之間選擇性地刻蝕來去除，并且如上文的進一步解釋。進行選擇性的外延生長以形成低摻雜溝道區(qū)610。高K介電區(qū)450形成柵極絕緣層，在柵極絕緣層上形成柵極材料460。圖7示出根據(jù)本發(fā)明的另一實施方式的后溝道MOSFET的剖面示意圖700。因此，通過在由間隔區(qū)440形成的空間之間選擇性刻蝕來移除溝道區(qū)，如上文更詳細地解釋。在利用高K介電絕緣層450和柵極材料460密封溝道之前，高摻雜的層710 (例如，上文討論的外延δ層)首先形成在溝道區(qū)中，之后進行選擇性的外延生長以形成低摻雜溝道區(qū)610。
[0046]因此，本領(lǐng)域普通技術(shù)人員應該理解，“后溝道”工藝的實施方式包括在MOSFET的刻蝕到漏極區(qū)和源極區(qū)之間的阱區(qū)的空腔的凹槽中建立MOSFET的溝道。溝道可以包括形成在空腔的凹槽中生長的未摻雜或者輕摻雜的外延層。在本發(fā)明的一個實施方式中，在生長未摻雜或者輕摻雜的外延層之前，在空腔的凹槽中形成初始層，該初始層是單5層或者多δ層或者平板摻雜區(qū)域。一旦根據(jù)本發(fā)明的原理形成溝道，則近似于“后柵極”工藝完成該方法。
[0047]此處公開的發(fā)明描述了可以是N型阱或者P型阱并且因此分別適用于PMOS晶體管或者NMOS晶體管的溝道的常規(guī)的阱。此外，部分耗盡型SOI (絕緣體上硅)晶體管的靜電特征充分相似于體硅半導體，使得本發(fā)明中描述的所有技術(shù)同樣適用于部分耗盡型SOI設(shè)備。本領(lǐng)域的普通技術(shù)人員將容易理解本發(fā)明可以適用于以多種方式使用，包括所有的晶體管或者其中部分晶體管是使用本文公開的技術(shù)制造的集成電路。進一步，盡管本文中參考優(yōu)選實施方式描述本發(fā)明，但本領(lǐng)域技術(shù)人員將容易理解，在不脫離本發(fā)明的精神和范圍的前提下，其它的應用可以取代本文中所描述的。因此，本發(fā)明應該僅僅被下面包括的權(quán)利要求限制。
【權(quán)利要求】
1.一種金屬氧化物半導體場效應晶體管MOSFET，包括: 在襯底上形成的阱； 漏極區(qū)； 與所述漏極區(qū)分離的源極區(qū)，所述源極區(qū)和漏極區(qū)形成在所述阱的頂部中； 凹槽，所述凹槽形成在所述阱中并且延伸通過所述源極區(qū)和所述漏極區(qū)中的每個的邊緣； 溝道外延層，所述溝道外延層形成在所述凹槽中且接觸所述溝道外延層具有的所述源極區(qū)及所述漏極區(qū)； 高介電常數(shù)的介電疊層，所述高介電常數(shù)的介電疊層形成在所述溝道外延層上；以及 金屬柵極層，所述金屬柵極層形成在所述高介電常數(shù)的介電疊層上。
2.如權(quán)利要求1所述的M0SFET，其中，所述溝道外延層具有O到117離子/cm3范圍內(nèi)的摻雜濃度。
3.如權(quán)利要求1所述的M0SFET，其中，所述凹槽具有如下之一:垂直側(cè)壁、錐形側(cè)壁。
4.如權(quán)利要求1所述的M0SFET，其中，所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層使用不超過900°C的工藝形成。
5.如權(quán)利要求1所述的M0SFET，其中，所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層使用不超過750°C的工藝形成。
6.如權(quán)利要求1所述的M0SFET，其中，沒有摻雜物從所述源極區(qū)和所述漏極區(qū)擴散到所述溝道外延層。
7.如權(quán)利要求1所述的M0SFET，其中，所述溝道外延層的厚度在I納米和25納米之間。
8.如權(quán)利要求1所述的M0SFET，其中，所述高介電常數(shù)的介電疊層的有效氧化物厚度在0.5納米和3納米之間。
9.如權(quán)利要求1所述的M0SFET，其中，所述金屬柵極層的厚度在40納米和200納米之間。
10.如權(quán)利要求1所述的M0SFET，其中，所述高介電常數(shù)的介電疊層是如下之一:鉿的混合氧化物、在過渡的二氧化硅層上的鉿氮氧化物。
11.如權(quán)利要求1所述的M0SFET，其中，所述高介電常數(shù)的介電疊層具有至少為6的介電常數(shù)。
12.如權(quán)利要求1所述的M0SFET，還包括在所述阱上形成的柵極間隔區(qū)，所述柵極間隔區(qū)限定所述凹槽的側(cè)壁的側(cè)壁位置。
13.如權(quán)利要求12所述的M0SFET，其中，所述柵極間隔區(qū)位于所述阱上的氧化物上。
14.如權(quán)利要求1所述的M0SFET，還包括如下之一: 在所述高介電常數(shù)的介電疊層上形成的多晶硅蓋；以及 非晶娃蓋。
15.如權(quán)利要求1所述的M0SFET，還包括在所述的凹槽的底部且在所述溝道外延層的下方的掩埋外延層，所述掩埋外延層具有比所述溝道外延層高的摻雜濃度。
16.如權(quán)利要求15所述的M0SFET，其中，所述掩埋外延層具有每平方厘米112個離子和113個離子之間的且具有狄拉克δ函數(shù)分布的離子摻雜濃度。
17.如權(quán)利要求15所述的M0SFET，其中，所述掩埋外延層是基本上在多數(shù)單一平面中的離子摻雜，每個單一平面具有每平方厘米112個離子和113個離子之間的摻雜濃度，其中每個單一平面的摻雜濃度分布具有相應深度的狄拉克δ函數(shù)分布。
18.如權(quán)利要求15所述的MOSFET，其中，所述掩埋外延層是具有每立方厘米119個摻雜離子和121個摻雜離子之間的摻雜度的平板。
19.如權(quán)利要求18所述的MOSFET，其中，所述掩埋外延層具有0.3納米和15納米之間的厚度。
20.如權(quán)利要求1所述的MOSFET，其中，所述阱是如下之一:Ρ型阱、N型阱。
21.一種具有第一導電類型的半導體區(qū)且在所述半導體區(qū)中具有第二導電類型的源極區(qū)和漏極區(qū)的金屬氧化物半導體場效應晶體管MOSFET，包括: 凹槽，所述凹槽形成在具有垂直側(cè)壁或者錐形側(cè)壁的阱中并延伸通過各所述源極區(qū)和漏極區(qū)的邊緣； 溝道外延層，所述溝道外延層形成在所述凹槽中； 高介電常數(shù)的介電疊層，所述高介電常數(shù)的介電疊層形成在所述溝道外延層上；以及 金屬柵極層，所述金屬柵極層形成在所述高介電常數(shù)的介電疊層上。
22.如權(quán)利要求21所述的MOSFET，其中，所述溝道外延層具有O到117離子/cm3范圍內(nèi)的摻雜濃度。
23.如權(quán)利要求21所述的MOSFET，其中，所述溝道外延層的厚度在I納米和25納米之間。
24.如權(quán)利要求21所述的MOSFET，還包括在所述的凹槽的底部且在所述溝道外延層的下方的掩埋外延層，所述掩埋外延層具有比所述溝道外延層高的摻雜濃度。
25.如權(quán)利要求24所述的MOSFET，其中，按照基本上單個平面中的摻雜濃度，所述掩埋外延層的摻雜度是每平方厘米112個摻雜離子和113個摻雜離子之間，其中摻雜濃度分布具有狄拉克S函數(shù)。
26.如權(quán)利要求24所述的MOSFET，其中，按照基本上多個單一平面中的摻雜濃度，所述掩埋外延層的摻雜度是每平方厘米112個摻雜離子和113個摻雜離子之間，其中每個單一平面的摻雜濃度分布是相應深度的狄拉克S分布。
27.如權(quán)利要求24所述的MOSFET，其中，所述掩埋外延層是平板，其中，所述掩埋外延層的摻雜度是每立方厘米119個摻雜離子和121個摻雜離子之間。
28.如權(quán)利要求24所述的MOSFET，其中，所述掩埋外延層的厚度是0.3納米和15納米之間。
29.一種具有第一導電類型的半導體區(qū)且在所述半導體區(qū)中具有第二導電類型的源極區(qū)和漏極區(qū)的金屬氧化物半導體場效應晶體管MOSFET，包括: 凹槽，所述凹槽形成在具有垂直側(cè)壁或者錐形側(cè)壁的阱中并延伸通過各所述源極區(qū)和漏極區(qū)的邊緣； 掩埋外延層，所述掩埋外延層形成在所述凹槽中且具有第一摻雜度和第一層厚度； 溝道外延層，所述溝道外延層形成在所述掩埋外延層上，所述溝道外延層具有第二摻雜度和第二層厚度，所述掩埋外延層具有比所述溝道外延層的摻雜度高的摻雜度，所述溝道外延層接觸所述源極區(qū)和漏極區(qū)； 高介電常數(shù)的介電疊層，所述高介電常數(shù)的介電疊層形成在所述溝道外延層上；以及金屬柵極層，所述金屬柵極層形成在所述高介電常數(shù)的介電疊層上。
30.如權(quán)利要求29所述的MOSFET，其中，所述第二摻雜度是每立方厘米O個摻雜離子和117個摻雜離子之間。
31.如權(quán)利要求29所述的MOSFET，其中，所述第二層厚度在I納米和25納米之間。
32.如權(quán)利要求29所述的MOSFET，其中，按照基本上單個平面中的摻雜濃度，所述第一摻雜度是每平方厘米112個摻雜離子和113個摻雜離子之間，其中摻雜濃度分布具有狄拉克δ函數(shù)。
33.如權(quán)利要求29所述的MOSFET，其中，按照基本上多個單一平面中的摻雜濃度，所述第一摻雜度是每平方厘米112個摻雜離子和113個摻雜離子之間，其中每個單一平面的摻雜濃度分布是相應深度的狄拉克S分布。
34.如權(quán)利要求29所述的MOSFET，其中，所述第二層厚度在0.3納米和15納米之間。
35.如權(quán)利要求29所述的MOSFET，其中，所述掩埋外延層是具有每立方厘米119個摻雜離子和121個摻雜離子之間的摻雜度的平板。
36.一種用于制造金屬氧化物半導體場效應晶體管MOSFET的方法，包括: 在襯底中形成第一導電類型的阱區(qū)； 在所述阱區(qū)的至少一部分上形成二氧化硅層； 在所述阱的在所述二氧化硅上方的第一區(qū)中形成多晶硅柵極； 形成源極區(qū)和漏極區(qū)，所述源極區(qū)在所述阱區(qū)的鄰近所述第一區(qū)的第二區(qū)中形成，所述漏極區(qū)在所述阱區(qū)的鄰近所述第一區(qū)且與所述第二區(qū)分離的第三區(qū)中形成； 在所述多晶硅柵極的兩側(cè)的二氧化硅上形成間隔區(qū)； 清除所述二氧化硅層的至少一部分； 在所述多晶硅柵極上以及所述漏極區(qū)和所述源極區(qū)的至少一部分上形成導電層； 在至少所述第一區(qū)、所述第二區(qū)和所述第三區(qū)上形成第一層間電介質(zhì)； 拋光所述層間電介質(zhì)以暴露所述多晶硅柵極的頂表面或者所述多晶硅柵極上的所述導電層； 犧牲所述多晶硅柵極和所述多晶硅柵極上的任何剩余的導電層以在所述間隔區(qū)之間形成空腔； 清除所述二氧化硅的所述空腔內(nèi)的部分； 在所述空腔內(nèi)選擇性地刻蝕凹槽至所述阱中； 在具有第一摻雜度的所述凹槽中形成溝道外延層； 在所述溝道外延層上形成高介電常數(shù)的介電疊層；并且 在所述高介電常數(shù)的介電疊層上形成金屬柵極層。
37.如權(quán)利要求36所述的方法，其中，所述溝道外延層具有O到117離子/cm3范圍內(nèi)的摻雜濃度。
38.如權(quán)利要求36所述的方法，其中，所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層使用不超過900°C的工藝形成。
39.如權(quán)利要求36所述的方法，其中，所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層使用不超過650°C的工藝形成。
40.如權(quán)利要求36所述的方法，其中，所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層使用不超過750°C的工藝形成。
41.如權(quán)利要求40所述的方法，其中，所述MOSFET是具有通過不同工藝制造的其它晶體管的集成電路的一部分，其中在所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層形成后，所述集成電路的溫度不超過750°C。
42.如權(quán)利要求36所述的方法，其中，所述第一導電類型是如下之一:負(N)導電類型、正(P)導電類型。
43.如權(quán)利要求36所述的方法，其中，形成間隔區(qū)還包括: 各向同性地 沉積間隔區(qū)材料。
44.如權(quán)利要求43所述的方法，其中，形成間隔區(qū)還包括: 使用豎向沖擊各向異性地刻蝕。
45.如權(quán)利要求36所述的方法，其中，清除所述二氧化硅的所述空腔內(nèi)的部分包括去除3納米到8納米之間的柵極氧化層。
46.如權(quán)利要求36所述的方法，其中，形成導電層包括: 沉積硅化材料。
47.如權(quán)利要求46所述的方法，其中，所述硅化材料選自鎳、鉬、鈀中的至少一種。
48.如權(quán)利要求36所述的方法，其中，拋光所述層間電介質(zhì)還包括: 去除所述多晶硅柵極上的所述導電層。
49.如權(quán)利要求36所述的方法，其中，使用化學物理拋光CMP執(zhí)行拋光。
50.如權(quán)利要求36所述的方法，其中，選擇性的刻蝕包括去除所述空腔內(nèi)的10納米到20納米之間的阱材料。
51.如權(quán)利要求36所述的方法，其中，形成溝道外延層包括使用如下之一: 原子層沉積、低溫外延、分子束外延。
52.如權(quán)利要求36所述的方法，其中，所述溝道外延層厚度在I納米到25納米之間。
53.如權(quán)利要求36所述的方法，其中，所述高介電常數(shù)的介電疊層是如下之一:鉿的混合氧化物、在過渡的二氧化硅層上的鉿氮氧化物。
54.如權(quán)利要求36所述的方法，其中，所述高介電常數(shù)的介電疊層的有效氧化物厚度在0.5納米和3納米之間。
55.如權(quán)利要求36所述的方法，其中，所述金屬柵極層的厚度在80納米到200納米之間。
56.如權(quán)利要求36所述的方法,還包括: 在所述空腔內(nèi)選擇性地刻蝕凹槽至所述阱中之后且在所述空腔中形成所述溝道外延層之前，在空腔中形成具有比所述溝道外延層的摻雜度大的摻雜度的掩埋外延層。
57.如權(quán)利要求56所述的方法，其中，所述掩埋外延層厚度在0.3納米和15納米之間。
58.如權(quán)利要求56所述的方法，其中，所述掩埋外延層具有每平方厘米112個離子和113個離子之間的且具有狄拉克δ函數(shù)分布的離子摻雜濃度。
59.如權(quán)利要求56所述的方法，其中，所述掩埋外延層具有基本上在多個單一平面中的離子摻雜，其中每個單一平面的摻雜濃度分布具有相應的深度的狄拉克S分布。
60.如權(quán)利要求56所述的方法，其中，所述掩埋外延層是平板，其中，所述掩埋外延層的摻雜度是每立方厘米119個摻雜離子和121個摻雜離子之間。
61.如權(quán)利要求36所述的方法，還包括: 在所述空腔中的金屬層上形成蓋。
62.如權(quán)利要求61所述的方法，其中，所述蓋由如下之一構(gòu)成:多晶硅、非晶硅。
63.一種用于金屬氧化物半導體場效應晶體管MOSFET的制造方法，所述方法包括: 在阱上形成多晶硅柵極并且使用所述多晶硅柵極作為掩膜以形成源極區(qū)和漏極區(qū)； 在所述多晶硅柵極的兩側(cè)形成間隔區(qū)； 犧牲所述多晶硅柵極以在間隔區(qū)之間形成空腔； 刻蝕掉所述空腔內(nèi)的任何保護性氧化物； 在所述空腔內(nèi)選擇性地刻蝕凹槽至所述阱中； 在所述凹槽中形成具有第一摻雜度和第一層厚度的掩埋外延層；以及在所述凹槽中的所述掩埋外延層上形成溝道外延層，所述溝道外延層具有第二摻雜度和第二層厚度，所述掩埋外延層具有比所述溝道外延層的摻雜度高的摻雜度，所述溝道外延層接觸所述源極區(qū)和漏極區(qū)。
64.如權(quán)利要求63所述的方法，還包括: 在所述空腔中的所述溝道外延層上形成高介電常數(shù)的介電疊層；以及 在所述空腔中的所述高 介電常數(shù)的介電疊層上形成金屬柵極層。
65.如權(quán)利要求64所述的方法，其中，所述高介電常數(shù)的介電疊層的厚度在0.5納米和3納米之間。
66.如權(quán)利要求64所述的方法，其中，所述金屬柵極層的厚度在40納米和200納米之間。
67.如權(quán)利要求63所述的方法，其中，選擇性的刻蝕包括去除所述空腔內(nèi)的10納米和20納米之間的阱材料。
68.如權(quán)利要求63所述的方法，其中，形成每個外延層包括使用如下之一:原子層沉積、低溫外延、分子束外延。
69.如權(quán)利要求63所述的方法，其中，第一層厚度是0.3納米和15納米。
70.如權(quán)利要求63所述的方法，其中，所述掩埋外延層具有每平方厘米112個離子和113個離子之間的離子摻雜濃度，并且所述離子摻雜濃度按如下之一分布: 在單一平面中的狄拉克δ函數(shù)；在多個平面中的狄拉克δ函數(shù)。
71.如權(quán)利要求63所述的方法，其中，所述掩埋外延層具有每立方厘米119個摻雜離子和121個摻雜離子之間的摻雜度。
72.如權(quán)利要求63所述的方法，其中，所述溝道外延層具有每立方厘米O個摻雜離子和117個摻雜離子之間的離子摻雜濃度。
73.如權(quán)利要求63所述的方法，其中，所述溝道外延層厚度在I納米和25納米之間。
74.如權(quán)利要求63所述的方法，其中，所述高介電常數(shù)的電介質(zhì)是如下之一:鉿的混合氧化物、在過渡的二氧化硅層上的鉿氮氧化物。
75.如權(quán)利要求63所述的方法，還包括: 在所述空腔中的金屬層上形成蓋。
76.如權(quán)利要求75所述的方法，其中，所述蓋由如下之一構(gòu)成:多晶硅、非晶硅。
77.一種用于金屬氧化物半導體場效應晶體管MOSFET的制造方法，所述方法包括:在阱上形成多晶硅柵極并且使用所述多晶硅柵極作為掩膜以形成源極區(qū)和漏極區(qū)； 在所述多晶硅柵極的兩側(cè)形成間隔區(qū)； 犧牲所述多晶硅柵極以在間隔區(qū)之間形成空腔； 在所述空腔內(nèi)選擇性地刻蝕凹槽至所述阱中； 在所述凹槽中形成具有一溝道外延層厚度的溝道外延層； 在所述溝道外延層上形成高介電常數(shù)的介電疊層；以及 在所述高介電常數(shù)的介電疊層上形成金屬柵極層。
78.如權(quán)利要求77所述的方法，其中，所述溝道外延層具有O到117離子/cm3范圍內(nèi)的摻雜濃度。
79.如權(quán)利要求77所述的方法，其中，所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層使用不超過900°C的工藝形成。
80.如權(quán)利要求77所述的方法，其中，所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層使用不超過750°C的工藝形成。
81.如權(quán)利要求77所述的方法，其中，所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層使用不超過650°C的工藝形成。
82.如權(quán)利要求77所述的方法，其中，所述MOSFET是具有通過不同工藝制造的其它晶體管的集成電路的一部分，其中在所述溝道外延層、所述高介電常數(shù)的介電疊層和所述金屬柵極層形成后，所述集成電路的溫度不超過750°C。
83.如權(quán)利要求77所述的方法，所述高介電常數(shù)的介電疊層的厚度在0.5納米和3納米之間。
84.如權(quán)利要求77所述的方法，所述金屬柵極層的厚度在40納米和200納米之間。
85.如權(quán)利要求77所述的方法，其中，選擇性的刻蝕包括去除所述空腔內(nèi)的10納米和20納米之間的阱材料。
86.如權(quán)利要求77所述的方法，其中，形成所述溝道外延層包括使用如下之一:原子層沉積、低溫外延、分子束外延。
87.如權(quán)利要求77所述的方法，其中，所述溝道外延層厚度是I納米和25納米。
88.如權(quán)利要求77所述的方法，所述高介電常數(shù)的介電疊層是如下之一:鉿的混合氧化物、在過渡的二氧化硅層上的鉿氮氧化物。
89.如權(quán)利要求77所述的方法，還包括: 在所述空腔中的金屬層上形成蓋。
90.如權(quán)利要求89所述的方法，其中，所述蓋由如下之一構(gòu)成:多晶硅、非晶硅。
91.一種用于金屬氧化物半導體場效應晶體管MOSFET的制造方法，所述方法包括: 在阱上形成多晶硅柵極并且使用所述多晶硅柵極作為掩膜以形成源極區(qū)和漏極區(qū)； 在所述多晶硅柵極的兩側(cè)形成間隔區(qū)； 犧牲所述多晶硅柵極以在間隔區(qū)之間形成空腔； 在所述空腔內(nèi)選擇性地刻蝕凹槽至所述阱中； 在所述凹槽中形成溝道外延層； 在所述溝道外延層上形成介電層；以及 在所述介電層上形成柵極層。
92.如權(quán)利要求91所述的方法，還包括: 在形成所述溝道外延層之前，在所述凹槽的底部形成掩埋層。
93.如權(quán)利要求92所述的方法，其中，所述掩埋層具有比所述溝道外延層的摻雜度高的摻雜 度。
【文檔編號】H01L29/51GK104081529SQ201280051491
【公開日】2014年10月1日 申請日期:2012年6月2日 優(yōu)先權(quán)日:2011年8月22日
【發(fā)明者】阿森·阿塞諾夫, 加雷斯·羅伊 申請人:金本位模擬有限公司