半導體裝置的制造方法以及半導體裝置制造方法
【專利摘要】半導體裝置的制造方法包括：第1步驟，形成平面狀硅層，并于所述平面狀硅層上形成第1柱狀硅層與第2柱狀硅層；第2步驟，于所述第1柱狀硅層與所述第2柱狀硅層的周圍形成柵極絕緣膜，于所述柵極絕緣膜的周圍使金屬膜及多晶硅膜成膜，所述多晶硅膜的膜厚薄于所述第1柱狀硅層與所述第2柱狀硅層之間的間隔的一半，形成用于形成柵極配線的第3抗蝕劑，以形成所述柵極配線；以及第3步驟，堆積第4抗蝕劑，使所述第1柱狀硅層與所述第2柱狀硅層上部側(cè)壁的所述多晶硅膜露出，藉由蝕刻來去除露出的所述多晶硅膜，剝離所述第4抗蝕劑，藉由蝕刻來去除所述金屬膜，從而形成連接于所述柵極配線的第1柵極電極與第2柵極電極。
【專利說明】半導體裝置的制造方法以及半導體裝置
【技術領域】
[0001]本發(fā)明涉及一種半導體裝置的制造方法以及半導體裝置。
【背景技術】
[0002]半導體集成電路、尤其使用金屬氧化物半導體(Metal Oxide Semiconductor,M0S)晶體管(transistor)的集成電路正趨于高積體化的方向。隨著該高積體化，MOS晶體管已微細化至納米領域。當此種MOS晶體管的微細化發(fā)展時，存在下述問題，即:漏(leak)電流的抑制變得困難，從而會因確保必要電流量的要求而無法輕易減小電路的占有面積。為了解決此種問題，提出有環(huán)繞柵極晶體管(Surrounding Gate Transistor,以下稱作“SGT”)，其采用下述結構，即:相對于基板而沿垂直方向配置源極(source)、柵極(gate)、漏極(drain)，且柵極電極圍繞柱狀半導體層(例如參照專利文獻1、專利文獻2、專利文獻3)。
[0003]現(xiàn)有的SGT的制造方法中，形成氮化膜硬式屏蔽(hard mask)呈柱狀地形成的娃(silicon)柱，并形成硅柱下部的擴散層之后，堆積柵極材料，隨后對柵極材料進行平坦化并回蝕(etch back),于娃柱與氮化膜硬式屏蔽的側(cè)壁形成絕緣膜側(cè)墻(side wall)。隨后，形成用于柵極配線的抗蝕劑圖案(resist pattern),對柵極材料進行蝕刻(etching)之后，去除氮化膜硬式屏蔽，并于硅柱上部形成擴散層(例如參照專利文獻4)。
[0004]此種方法中，當硅柱間隔變窄時，必須將厚的柵極材料堆積于硅柱間，有時會于硅柱間形成被稱作空隙(void)的孔。當形成空隙時，在回蝕后于柵極材料中會出現(xiàn)孔。隨后為了形成絕緣膜側(cè)墻而堆積絕緣膜時，絕緣膜會堆積于空隙內(nèi)。因而，柵極材料加工困難。
[0005]因此，提出有一種方法:于硅柱形成后，形成柵極氧化膜，堆積薄的多晶硅后，形成覆蓋硅柱上部并用于形成柵極配線的抗蝕劑，對柵極配線進行蝕刻，隨后，堆積厚的氧化膜，使硅柱上部露出，將硅柱上部的薄的多晶硅去除，并藉由濕式蝕刻(wet etching)來去除厚的氧化膜(例如參照非專利文獻I)。
[0006]然而，并未提出用于對柵極電極使用金屬的方法。而且，必須形成覆蓋硅柱上部并用于形成柵極配線的抗蝕劑，因而，必須覆蓋娃柱上部而非自對準制程(self-alignmentprocess)。
[0007]現(xiàn)有技術文獻
[0008]專利文獻
[0009]專利文獻1:日本專利特開平2-71556號公報
[0010]專利文獻2:日本專利特開平2-188966號公報
[0011]專利文獻3:日本專利特開平3-145761號公報
[0012]專利文獻4:日本專利特開2009-182317號公報
[0013]非專利文獻
[0014]非專利文獻I:Yang, K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo 及 D.L.Kwong,“垂直娃納米線結構以及環(huán)繞柵極 MOSFET (Vertical Silicon-Nanowire Formation andGate-Al 1-Around MOSFET) ”, IEEE 電子組件快報(IEEE Electron Device Letters),VOL.29，N0.7，2008 年 7 月，ρρ791_794.
【發(fā)明內(nèi)容】

[0015]因此，本發(fā)明的目的在于提供一種使用薄的柵極材、為金屬柵極且為自對準制程的SGT的制造方法與最終獲得的SGT的結構。
[0016]本發(fā)明的第I觀點的半導體裝置的制造方法的特征在于包括:
[0017]第I步驟，于硅基板上形成平面狀硅層，
[0018]并于所述平面狀硅層上形成第I柱狀硅層與第2柱狀硅層；
[0019]第2步驟，于所述第I步驟之后，
[0020]于所述第I柱狀硅層與所述第2柱狀硅層的周圍形成柵極絕緣膜，
[0021]于所述柵極絕緣膜的周圍使金屬膜及多晶硅膜成膜，
[0022]所述多晶硅膜的膜厚薄于所述第I柱狀硅層與所述第2柱狀硅層之間的間隔的一半，
[0023]形成用于形成柵極配線的第3抗蝕劑，
[0024]藉由進行異向性蝕刻，從而形成所述柵極配線；以及
[0025]第3步驟，于所述第2步驟之后，
[0026]堆積第4抗蝕劑，使所述第I柱狀硅層與所述第2柱狀硅層上部側(cè)壁的所述多晶硅膜露出，藉由蝕刻來去除露出的所述多晶硅膜，剝離所述第4抗蝕劑，藉由蝕刻來去除所述金屬膜，從而形成連接于所述柵極配線的第I柵極電極與第2柵極電極。
[0027]而且，本發(fā)明的半導體裝置的制造方法中，藉由所述異向性蝕刻，所述第I柱狀硅層與所述第2柱狀硅層上部受到蝕刻。
[0028]而且，本發(fā)明的半導體裝置的制造方法中，用于形成所述柵極配線的所述第3抗蝕劑的上表面的高度，低于所述第I柱狀硅層與所述第2柱狀硅層上部的所述多晶硅膜的上表面的高度。
[0029]本發(fā)明的半導體裝置的制造方法還包括:
[0030]第4步驟，于所述第I柱狀硅層的上部形成第In型擴散層，
[0031]于所述第I柱狀硅層的下部與所述平面狀硅層的上部形成第2η型擴散層，
[0032]于所述第2柱狀硅層的上部形成第Ip型擴散層，
[0033]于所述第2柱狀硅層的下部與所述平面狀硅層的上部形成第2ρ型擴散層。
[0034]本發(fā)明的半導體裝置的制造方法還包括:
[0035]第5步驟，于所述第In型擴散層上、所述第2η型擴散層上、所述第Ip型擴散層、所述第2ρ型擴散層上、與所述柵極配線形成硅化物。
[0036]而且，本發(fā)明的第2觀點的半導體裝置的特征在于包括:
[0037]平面狀硅層，形成于硅基板上；
[0038]第I柱狀硅層及第2柱狀硅層，形成于所述平面狀硅層上；
[0039]柵極絕緣膜，形成于所述第I柱狀硅層的周圍；
[0040]第I柵極電極，包含金屬膜及多晶硅膜的積層結構，所述金屬膜及多晶硅膜形成于所述柵極絕緣膜的周圍；[0041]柵極絕緣膜，形成于所述第2柱狀硅層的周圍；
[0042]第2柵極電極，包含金屬膜及多晶硅膜的積層結構，所述金屬膜及多晶硅膜形成于所述柵極絕緣膜的周圍，
[0043]且所述多晶硅膜的膜厚薄于所述第I柱狀硅層與所述第2柱狀硅層之間的間隔的
一半;
[0044]柵極配線，連接于所述第I柵極電極及所述第2柵極電極，
[0045]且特征為，所述柵極配線的上表面的高度低于所述第I柵極電極及第2柵極電極的上表面的高度；
[0046]第In型擴散層，形成于所述第I柱狀硅層的上部；
[0047]第2η型擴散層，形成于所述第I柱狀硅層的下部與所述平面狀硅層的上部；
[0048]第Ip型擴散層，形成于所述第2柱狀硅層的上部；以及
[0049]第2ρ型擴散層，形成于所述第2柱狀硅層的下部與所述平面狀硅層的上部。
[0050]而且，本發(fā)明的半導體裝置中，所述柵極配線包含所述金屬膜與硅化物的積層結構。
[0051]而且，本發(fā)明的半導體裝置中，于所述第In型擴散層側(cè)壁形成的絕緣膜側(cè)墻的膜厚，厚于所述金屬膜及多晶硅膜的膜厚之和。
[0052]而且，本發(fā)明的半導體裝置中，所述柵極配線的中心線相對于連結所述第I柱狀硅層的中心點與所述第2柱狀硅層的中心點的線，而偏移第I規(guī)定量。
[0053]而且，本發(fā)明的半導體裝置包括:硅化物，形成于所述第In型擴散層及所述第2η型擴散層上與所述第Ip型擴散層及所述第2ρ型擴散層。
[0054](發(fā)明的效果)
[0055]根據(jù)本發(fā)明，可提供使用薄的柵極材、為金屬柵極且為自對準制程的SGT的制造方法與最終獲得的SGT的結構。
[0056]藉由將第I柱狀硅層104與第2柱狀硅層105的高度設為所需的柱狀硅層高度、與隨后在柵極配線蝕刻中削除的高度之和，從而實現(xiàn)自對準制程。
[0057]而且，藉由第2步驟與第3步驟而實現(xiàn)自對準制程，
[0058]所述第2步驟為:
[0059]于所述第I柱狀硅層與所述第2柱狀硅層的周圍形成柵極絕緣膜，
[0060]于所述柵極絕緣膜的周圍使金屬膜及多晶硅膜成膜，
[0061]所述多晶硅膜的膜厚薄于所述第I柱狀硅層與所述第2柱狀硅層之間的間隔的一半，
[0062]形成用于形成柵極配線的第3抗蝕劑，
[0063]藉由進行異向性蝕刻，從而形成所述柵極配線；
[0064]所述第3步驟為:
[0065]于所述第2步驟之后，
[0066]堆積第4抗蝕劑，使所述第I柱狀硅層與所述第2柱狀硅層上部側(cè)壁的所述多晶硅膜露出，藉由蝕刻來去除露出的所述多晶硅膜，剝離所述第4抗蝕劑，藉由蝕刻來去除所述金屬膜，從而形成連接于所述柵極配線的第I柵極電極與第2柵極電極。
[0067]由于為自對準制程，因此高積體化成為可能。[0068]而且，所述柵極配線包含所述金屬膜與硅化物的積層結構。由于硅化物與金屬膜直接接觸，因此可實現(xiàn)低電阻化。
[0069]于所述第In型擴散層側(cè)壁形成的絕緣膜側(cè)墻的膜厚，厚于所述金屬膜及多晶硅膜的膜厚之和。
[0070]當?shù)?抗蝕劑發(fā)生偏移且接觸(contact)孔蝕刻成為過蝕刻(over etch)時,可防止接觸部與柵極電極的短路。
[0071 ] 所述柵極配線的中心線相對于連結所述第I柱狀硅層的中心點與所述第2柱狀硅層的中心點的線，而偏移第I規(guī)定量。
[0072]容易形成連接第2n型擴散層與第2p型擴散層的硅化物。因而，可進行高積體化?！緦＠綀D】

【附圖說明】
[0073]圖1(A)是本發(fā)明的實施方式的半導體裝置的平面圖。圖1(B)是圖UA)的X_X'在線的剖面圖。圖1(C)是圖1(A)的Y-Yi在線的剖面圖。
[0074]圖2(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖2(B)是圖2(A)的X-X'在線的剖面圖。圖2(C)是圖2(A)的Y-Y'在線的剖面圖。
[0075]圖3(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖3(B)是圖3(A)的X-X'在線的剖面圖。圖3(C)是圖3(A)的Y-Y'在線的剖面圖。
[0076]圖4(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖4(B)是圖4(A)的X-X'在線的剖面圖。圖4(C)是圖4(A)的Y-Y'在線的剖面圖。
[0077]圖5(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖5(B)是圖5(A)的X-X'在線的剖面圖。圖5(c)是圖5(A)的Y-Y'在線的剖面圖。
[0078]圖6(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖6(B)是圖6(A)的X-X'在線的剖面圖。圖6(C)是圖6(A)的Y-Y'在線的剖面圖。
[0079]圖7(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖7(B)是圖7(A)的X-X'在線的剖面圖。圖7(C)是圖7(A)的Y-Y'在線的剖面圖。
[0080]圖8(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖8(B)是圖8(A)的X-X'在線的剖面圖。圖8(C)是圖8(A)的Y-Y'在線的剖面圖。
[0081]圖9(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖9(B)是圖9(A)的X-X'在線的剖面圖。圖9(C)是圖9(A)的Y-Y'在線的剖面圖。
[0082]圖10(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖10(B)是圖10(A)的X-X'在線的剖面圖。圖10(C)是圖10(A)的Y-Y'在線的剖面圖。
[0083]圖1l(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖1l(B)是圖1l(A)的X-X'在線的剖面圖。圖1l(C)是圖1l(A)的Y-Y'在線的剖面圖。
[0084]圖12(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖12(B)是圖12(A)的X-X'在線的剖面圖。圖12(C)是圖12(A)的Y-Y'在線的剖面圖。
[0085]圖13(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖13(B)是圖13(A)的X-X'在線的剖面圖。圖13(C)是圖13(A)的Y-Y'在線的剖面圖。
[0086]圖14(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖14(B)是圖14(A)的X-X'在線的剖面圖。圖14(C)是圖14(A)的Y-Y'在線的剖面圖。[0087]圖15(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖15(B)是圖15(A)的X-X'在線的剖面圖。圖15(C)是圖15(A)的Y-Y'在線的剖面圖。
[0088]圖16(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖16(B)是圖16(A)的X-X'在線的剖面圖。圖16(C)是圖16(A)的Y-Y'在線的剖面圖。
[0089]圖17(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖17(B)是圖17(A)的X-X'在線的剖面圖。圖17(C)是圖17(A)的Y-Y'在線的剖面圖。
[0090]圖18(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖18(B)是圖18(A)的X-X'在線的剖面圖。圖18(C)是圖18(A)的Y-Y'在線的剖面圖。
[0091]圖19(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖19(B)是圖19(A)的X-X'在線的剖面圖。圖19(C)是圖19(A)的Y-Y'在線的剖面圖。
[0092]圖20(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖20(B)是圖20(A)的X-X'在線的剖面圖。圖20(C)是圖20(A)的Y-Y'在線的剖面圖。
[0093]圖21(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖21(B)是圖21(A)的X-X'在線的剖面圖。圖21(C)是圖21(A)的Y-Y'在線的剖面圖。
[0094]圖22(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖22(B)是圖22(A)的X-X^在線的剖面圖。圖22(C)是圖22(A)的Y-Y^在線的剖面圖。
[0095]圖23(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖23(B)是圖23(A)的X-X^在線的剖面圖。圖23(C)是圖23(A)的Y-Y^在線的剖面圖。
[0096]圖24(A)是表示本實 施方式的半導體裝置的制造方法的平面圖。圖24(B)是圖24(A)的X-Xi在線的剖面圖。圖24(C)是圖24(A)的Y-Yi在線的剖面圖。
[0097]圖25(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖25(B)是圖25(A)的X-X'在線的剖面圖。圖25(C)是圖25(A)的Y-Y'在線的剖面圖。
[0098]圖26(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖26(B)是圖26(A)的X-X'在線的剖面圖。圖26(C)是圖26(A)的Y-Y'在線的剖面圖。
[0099]圖27(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖27(B)是圖27(A)的X-X'在線的剖面圖。圖27(C)是圖27(A)的Y-Y'在線的剖面圖。
[0100]圖28(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖28(B)是圖28(A)的X-X^在線的剖面圖。圖28(C)是圖28(A)的Y-Y^在線的剖面圖。
[0101]圖29(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖29(B)是圖29(A)的X-X^在線的剖面圖。圖29(C)是圖29(A)的Y-Y^在線的剖面圖。
[0102]圖30(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖30(B)是圖30(A)的X-X'在線的剖面圖。圖30(C)是圖30(A)的Y-Y'在線的剖面圖。
[0103]圖31(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖31(B)是圖31(A)的X-X'在線的剖面圖。圖31(C)是圖31(A)的Y-Y'在線的剖面圖。
[0104]圖32(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖32(B)是圖32(A)的X-X^在線的剖面圖。圖32(C)是圖32(A)的Y-Y^在線的剖面圖。
[0105]圖33(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖33(B)是圖33(A)的X-X^在線的剖面圖。圖33(C)是圖33(A)的Y-Y^在線的剖面圖。
[0106]圖34(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖34(B)是圖34(A)的X-Xi在線的剖面圖。圖34(C)是圖34(A)的Y-Yi在線的剖面圖。
[0107]圖35(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖35(B)是圖35(A)的X-X'在線的剖面圖。圖35(C)是圖35(A)的Y-Y'在線的剖面圖。
[0108]圖36(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖36(B)是圖36(A)的X-X'在線的剖面圖。圖36(C)是圖36(A)的Y-Y'在線的剖面圖。
[0109]圖37(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖37(B)是圖37(A)的X-X'在線的剖面圖。圖37(C)是圖37(A)的Y-Y'在線的剖面圖。
[0110]圖38(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖38(B)是圖38(A)的X-X^在線的剖面圖。圖38(C)是圖38(A)的Y-Y^在線的剖面圖。
[0111]圖39㈧是表示本實施方式的半導體裝置的制造方法的平面圖。圖39⑶是圖39(A)的X-X'在線的剖面圖。圖39(C)是圖39(A)的Y-Y'在線的剖面圖。
[0112]圖40(A)是表示本實施方式的半導體裝置的制造方法的平面圖。圖40(B)是圖40 (A)的X-Xi在線的剖面圖。圖40(C)是圖40(A)的Y-Yi在線的剖面圖。
【具體實施方式】
[0113]以下，參照圖2 (A)、圖2 (B)、圖2 (C)~圖40 (A)、圖40 (B)、圖40 (C)，對本發(fā)明的實施方式的具有SGT結構的半導體裝置的制造步驟進行說明。
[0114]以下，表示第I步驟，即:于硅基板101上形成平面狀硅層107，并于平面狀硅層107上形成第I柱狀硅層104與第2柱狀硅層105。
[0115]首先，如圖2 (A)、圖 2 (B)、圖2 (C)所示，于硅基板101上形成第I抗蝕劑102、103，該第I抗蝕劑102、103用于形成第I柱狀娃層104與第2柱狀娃層105。
[0116]繼而，如圖3(A)、圖3(B)、圖3(C)所示，對硅基板101進行蝕刻，形成第I柱狀硅層104與第2柱狀硅層105。較為理想的是，第I柱狀硅層104與第2柱狀硅層105的高度是設為所需的柱狀硅層高度與隨后在柵極配線蝕刻中削除的高度之和。
[0117]繼而，如圖4(A)、圖4(B)、圖4(C)所示，剝離第I抗蝕劑102、103。
[0118]繼而，如圖5(A)、圖5(B)、圖5(C)所示，形成用于形成平面狀硅層107的第2抗蝕劑 106。
[0119]繼而，如圖6(A)、圖6(B)、圖6(C)所示，對硅基板101進行蝕刻，以形成平面狀硅層 107。
[0120]繼而，如圖7 (A)、圖7 (B)、圖7 (C)所示，剝離第2抗蝕劑106。
[0121 ] 繼而，如圖8 (A)、圖8 (B)、圖8 (C)所示，于平面狀硅層107的周圍形成組件分離膜108。
[0122]藉由以上內(nèi)容而示出第I步驟，即:于硅基板101上形成平面狀硅層107，并于平面狀娃層107上形成第I柱狀娃層104與第2柱狀娃層105。
[0123]繼而，表示第2步驟，SP:
[0124]于所述第I柱狀硅層104與所述第2柱狀硅層105的周圍形成柵極絕緣膜109，
[0125]于所述柵極絕緣膜109的周圍，使金屬膜110及多晶硅膜111成膜，
[0126]所述多晶硅膜111的膜厚薄于所述第I柱狀硅層104與所述第2柱狀硅層105之間的間隔的一半，[0127]形成用于形成柵極配線114c的第3抗蝕劑112，
[0128]藉由進行異向性蝕刻，從而形成所述柵極配線114c。
[0129]繼而，如圖9 (A)、圖9 (B)、圖9 (C)所示，于所述第I柱狀硅層104與所述第2柱狀硅層105的周圍，形成柵極絕緣膜109，
[0130]于所述柵極絕緣膜109的周圍，使金屬膜110及多晶硅膜111成膜。此時，使用薄的多晶硅膜。因而，可防止于多晶硅膜中形成空隙。
[0131]金屬膜110只要是氮化鈦等被用于半導體步驟且設定晶體管的臨限值電壓的金屬即可。
[0132]柵極絕緣膜109只要是氧化膜、氮氧化膜、高介電質(zhì)膜等被用于半導體步驟的膜即可。
[0133]繼而，如圖10(A)、圖10 (B)、圖10(C)所示，形成用于形成柵極配線114c的第3抗蝕劑112。于本實施例中，以抗蝕劑高度低于柱狀硅層的方式進行記載?？紤]其原因在于:當柱狀硅層的高度高時，柱狀硅層上部的抗蝕劑厚度變薄，或者，柱狀硅層上部的多晶硅會露出。隨著柵極配線寬度變細，柱狀硅層上部的多晶硅變得容易露出。
[0134]抗蝕劑高度亦可高于柱狀硅層。
[0135]而且，此時，較佳的是，以用于柵極配線的第3抗蝕劑112的中心線相對于連結第I柱狀硅層104的中心點與第2柱狀硅層105的中心點的線而偏移的方式，來形成第3抗蝕劑112。這是為了便于形成連接第2n型擴散層118與第2p型擴散層121的硅化物。
[0136]繼而，如圖11(A)、圖11 (B)、圖1l(C)所示，對多晶硅膜111與金屬膜110進行蝕刻。
[0137]形成多晶硅膜111a、多晶硅膜111b、多晶硅膜111c。此時，若柱狀硅層上部的抗蝕劑厚度薄，或者柱狀硅層上部的多晶硅露出，則于蝕刻過程中，柱狀硅層上部有時會受到蝕亥IJ。此時，只要在形成柱狀硅層時，將該柱狀硅層的高度設為所需的柱狀硅層高度與隨后在柵極配線蝕刻中削除的高度之和即可。因而，本發(fā)明的制造步驟成為自對準制程。
[0138]而且，由于隨后對金屬膜110進行蝕刻，因此亦可將本步驟設為多晶硅膜111的蝕刻。
[0139]繼而，如圖12(A)、圖12 (B)、圖12(C)所示，剝離第3抗蝕劑112。
[0140]藉由以上內(nèi)容，示出第2步驟，SP:
[0141]于所述第I柱狀硅層104與所述第2柱狀硅層105的周圍形成柵極絕緣膜109，
[0142]于所述柵極絕緣膜109的周圍，使金屬膜110及多晶硅膜111成膜，
[0143]所述多晶硅膜111的膜厚薄于所述第I柱狀硅層104與所述第2柱狀硅層105之間的間隔的一半，
[0144]形成用于形成柵極配線114c的第3抗蝕劑112，
[0145]藉由進行異向性蝕刻，從而形成所述柵極配線114c。
[0146]繼而，表示第3步驟，即:堆積第4抗蝕劑113，使所述第I柱狀硅層104與所述第2柱狀硅層105上部側(cè)壁的所述多晶硅膜11 la、11 Ib露出，藉由蝕刻來去除露出的所述多晶硅膜llla、lllb，剝離所述第4抗蝕劑113，藉由蝕刻來去除所述金屬膜110，從而形成連接于所述柵極配線114c的第I柵極電極114b與第2柵極電極114a。
[0147]如圖13(A)、圖13 (B)、圖13(C)所示，堆積第4抗蝕劑113，使所述第I柱狀硅層104與所述第2柱狀娃層105上部側(cè)壁的所述多晶娃膜IllbUlla露出。較佳的是使用抗蝕劑回蝕。而且，亦可使用旋涂玻璃(spin-on-glass)等的涂布膜。
[0148]繼而，如圖14(A)、圖14(B)、圖14(C)所示，藉由蝕刻來去除露出的所述多晶硅膜llla、lllb。較佳的是等向性干式蝕亥Ij (dry etching)。
[0149]繼而，如圖15(A)、圖15 (B)、圖15(C)所示，剝離第4抗蝕劑113。
[0150]繼而，如圖16(A)、圖16 (B)、圖16(C)所示，藉由蝕刻來去除所述金屬膜110，從而在第I柱狀娃層104側(cè)壁形成金屬膜IlOb,在第2柱狀娃層105側(cè)壁形成金屬膜IIOa,在多晶硅膜Illc下形成金屬膜110c。較佳的是等向性蝕刻。
[0151]由金屬膜IlOb與多晶硅膜Illb形成第I柵極電極114b，
[0152]由金屬膜IlOa與多晶硅膜Illa形成第2柵極電極114a，
[0153]由金屬膜IlOc與多晶硅膜Illc形成柵極配線114c。因而，成為自對準制程。
[0154]藉由以上內(nèi)容，示出第3步驟，即:堆積第4抗蝕劑113，使所述第I柱狀硅層104與所述第2柱狀硅層105上部側(cè)壁的所述多晶硅膜IllaUllb露出，藉由蝕刻來去除露出的所述多晶硅膜llla、lllb，剝離所述第4抗蝕劑113，藉由蝕刻來去除所述金屬膜110，從而形成連接于所述柵極配線114c的第I柵極電極114b與第2柵極電極114a。
[0155]繼而，表示第4步驟，SP:
[0156]于第I柱狀硅層104的上部形成第In型擴散層117，
[0157]于第I柱狀硅層104的下部與平面狀硅層107的上部形成第2n型擴散層118，
[0158]于第2柱狀硅層105的上部形成第Ip型擴散層120，于第2柱狀硅層105的下部與平面狀硅層107的上部形成第2p型擴散層121。
[0159]如圖17(A)、圖17 (B)、圖17(C)所示，堆積氧化膜115。
[0160]繼而，如圖18 (A)、圖18 (B)、圖18 (C)所示，形成第5抗蝕劑116，該第5抗蝕劑116用于形成第In型擴散層117與第2n型擴散層118。
[0161]繼而，如圖19(A)、圖19 (B)、圖19(C)所示，注入砷，形成第In型擴散層117與第2n型擴散層118。
[0162]繼而，如圖20(A)、圖20 (B)、圖20(C)所示，剝離第5抗蝕劑116。
[0163]繼而，如圖21 (A)、圖21 (B)、圖21 (C)所示，形成第6抗蝕劑119，該第6抗蝕劑119用于形成第Ip型擴散層120與第2p型擴散層121。
[0164]繼而，如圖22 (A)、圖22 (B)、圖22 (C)所示，注入硼或氟化硼，形成第Ip型擴散層120與第2p型擴散層121。
[0165]繼而，如圖23(A)、圖23 (B)、圖23(C)所示，剝離第6抗蝕劑119。
[0166]繼而，如圖24(A)、圖24 (B)、圖24(C)所示，堆積氮化膜122，并進行熱處理。
[0167]藉由以上內(nèi)容，示出第4步驟，SP:
[0168]于第I柱狀硅層104的上部形成第In型擴散層117，
[0169]于第I柱狀硅層104的下部與平面狀硅層107的上部形成第2n型擴散層118，
[0170]于第2柱狀硅層105的上部形成第Ip型擴散層120，于第2柱狀硅層105的下部與平面狀硅層107的上部形成第2p型擴散層121。
[0171]繼而，表示第5步驟，即:于第In型擴散層117上、第2n型擴散層118上、第Ip型擴散層120、第2p型擴散層121上與柵極配線114c形成硅化物。[0172]如圖25 (A)、圖25 (B)、圖25 (C)所示，對氮化膜122進行蝕刻，形成氮化膜側(cè)墻123、124、125。
[0173]繼而，如圖26(A)、圖26 (B)、圖26(C)所示，對氧化膜進行蝕刻，形成氧化膜側(cè)墻127、126、128。由氮化膜側(cè)墻123與氧化膜側(cè)墻127構成絕緣膜側(cè)墻129，由氮化膜側(cè)墻124與氧化膜側(cè)墻126構成絕緣膜側(cè)墻130，由第I柱狀硅層104側(cè)壁的氮化膜側(cè)墻125與氧化膜側(cè)墻128構成絕緣膜側(cè)墻131，由第2柱狀硅層105側(cè)壁的氮化膜側(cè)墻125與氧化膜側(cè)墻128構成絕緣膜側(cè)墻132。
[0174]此時，較佳的是，于第In型擴散層117側(cè)壁形成的絕緣膜側(cè)墻129的膜厚，厚于金屬膜IlOb及多晶硅膜Illb的膜厚之和。
[0175]若于第In型擴散層117側(cè)壁形成的絕緣膜側(cè)墻129的膜厚，厚于金屬膜IlOb及多晶硅膜Illb的膜厚之和，則于形成接觸部時，接觸部與柵極電極114b的絕緣變得容易。
[0176]繼而，如圖27 (A)、圖27 (B)、圖27 (C)所示，堆積金屬并進行熱處理，并去除未反應的金屬，藉此，于第In型擴散層117上、第2n型擴散層118上、第Ip型擴散層120、第2p型擴散層121上與柵極配線114c形成硅化物134、138、136、137、133、135。
[0177]第2n型擴散層118與第2p型擴散層121將藉由硅化物138而連接。柵極配線114c的中心線相對于連結第I柱狀硅層104的中心點與第2柱狀硅層105的中心點的線而偏移，因此容易形成娃化物138。因而，可進彳丁聞積體化。
[0178]而且，由于多晶硅膜配線Illc薄，因此柵極配線114c容易成為金屬膜IlOc與硅化物133的積層結構。由于硅化物133與金屬膜IlOc直接接觸，因此可實現(xiàn)低電阻化。
[0179]藉由以上內(nèi)容，示出第5步驟，S卩:于第In型擴散層117上、第2n型擴散層118上、第Ip型擴散層120、第2p型擴散層121上與柵極配線114c形成硅化物。
[0180]繼而，如圖28(A)、圖28(B)、圖28(C)所示，使氮化膜等接觸阻擋層(contactstopper) 139成膜，形成層間絕緣膜140。
[0181]繼而，如圖29 (A)、圖29 (B)、圖29 (C)所示，形成用于形成接觸孔142、143的第7抗蝕劑141。
[0182]繼而，如圖30 (A)、圖30 (B)、圖30 (C)所示，對層間絕緣膜140進行蝕刻，從而形成接觸孔142、143。若于第In型擴散層117側(cè)壁形成的絕緣膜側(cè)墻129的膜厚，厚于金屬膜IlOb及多晶硅膜Illb的膜厚之和，則當?shù)?抗蝕劑發(fā)生偏移且接觸孔蝕刻成為過蝕刻時，可防止接觸部與柵極電極114b的短路。
[0183]繼而，如圖31(A)、圖31 (B)、圖31(C)所示，剝離第7抗蝕劑141。
[0184]繼而，如圖32 (A)、圖32 (B)、圖32 (C)所示，形成用于形成接觸孔145、146的第8抗蝕劑144。
[0185]繼而，如圖33 (A)、圖33 (B)、圖33 (C)所示，對層間絕緣膜140進行蝕刻，形成接觸孔 145、146。
[0186]繼而，如圖34(A)、圖34 (B)、圖34 (C)所示，剝離第8抗蝕劑144。
[0187]繼而，如圖35 (A)、圖35 (B)、圖35 (C)所示，對接觸阻擋層139進行蝕刻，去除接觸孔142、143、接觸孔145、146下的接觸阻擋層139。
[0188]繼而，如圖36(A)、圖36 (B)、圖36(C)所示，堆積金屬，形成接觸部147、148、149、150。[0189]繼而，如圖37(A)、圖37(B)、圖37(C)所示，堆積用于金屬配線的金屬151。
[0190]繼而，如圖38 (A)、圖38 (B)、圖38 (C)所示，形成用于形成金屬配線的第9抗蝕劑152、153、154、155。
[0191]繼而，如圖39 (A)、圖39 (B)、圖39 (C)所示，對金屬151進行蝕刻，形成金屬配線156、157、158、159。
[0192]繼而，如圖40 (A)、圖40 (B)、圖40 (C)所示，剝離第9抗蝕劑152、153、154、155。
[0193]藉由以上內(nèi)容，示出使用薄的柵極材、為金屬柵極且為自對準制程的SGT的制造方法。
[0194]圖1(A)、圖1 (B)、圖1(C)表示藉由所述制造方法而獲得的半導體裝置的結構。
[0195]如圖1 (A)、圖1 (B)、圖1 (C)所示，半導體裝置包括:
[0196]平面狀娃層107,形成于娃基板101上；
[0197]第I柱狀硅層104及第2柱狀硅層105，形成于所述平面狀硅層107上；
[0198]柵極絕緣膜109，形成于所述第I柱狀硅層104的周圍；
[0199]第I柵極電極114b,包含金屬膜IlOb及多晶娃膜Illb的積層結構,該金屬膜IlOb及多晶硅膜Illb形成于所述柵極絕緣膜109的周圍；
[0200]柵極絕緣膜109，形成于所述第2柱狀硅層105的周圍；
[0201]第2柵極電極114a,包含金屬膜I IOa及多晶娃膜Illa的積層結構,該金屬膜IlOa及多晶硅膜Illa形成于所述柵極絕緣膜109的周圍，
[0202]且所述多晶硅膜IllbUlla的膜厚薄于所述第I柱狀硅層104與所述第2柱狀硅層105之間的間隔的一半；
[0203]柵極配線114c，連接于所述第I柵極電極114b及所述第2柵極電極114a，
[0204]且特征為，所述柵極配線114c的上表面的高度低于所述第I柵極電極114b及第2柵極電極114a的上表面的高度；
[0205]第In型擴散層117，形成于所述第I柱狀硅層104的上部；
[0206]第2n型擴散層118，形成于所述第I柱狀硅層104的下部與所述平面狀硅層107的上部；
[0207]第Ip型擴散層120，形成于所述第2柱狀硅層105的上部；以及
[0208]第2p型擴散層121，形成于所述第2柱狀硅層105的下部與所述平面狀硅層107的上部。
[0209]而且，所述柵極配線114c包含所述金屬膜IlOc與硅化物133的積層結構。由于硅化物133與金屬膜IlOc直接接觸，因此可實現(xiàn)低電阻化。
[0210]于所述第In型擴散層117側(cè)壁形成的絕緣膜側(cè)墻129的膜厚，厚于所述金屬膜IlOb及多晶硅膜Illb的膜厚之和。
[0211]當?shù)?抗蝕劑發(fā)生偏移且接觸孔蝕刻成為過蝕刻時，可防止接觸部148與柵極電極114b的短路。
[0212]所述柵極配線114c的中心線相對于連結所述第I柱狀硅層104的中心點與所述第2柱狀硅層105的中心點的線，而偏移第I規(guī)定量。
[0213]容易形成連接第2n型擴散層118與第2p型擴散層121的硅化物138。因而，可進行高積體化。[0214]再者，本發(fā)明并不脫離其廣義的精神與范圍，可采用各種實施方式以及變形。而且，所述實施方式是用于說明本發(fā)明的一實施例，并不限定本發(fā)明的范圍。
[0215]例如，于所述實施例中，將P型(包括P+型)與η型(包括η+型)分別設為相反的導電型的半導體裝置的制造方法、以及藉由該方法獲得的半導體裝置當然亦包含于本發(fā)明的技術范圍內(nèi)。
[0216]符號說明:
[0217]101:硅基板
[0218]102、103:第 I 抗蝕劑
[0219]104:第I柱狀硅層
[0220]105:第2柱狀硅層
[0221]106:第2抗蝕劑
[0222]107:平面狀硅層
[0223]108:組件分離膜
[0224]109:柵極絕緣膜
[0225]110:金屬膜
[0226]IlOa:金屬膜
[0227]IlOb:金屬膜
[0228]IlOc:金屬膜
[0229]111:多晶硅膜
[0230]Illa:多晶硅膜
[0231]Illb:多晶硅膜
[0232]Illc:多晶硅配線
[0233]112:第3抗蝕劑
[0234]113:第4抗蝕劑
[0235]114a:第2柵極電極
[0236]114b:第I柵極電極
[0237]114c:柵極配線
[0238]115:氧化膜
[0239]116:第5抗蝕劑
[0240]117:第In型擴散層
[0241]118:第2n型擴散層
[0242]119:第6抗蝕劑
[0243]120:第Ip型擴散層
[0244]121:第2p型擴散層
[0245]122:氮化膜
[0246]123:氮化膜側(cè)墻
[0247]124:氮化膜側(cè)墻
[0248]125:氮化膜側(cè)墻
[0249]126:氧化膜側(cè)墻[0250]127:氧化膜側(cè)墻
[0251]128:氧化膜側(cè)墻
[0252]129:絕緣膜側(cè)墻
[0253]130:絕緣膜側(cè)墻
[0254]131:絕緣膜側(cè)墻
[0255]132:絕緣膜側(cè)墻
[0256]133:硅化物
[0257]134:硅化物
[0258]135:硅化物
[0259]136:硅化物
[0260]137:硅化物
[0261]138:硅化物
[0262]139:接觸阻擋層
[0263]140:層間絕緣 膜
[0264]141:第7抗蝕劑
[0265]142:接觸孔
[0266]143:接觸孔
[0267]144 --第8抗蝕劑
[0268]145:接觸孔
[0269]146:接觸孔
[0270]147:接觸部
[0271]148:接觸部
[0272]149:接觸部
[0273]150:接觸部
[0274]151:金屬
[0275]152:第9抗蝕劑
[0276]153:第9抗蝕劑
[0277]154:第9抗蝕劑
[0278]155:第9抗蝕劑
[0279]156:金屬配線
[0280]157:金屬配線
[0281]158:金屬配線
[0282]159:金屬配線
【權利要求】
1.一種半導體裝置的制造方法，其特征在于，包括: 第I步驟，于硅基板上形成平面狀硅層， 并于所述平面狀硅層上形成第I柱狀硅層與第2柱狀硅層； 第2步驟，于所述第I步驟之后， 于所述第I柱狀硅層與所述第2柱狀硅層的周圍形成柵極絕緣膜， 于所述柵極絕緣膜的周圍使金屬膜及多晶硅膜成膜，所述多晶硅膜的膜厚薄于所述第I柱狀硅層與所述第2柱狀硅層之間的間隔的一半， 形成用于形成柵極配線的第3抗蝕劑， 藉由進行異向性蝕刻，從而形成所述柵極配線；以及 第3步驟，于所述第2步驟之后， 堆積第4抗蝕劑，使所述第I柱狀硅層與所述第2柱狀硅層上部側(cè)壁的所述多晶硅膜露出，藉由蝕刻來去除露出的所述多晶硅膜，剝離所述第4抗蝕劑，藉由蝕刻來去除所述金屬膜，從而形成連接于所述柵極配線的第I柵極電極與第2柵極電極。
2.根據(jù)權利要求1所述的半導體裝置的制造方法，其中，藉由所述異向性蝕刻，所述第I柱狀硅層與所述第2柱狀硅層上部受到蝕刻。
3.根據(jù)權利要求1所述的半導體裝置的制造方法，其中，用于形成所述柵極配線的所述第3抗蝕劑的上表面的 高度，低于所述第I柱狀硅層與所述第2柱狀硅層上部的所述多晶硅膜的上表面的高度。
4.根據(jù)權利要求1所述的半導體裝置的制造方法，還包括: 第4步驟，于所述第I柱狀硅層的上部形成第In型擴散層，于所述第I柱狀硅層的下部與所述平面狀硅層的上部形成第2n型擴散層， 于所述第2柱狀硅層的上部形成第Ip型擴散層，于所述第2柱狀硅層的下部與所述平面狀硅層的上部形成第2p型擴散層。
5.根據(jù)權利要求4所述的半導體裝置的制造方法，還包括: 第5步驟，于所述第In型擴散層上、所述第2n型擴散層上、所述第Ip型擴散層、所述第2p型擴散層上、與所述柵極配線形成硅化物。
6.一種半導體裝置，其特征在于，包括: 平面狀硅層，形成于硅基板上； 第I柱狀硅層及第2柱狀硅層，形成于所述平面狀硅層上； 柵極絕緣膜，形成于所述第I柱狀硅層的周圍； 第I柵極電極，包含金屬膜及多晶硅膜的積層結構，所述金屬膜及多晶硅膜形成于所述柵極絕緣膜的周圍； 柵極絕緣膜，形成于所述第2柱狀硅層的周圍； 第2柵極電極，包含金屬膜及多晶硅膜的積層結構，所述金屬膜及多晶硅膜形成于所述柵極絕緣膜的周圍， 且所述多晶硅膜的膜厚薄于所述第I柱狀硅層與所述第2柱狀硅層之間的間隔的一半; 柵極配線，連接于所述第I柵極電極及所述第2柵極電極， 且特征為，所述柵極配線的上表面的高度低于所述第I柵極電極及第2柵極電極的上表面的高度； 第In型擴散層，形成于所述第I柱狀硅層的上部； 第2η型擴散層，形成于所述第I柱狀硅層的下部與所述平面狀硅層的上部； 第Ip型擴散層，形成于所述第2柱狀硅層的上部；以及 第2ρ型擴散層，形成于所述第2柱狀硅層的下部與所述平面狀硅層的上部。
7.根據(jù)權利要求6所述的半導體裝置，其中，所述柵極配線包含所述金屬膜與硅化物的積層結構。
8.根據(jù)權利要求6所述的半導體裝置，其中，于所述第In型擴散層側(cè)壁形成的絕緣膜側(cè)墻的膜厚，厚于所述金屬膜及多晶硅膜的膜厚之和。
9.根據(jù)權利要求6所述的半導體裝置，其中，所述柵極配線的中心線相對于連結所述第I柱狀硅層的中心點與所述第2柱狀硅層的中心點的線，而偏移第I規(guī)定量。
10.根據(jù)權利要求9所述的半導體裝置，包括: 硅化物，形成于所述第In型擴散層及所述第2η型擴散層上與所述第Ip型擴散層及所述第2ρ型擴散層。
【文檔編號】H01L29/78GK103582937SQ201280026610
【公開日】2014年2月12日 申請日期:2012年6月8日 優(yōu)先權日:2012年6月8日
【發(fā)明者】舛岡富士雄, 原田望, 中村広記, 李翔, 王新朋, 陳智賢, 阿席特·拉瑪昌德拉·卡瑪斯, 拿伐布·星 申請人:新加坡優(yōu)尼山帝斯電子私人有限公司