專利名稱：一種元胞結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于功率半導(dǎo)體器件靜電放電技術(shù)領(lǐng)域，尤其涉及一種元胞結(jié)構(gòu)。
背景技術(shù)：
靜電放電(Electrostatic Discharge, ESD)是造成大多數(shù)電子組件受到破壞的重要因素，為了避免電子組件遭受破壞，電子工程師們想了很多應(yīng)對(duì)策略，其中一個(gè)主流思想是對(duì)單個(gè)器件或者集成電路進(jìn)行ESD設(shè)計(jì)，即通過加入ESD防護(hù)組件來保護(hù)需要被保護(hù)的器件或者集成電路。被廣泛采用的ESD防護(hù)組件有二極管(Diode)、雙極型晶體管(NPN/PNP)、金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)、硅控整流器(SCR)等。Edward John Coyne等人提出一種靜電防護(hù)組件(參見文獻(xiàn)1:Edward John Coyneet al, ELECTROSTATIC PROTECTION DEVICE, In May 5,2011, US2011/0101444A1, UnitedStates Patent),通過引入縱向NPN作為ESD保護(hù)組件,來提高抗ESD能力。另外,Sh1-TronLin等人提出一種閉合柵MOSFET結(jié)構(gòu)(參見文獻(xiàn)2:Sh1-Tron Lin et al, DISTRIBUTEDMOSFET STRUCTURE WITH ENCLOSED GATE FOR IMPROVED TRANSISTOR SIZE/LAYOUT AREARATIO AND UNIFORM ESD TRIGGERING, In Dec 14，1999，US6, 002，156，United StatesPatent)，通過分布的閉合柵MOSFET結(jié)構(gòu)作為ESD防護(hù)組件來提高抗ESD能力。然而，這些ESD防護(hù)組件的形成相對(duì)比較復(fù)雜，且需要額外的掩膜版，在提升ESD能力的同時(shí)也增加了成本。因此，需要提出一種新的功率半導(dǎo)體器件，以解決現(xiàn)有技術(shù)中ESD防護(hù)組件為提高抗ESD能力而需額外增加掩膜版，且形成相對(duì)比較復(fù)雜的問題。

實(shí)用新型內(nèi)容本實(shí)用新型的目的在于提供一種元胞結(jié)構(gòu)，以便將串聯(lián)的電阻作為一種ESD防護(hù)組件，來提升ESD能力。為解決上述問題，本實(shí)用新型提供一種元胞結(jié)構(gòu)，多個(gè)所述元胞排列形成元胞陣列結(jié)構(gòu)而形成具有第一端口、第二端口和第三端口的功率半導(dǎo)體器件，所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一電阻，每個(gè)所述元胞包括:—外延層；一第二型輕摻雜區(qū)，形成于所述外延層中；第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)，分別形成于所述第二型輕摻雜區(qū)中；重?fù)诫s區(qū)短接孔，形成于所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)上；柵介質(zhì)層，形成于外延層、緊鄰?fù)庋訉拥牡诙洼p摻雜區(qū)及緊鄰第二型輕摻雜區(qū)的部分第一型重?fù)诫s區(qū)的表面上；第一多晶硅條，形成于所述柵介質(zhì)層上；其中，所有所述元胞中的第一型重?fù)诫s區(qū)和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈诙丝谶B接的電阻。進(jìn)一步的，所述功率半導(dǎo)體器件為MOSFET、IGBT、雙極型晶體管中的任意一種或由MOSFET、IGBT和雙極型晶體管衍生出來的功率半導(dǎo)體器件；其中，所述功率半導(dǎo)體器件為MOSFET時(shí)，所述MOSFET的第一端口、第二端口和第三端口分別對(duì)應(yīng)柵極端、源極端和漏極端；所述功率半導(dǎo)體器件為IGBT時(shí)，所述IGBT的第一端口、第二端口和第三端口分別對(duì)應(yīng)柵極端、發(fā)射極端和集電極端；所述功率半導(dǎo)體器件為雙極型晶體管時(shí)，所述雙極型晶體管的第一端口、第二端口和第三端口分別對(duì)應(yīng)基極端、發(fā)射極端和集電極端。進(jìn)一步的，所有所述元胞中的第一型重?fù)诫s區(qū)連接在一起，其中一個(gè)元胞的第一型重?fù)诫s區(qū)上設(shè)有第二端口 ；所有所述元胞中的重?fù)诫s區(qū)短接孔連接在一起，其中另一個(gè)元胞的重?fù)诫s區(qū)短接孔形成源極或發(fā)射極。進(jìn)一步的，所述元胞為條形、方形、六邊形或圓形。進(jìn)一步的，所述元胞陣列結(jié)構(gòu)為圓形陣列、方形陣列、六邊形陣列。進(jìn)一步的，所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的間距和/或所述重?fù)诫s區(qū)短接孔和第一型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的間距。與現(xiàn)有技術(shù)相比，本實(shí)用新型公開了通過多個(gè)元胞排列形成元胞陣列結(jié)構(gòu)而形成具有第一端口、第二端口和第三端口的功率半導(dǎo)體器件，所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一電阻，每個(gè)所述元胞包括:一外延層；一第二型輕摻雜區(qū)，形成于所述外延層中；第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)，分別形成于所述第二型輕摻雜區(qū)中；重?fù)诫s區(qū)短接孔，形成于所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)上；柵介質(zhì)層，形成于外延層、緊鄰?fù)庋訉拥牡诙洼p摻雜區(qū)及緊鄰第二型輕摻雜區(qū)的部分第一型重?fù)诫s區(qū)的表面上；第一多晶硅條，形成于所述柵介質(zhì)層上；其中，所有所述元胞中的第一型重?fù)诫s區(qū)和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈诙丝谶B接的電阻。與所述第二端口連接的電阻作為一種ESD防護(hù)組件，來提升ESD能力，不僅對(duì)提升ESD能力非常有效，且電阻的形成無需額外增加掩膜版和工藝流程，有效降低了成本。同時(shí)，電阻大小可通過對(duì)被保護(hù)器件版圖結(jié)構(gòu)稍作調(diào)整，就能適應(yīng)多種等級(jí)ESD需求，設(shè)計(jì)靈活度大。

圖1為本實(shí)用新型具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法的框架示意圖；圖2A至圖2C為本實(shí)用新型具有抗靜電放電能力的功率半導(dǎo)體器件的結(jié)構(gòu)示意圖；圖3至圖5為本實(shí)用新型實(shí)施例一中具有抗靜電放電能力的功率半導(dǎo)體器件的柵極端串聯(lián)條形電阻形成柵極的圓形陣列版圖結(jié)構(gòu)；圖6為圖5所示的VDMOS的柵極端串聯(lián)條形電阻形成柵極的制造方法的框圖；圖7為圖6所示的VDMOS的柵極端串聯(lián)條形電阻形成柵極的制造方法的測試結(jié)果示意圖；圖8至圖9為本實(shí)用新型實(shí)施例二中具有抗靜電放電能力的功率半導(dǎo)體器件的源極端串聯(lián)條形電阻形成源極的圓形陣列版圖結(jié)構(gòu)；圖10為圖8所示的VDMOS的源極端串聯(lián)條形電阻形成源極的制造方法的框圖；圖11為圖10所示的VDMOS的源極端串聯(lián)條形電阻形成源極的制造方法的測試結(jié)果示意圖；圖12為本實(shí)用新型實(shí)施例三中具有抗靜電放電能力的功率半導(dǎo)體器件的柵極端和源極端同時(shí)分別串聯(lián)電阻形成柵極和源極的圓形陣列版圖結(jié)構(gòu)；圖13至圖14為本實(shí)用新型實(shí)施例四中具有抗靜電放電能力的功率半導(dǎo)體器件的源極端(或柵極端、源極端同時(shí))串聯(lián)方形電阻形成源極(或柵極、源極)的方形陣列版圖結(jié)構(gòu)；圖15至圖16為本實(shí)用新型實(shí)施例五中具有抗靜電放電能力的功率半導(dǎo)體器件源極端(或柵極端、源極端同時(shí))串聯(lián)六邊形電阻形成源極(或柵極、源極)的六邊形陣列版圖結(jié)構(gòu)；圖17至圖18為本實(shí)用新型實(shí)施例六中具有抗靜電放電能力的功率半導(dǎo)體器件源極端(或柵極端、源極端同時(shí))串聯(lián)六邊形電阻形成源極(或柵極、源極)的方形陣列版圖結(jié)構(gòu)；圖19至圖20為本實(shí)用新型實(shí)施例七中具有抗靜電放電能力的功率半導(dǎo)體器件源極端(或柵極端、源極端同時(shí))串聯(lián)圓形電阻形成源極(或柵極、源極)的方形陣列版圖結(jié)構(gòu)；圖21至圖22為本實(shí)用新型實(shí)施例八中具有抗靜電放電能力的功率半導(dǎo)體器件源極端串聯(lián)條形電阻形成源極(或柵極、源極)的方形陣列版圖結(jié)構(gòu)。
具體實(shí)施方式
為使本實(shí)用新型的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，
以下結(jié)合附圖對(duì)本實(shí)用新型的具體實(shí)施方式
做詳細(xì)的說明。如圖1所示，本實(shí)用新型提供具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法的框圖。圖1的方框中提供一功率半導(dǎo)體器件，所述功率半導(dǎo)體器件由元胞陣列排布形成，所述功率半導(dǎo)體器件有第一端口 I’、第二端口 2’和第三端口 3’。當(dāng)所述第一端口 I’連接一電阻R1、所述第二端口 2’連接一電阻R2、所述第三端口 3’連接一電阻R3時(shí)，則三條電流泄放路徑1、II和III可以分別通過串聯(lián)的電阻Rl、R2和R3，有效的限制ESD放電瞬時(shí)峰值電流并吸收一部分能量，形成具有抗靜電放電能力的功率半導(dǎo)體器件。根據(jù)抗ESD防護(hù)能力的大小，可以同時(shí)分別在所述第一端口、第二端口和第三端口中的任選兩端口分別串聯(lián)電阻，或在所述第一端口、第二端口和第三端口中的任選一端口串聯(lián)電阻，則每個(gè)端口均可以通過對(duì)應(yīng)的電流泄放路徑有效的限制ESD放電瞬時(shí)峰值電流并吸收一部分能量。因此，本實(shí)用新型形成的具有抗靜電放電能力的功率半導(dǎo)體器件包括:一功率半導(dǎo)體器件，由元胞陣列排布形成；第一端口 I’、第二端口 2’和第三端口 3’，形成于所述功率半導(dǎo)體器件；以及一個(gè)或多個(gè)電阻，所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一所述電阻。進(jìn)一步的，所述功率半導(dǎo)體器件可以為MOSFET (金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管)、IGBT(絕緣柵雙極型晶體管)、雙極型晶體管(NPN/PNP)以及由MOSFET、IGBT、雙極型晶體管衍生的其它功率半導(dǎo)體器件。其中，所述功率半導(dǎo)體器件為MOSFET時(shí)，所述MOSFET的第一端口 I’、第二端口 2’和第三端口 3’分別對(duì)應(yīng)柵極端、源極端和漏極端；所述功率半導(dǎo)體器件為IGBT時(shí)，所述IGBT的第一端口 I’、第二端口 2’和第三端口 3’分別對(duì)應(yīng)柵極端、發(fā)射極端和集電極端；所述功率半導(dǎo)體器件為雙極型晶體管時(shí)，所述雙極型晶體管的第一端口 I’、第二端口 2’和第三端口 3’分別對(duì)應(yīng)基極端、發(fā)射極端和集電極端。[0032]所述元胞形成的過程如下:提供一外延層6，在所述外延層中形成一第二型輕摻雜區(qū)5 ;在所述外延層上由下至上依次形成柵介質(zhì)層7和第一多晶硅條4 ;刻蝕所述第一多晶硅條4和柵介質(zhì)層7，暴露出所述第二型輕摻雜區(qū)5 ;在所述第二型輕摻雜區(qū)5中形成一第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B ;在所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B上形成一重?fù)诫s區(qū)短接孔3C。因此，本實(shí)用新型形成的具有抗靜電放電能力的功率半導(dǎo)體器件中，所提供的所述元胞包括:一外延層6 ;—第二型輕摻雜區(qū)5，形成于所述外延層中6 ;—第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B，分別形成于所述第二型輕摻雜區(qū)5中；一重?fù)诫s區(qū)短接孔3C，形成于所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B上；柵介質(zhì)層7，形成于所述外延層6、緊鄰?fù)庋訉?的第二型輕摻雜區(qū)5及緊鄰第二型輕摻雜區(qū)5的部分第一型重?fù)诫s區(qū)3A的表面上；第一多晶硅條4，形成于所述柵介質(zhì)層7上。若在所述柵介質(zhì)層7上沉積第二多晶硅條4’，則在所述第二多晶硅條4’上設(shè)第一端口 1’，在所述第一端口 I’以外的第二多晶硅條4’上形成柵極1，所述第二多晶硅條4’為第一端口連接的電阻R1，所述第一端口 I’與柵極I無直接電氣連接關(guān)系，如圖2A所示。此時(shí)，根據(jù)抗靜電放電能力的需求對(duì)所述第二多晶硅條4’的寬度和/或間距進(jìn)行調(diào)整，可以確定與所述第一端口 I’連接的電阻Rl的大小。因此，本實(shí)用新型形成的具有抗靜電放電能力的功率半導(dǎo)體器件包括:第一端口I’，設(shè)置在一第二多晶硅條4’上，所述第二多晶硅條4’形成在所述柵介質(zhì)層7上；以及柵極1，形成于所述第一端口 I’以外的第二多晶硅條4’上，所述第二多晶硅條4’為所述電阻R1，所述第一端口 I’與柵極I無直接電氣連接關(guān)系。所述第二多晶硅條4’具有根據(jù)抗靜電放電能力的需求而調(diào)整的寬度和/或間距。若在所述第一型重?fù)诫s區(qū)3A上設(shè)第二端口 2’，在所述重?fù)诫s區(qū)短接孔3C上形成源極或發(fā)射極2，則所述第一型重?fù)诫s區(qū)3A和重?fù)诫s區(qū)短接孔3C在所述第二型輕摻雜區(qū)5中所包圍的區(qū)域?yàn)榈诙丝?2’連接的電阻R2 (如圖2B或2C所示)，所述電阻R2可以為N型輕摻雜電阻或P型輕摻雜電阻。所述N型輕摻雜電阻或P型輕摻雜電阻形成原理如下:當(dāng)所述第一型重?fù)诫s區(qū)為η+型摻雜，所述第二型重?fù)诫s區(qū)為ρ+型摻雜，所述電阻R2為P型輕摻雜電阻；當(dāng)所述第一型重?fù)诫s區(qū)為P+型摻雜，所述第二型重?fù)诫s區(qū)為η+型摻雜，所述電阻R2為N型輕摻雜電阻。此時(shí)，根據(jù)抗靜電放電能力的需求調(diào)整所述第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β之間的間距Dl和/或調(diào)整所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)诫s區(qū)3Α之間的間距D2，確定與所述第二端口 2’串聯(lián)的電阻R2的大小。其中，圖2Β與圖2C的區(qū)別在于，圖2Β關(guān)于所述第一型重?fù)诫s區(qū)3Α是不對(duì)稱結(jié)構(gòu)，則形成的功率半導(dǎo)體器件為單邊溝道，功率半導(dǎo)體器件的EAS (單脈沖雪崩能量)特性和關(guān)態(tài)泄露電流較小，所述第二端口 2’和源極或發(fā)射極2之間串聯(lián)電阻為R2 ;而圖2C關(guān)于所述第一型重?fù)诫s區(qū)3Α是對(duì)稱結(jié)構(gòu)，則形成的功率半導(dǎo)體器件為雙邊溝道，功率半導(dǎo)體器件的開態(tài)電流較大，所述第二端口 2’和源極或發(fā)射極2之間串聯(lián)電阻為R2/2，這是左右二邊對(duì)稱結(jié)構(gòu)并聯(lián)的結(jié)果。因此，本實(shí)用新型形成的具有抗靜電放電能力的功率半導(dǎo)體器件包括:第二端口2’，設(shè)置在所述第一型重?fù)诫s區(qū)3Α上；以及源極或發(fā)射極2，形成于所述重?fù)诫s區(qū)短接孔3C上，所述第一型重?fù)诫s區(qū)3Α和重?fù)诫s區(qū)短接孔3C在所述第二型輕摻雜區(qū)5中所包圍的區(qū)域?yàn)榈诙丝?2’連接的電阻R2。所述第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的間距Dl和/或所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)诫s區(qū)3A之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的間距D2。同理，可在所述元胞上形成第三端口 3’以及相應(yīng)的漏極或集電極，在所述第三端口 3’和所述漏極或集電極3之間可以形成R3，所述電阻R3也可以為N型輕摻雜電阻或P型輕摻雜電阻。同樣可以根據(jù)抗靜電放電能力的需求調(diào)整與所述第三端口 3’連接的電阻R3的大小。若同時(shí)在第一端口 I’和第二端口 2’上串聯(lián)電阻，則在所述第二多晶硅條4’上設(shè)第一端口 I’，在所述第一端口 I’以外的第二多晶硅條4’上形成柵極I，所述第二多晶硅條4’為第一端口連接的電阻R1，所述第一端口 I’與柵極I無直接電氣連接關(guān)系，如圖2A所示。此時(shí)，根據(jù)抗靜電放電能力的需求對(duì)所述第二多晶硅條4’的寬度和/或間距進(jìn)行調(diào)整，可以確定與所述第一端口 I’連接的電阻Rl的大小。同時(shí)按照上述方法在所述第一型重?fù)诫s區(qū)3A上設(shè)第二端口 2’，在所述重?fù)诫s區(qū)短接孔3C上形成源極或發(fā)射極2的方式形成具有抗靜電放電能力的功率半導(dǎo)體器件。參見圖3-22，本實(shí)用新型還提供一種元胞結(jié)構(gòu)的制造方法，多個(gè)所述元胞排列形成元胞陣列結(jié)構(gòu)而形成功率半導(dǎo)體器件，所述功率半導(dǎo)體器件有第一端口、第二端口和第三端口，所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一電阻，以所述功率半導(dǎo)體器件是MOSFET為例，通過不同實(shí)施例詳細(xì)說明本實(shí)用新型如何通過串聯(lián)電阻作為一種ESD防護(hù)組件來提升ESD能力的。實(shí)施例一圖3至圖5所示為本實(shí)用新型提供具有抗靜電放電能力的功率半導(dǎo)體器件的柵極端串聯(lián)條形電阻形成柵極的圓形陣列版圖結(jié)構(gòu)。如圖3至圖5所示，每個(gè)所述元胞8形成的步驟如下:提供一外延層(圖中未示，請(qǐng)參見圖2A至圖2C中的標(biāo)示6);在所述外延層中形成一第二型輕摻雜區(qū)(圖中未示，請(qǐng)參見圖2A至圖2C中的標(biāo)示5);在所述外延層上由下至上依次形成柵介質(zhì)層(圖中未示，請(qǐng)參見圖2A至圖2C中的標(biāo)不7)和第一多晶娃條4 ;刻蝕所述第一多晶娃條4和柵介質(zhì)層，暴露出所述第二型輕摻雜區(qū)；在所述第二型輕摻雜區(qū)中分別形成第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B ;在所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B上形成一重?fù)诫s區(qū)短接孔3C ;通過所述元胞8排列形成元胞陣列結(jié)構(gòu)而形成功率半導(dǎo)體器件。所述元胞8可以為條形、方形、六邊形或圓形。通過不同形狀的所述元胞8的不同排布可以形成不同的陣列結(jié)構(gòu)，例如條形元胞可以形成方形陣列或圓形陣列；方形元胞可以形成方形陣列；六邊形元胞可以形成方形陣列或六邊形陣列；圓形元胞可以形成方形陣列等，具體內(nèi)容請(qǐng)參見后續(xù)實(shí)施例的分析說明。因此，所述元胞陣列結(jié)構(gòu)可以為圓形陣列、方形陣列和六邊形陣列。本實(shí)施例中，所述元胞8為條形，形成的所述元胞陣列結(jié)構(gòu)為圓形陣列。在所述元胞陣列結(jié)構(gòu)中的所述柵介質(zhì)層上再做可匹配所述元胞結(jié)構(gòu)形狀的第二多晶硅條4’，在與所述第一多晶硅條4的一端連接的第二多晶硅條4’上引出所述功率半導(dǎo)體器件的柵極端(第一端口 I’)，所述第二多晶硅條的另一端引出所述功率半導(dǎo)體器件的柵極1，由此所述第二多晶硅條4’成為第一端口連接的電阻R1。如所述元胞8采用條形時(shí)，所述第二多晶硅條4’也采用條形。所述第二多晶硅條4’的寬度2B及間距2A均可以調(diào)整，如圖3所示，所述第二多晶硅條4’的寬度2B較窄、間距2A較寬；如圖4所示，所述第二多晶硅條4’的寬度2B較寬、間距2A較窄；如圖5所示，所述第二多晶硅條4’的寬度2B及電阻間距2A均較窄。因此，根據(jù)抗靜電放電能力的需求，改變所述第二多晶硅條4’的寬度2B以及間距2A，可以調(diào)整所述電阻Rl的大小。圖3至圖5的版圖結(jié)構(gòu)對(duì)應(yīng)圖2B所示的具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法的結(jié)構(gòu)示意圖。具體見η溝道VDMOS柵極端串聯(lián)電阻的分析:如圖6所示，本實(shí)用新型提供的一種600V/30mA n-channel (η溝道)的VDMOS (垂直雙擴(kuò)散功率場效應(yīng)晶體管)的制造方法的框圖，柵極端G串聯(lián)了由第二多晶硅條4’形成的電阻RG，其版圖結(jié)構(gòu)如圖5所示，本實(shí)施例中IA是柵極接觸區(qū)；柵極端和柵極I之間串聯(lián)的是電阻RG ;2Α是由條形的第二多晶硅條4’形成的電阻RG的電阻間距，值為6um ；2B是由條形的第二多晶硅條4’形成的電阻RG的電阻寬度，值為4um。改變所述電阻RG的電阻間距2A與電阻寬度2B，即可改變所述電阻RG的電阻。所述第一型重?fù)诫s區(qū)3A是η+源區(qū)，所述第二型重?fù)诫s區(qū)3Β是ρ+接觸區(qū)。最終ESD防護(hù)組件的測試結(jié)果如圖7所示，當(dāng)RG = 20 Ω時(shí)，ESD低于100V，而所述電阻RG的電阻大小改為RG = 1.5Κ時(shí)，ESD過300V，明顯提高了抗ESD能力。實(shí)施例二圖8至圖9所示為本實(shí)用新型具有抗靜電放電能力的功率半導(dǎo)體器件的源極端串聯(lián)條形電阻形成源極的圓形陣列版圖結(jié)構(gòu)。如圖8和9所示,每個(gè)所述元胞8形成的步驟如下:提供一外延層(圖中未示，請(qǐng)參見圖2Α至圖2C中的標(biāo)示6);在所述外延層中形成一第二型輕摻雜區(qū)(圖中未示，請(qǐng)參見圖2Α至圖2C中的標(biāo)示5);在所述外延層上由下至上依次形成柵介質(zhì)層(圖中未示，請(qǐng)參見圖2Α至圖2C中的標(biāo)不7)和第一多晶娃條4 ;刻蝕所述第一多晶娃條4和柵介質(zhì)層，暴露出所述第二型輕摻雜區(qū)；在所述第二型輕摻雜區(qū)中分別形成第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β ;在所述第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β上形成一重?fù)诫s區(qū)短接孔3C ;通過所述元胞8排列形成元胞陣列結(jié)構(gòu)而形成功率半導(dǎo)體器件；其中，所有所述元胞8中的第一型重?fù)诫s區(qū)3Α和重?fù)诫s區(qū)短接孔3C在所述第二型輕摻雜區(qū)5中所包圍的區(qū)域?yàn)榈诙丝?2’連接的電阻R2。因此，本實(shí)用新型形成一種元胞結(jié)構(gòu)，每個(gè)所述元胞8包括:一外延層；一第二型輕摻雜區(qū)，形成于所述外延層中；第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β，分別形成于所述第二型輕摻雜區(qū)中；重?fù)诫s區(qū)短接孔3C，形成于所述第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β上；柵介質(zhì)層，形成于外延層、緊鄰?fù)庋訉拥牡诙洼p摻雜區(qū)及緊鄰第二型輕摻雜區(qū)的部分第一型重?fù)诫s區(qū)3Α的表面上；多晶硅條4，形成于所述柵介質(zhì)層上；其中，所有所述元胞8中的第一型重?fù)诫s區(qū)3Α和重?fù)诫s區(qū)短接孔3C在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈诙丝?2’連接的電阻R2。而源極端(第二端口 2’ )形成的步驟如下:將所有所述元胞中的第一型重?fù)诫s區(qū)3Α全部連接，在一個(gè)所述元胞的第一型重?fù)诫s區(qū)3Α上設(shè)第二端口 2’，并將所有所述元胞中的重?fù)诫s區(qū)短接孔3C全部連接后，在另一個(gè)所述元胞的重?fù)诫s區(qū)短接孔3C上形成源極。所述元胞8可以為條形、方形、六邊形或圓形。而所述元胞陣列結(jié)構(gòu)可以為圓形陣列、方形陣列和六邊形陣列。本實(shí)施例中，所述元胞8為條形，形成的所述元胞陣列結(jié)構(gòu)為圓形陣列。不同形狀的所述元胞8通過不同排布可以形成不同的陣列結(jié)構(gòu)，具體內(nèi)容請(qǐng)參見后續(xù)實(shí)施例的分析說明。在所述元胞中的第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間具有間距D1，可直接調(diào)整間距Dl或間接改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的寬度來調(diào)整兩者之間的間距D1，從而決定與所述源極端2’連接的電阻R2的大??；或是調(diào)整所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)诫s區(qū)3A之間的間距D2，來決定與所述源極端2’連接的電阻R2的大小，所述電阻R2為N型輕摻雜電阻或P型輕摻雜電阻。圖8至圖9的版圖結(jié)構(gòu)對(duì)應(yīng)圖2B所示的具有抗靜電放電能力的功率半導(dǎo)體器件的結(jié)構(gòu)示意圖。具體見η溝道VDMOS源極端串聯(lián)電阻的分析:如圖10所示，本實(shí)用新型提供的一種600V/30mA n-channel VDMOS的制造方法的框圖，在源極端S串聯(lián)了一電阻RS，其版圖結(jié)構(gòu)如圖8所示，本實(shí)施例中源極端2’和源極或發(fā)射極2之間串聯(lián)的“S型”的電阻RS為P型輕摻雜電阻；所述第一型重?fù)诫s區(qū)3A是η+源區(qū)，其劑量為IEiecnT2 ;所述第二型重?fù)诫s區(qū)3Β是ρ+接觸區(qū)，其劑量為2E15cm_2 ;所述第二型輕摻雜區(qū)是p_區(qū)，其劑量為3E13cm_2 ；所述重?fù)诫s區(qū)短接孔3C是源極接觸區(qū)，其寬度為4um。例如，通過調(diào)整所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)诫s區(qū)3A之間的間距D2，來決定所述功率半導(dǎo)體器件源極端2’和源極或發(fā)射極2之間串聯(lián)電阻的大小的方法如下:圖8中所示的源極端接觸區(qū)3C較窄，而圖9中所示的源極端接觸區(qū)3C較寬，因此，當(dāng)所述第二型重?fù)诫s區(qū)3B寬度不變時(shí)，由于所述重?fù)诫s區(qū)短接孔3C形成在所述第二型重?fù)诫s區(qū)3B上，通過間接改變所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)诫s區(qū)3A之間的寬度，可以改變所述第一型重?fù)诫s區(qū)3A與重?fù)诫s區(qū)短接孔3C之間的間距，以達(dá)到調(diào)整與所述源極端2’連接的電阻RS大小的目的。同理，所述功率半導(dǎo)體器件漏極端和漏極或集電極之間串聯(lián)電阻R3的大小亦可以通過本實(shí)施例二類似的方法實(shí)現(xiàn)，在此不再一一贅述。最終ESD防護(hù)組件的測試結(jié)果如圖11所示，當(dāng)RS = 0.7K時(shí)，ESD低于100V，而所述電阻RS的大小改為RS = 1.4K時(shí)，ESD過300V，明顯提高了抗ESD能力。實(shí)施例三圖12所示的實(shí)施例與實(shí)施例一和二的區(qū)別在于提供一種具有抗靜電放電能力的功率半導(dǎo)體器件的柵極端和源極端分別同時(shí)串聯(lián)電阻形成柵極和源極的圓形陣列版圖結(jié)構(gòu)。在本實(shí)施例中，可將實(shí)施例一進(jìn)行變化后和實(shí)施例二的版圖結(jié)構(gòu)進(jìn)行結(jié)合，形成圖12。對(duì)所述實(shí)施例一進(jìn)行變化的內(nèi)容如下:在所述第二多晶硅條4’上設(shè)第一端口 1’，在所述第一端口 I’以外的第二多晶硅條4’上形成柵極1，所述第二多晶硅條4’為第一端口連接的電阻R1，所述第一端口 I’與柵極I無直接電氣連接關(guān)系。然后，可以按照實(shí)施例一的方式調(diào)整與所述柵極端串聯(lián)的電阻Rl的大小，以及按照實(shí)施例二的方式調(diào)整與所述源極端串聯(lián)的電阻R2的大小，在此不再一一贅述。實(shí)施例四圖13至圖14所示的實(shí)施例與實(shí)施例一或?qū)嵤├膮^(qū)別在于提供一種具有抗靜電放電能力的功率半導(dǎo)體器件的源極端(或柵極端、源極端同時(shí))串聯(lián)電阻形成的方形陣列版圖結(jié)構(gòu)。[0065]在本實(shí)施例中，每個(gè)所述元胞8為方形,所述元胞8重復(fù)拼接分布,形成的所述元胞陣列結(jié)構(gòu)為方形陣列版圖結(jié)構(gòu)。若需要與所述源極端串聯(lián)電阻，可按照實(shí)施例二的方法形成所述源極端和源極，如圖13所示，所述第二型重?fù)诫s區(qū)3B較窄，如圖14所示，所述第二型重?fù)诫s區(qū)3B較寬，按照實(shí)施例二的方式改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的間距D1，從而可以調(diào)整與所述源極端串聯(lián)的電阻R2的大小。若還需要與所述柵極端串聯(lián)電阻，先在每個(gè)所述元胞形成陣列的周圍形成一方形環(huán)狀的第二多晶硅條4’ (未標(biāo)示)，并可按照實(shí)施例一的方法在所述功率半導(dǎo)體器件上形成的柵極端和柵極之間形成電阻R1，并調(diào)整與所述柵極端串聯(lián)的電阻Rl的大小。實(shí)施例五圖15至圖16所示的實(shí)施例與實(shí)施例四的區(qū)別在于提供一種具有抗靜電放電能力的功率半導(dǎo)體器件的源極端(或柵極端、源極端同時(shí))串聯(lián)電阻形成的六邊形陣列版圖結(jié)構(gòu)。本實(shí)施例中，所述元胞8為六邊形，所述元胞8重復(fù)拼接分布，形成的所述元胞陣列結(jié)構(gòu)為六邊形陣列版圖結(jié)構(gòu)。其中，圖15和圖16截取了所述元胞陣列結(jié)構(gòu)為六邊形陣列版圖結(jié)構(gòu)的局部。若需要與所述源極端串聯(lián)電阻，可按照實(shí)施例二的方法形成所述源極端和源極，如圖15所示，所述第二型重?fù)诫s區(qū)3B較窄，如圖16所示，所述第二型重?fù)诫s區(qū)3B較寬，按照實(shí)施例二的方式改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的間距D1，從而可以調(diào)整與所述源極端串聯(lián)的電阻R2的大小。若還需要與所述柵極端串聯(lián)電阻，先在每個(gè)所述元胞形成胞陣列的周圍形成一六邊形環(huán)狀的第二多晶硅條4’ (未標(biāo)示)，并可按照實(shí)施例一的方法在所述功率半導(dǎo)體器件上形成的柵極端和柵極之間形成電阻R1，并調(diào)整與所述柵極端串聯(lián)的電阻Rl的大小。實(shí)施例六圖17至圖18所示的實(shí)施例與實(shí)施例四的區(qū)別在于提供一種具有抗靜電放電能力的功率半導(dǎo)體器件的源極端(或柵極端、源極端同時(shí))串聯(lián)電阻形成的方形陣列版圖結(jié)構(gòu)。本實(shí)施例中，所述元胞8為六邊形，則所述元胞8重復(fù)拼接分布，形成的所述元胞陣列結(jié)構(gòu)為方形陣列版圖結(jié)構(gòu)。若需要與所述源極端串聯(lián)電阻，可按照實(shí)施例二的方法形成所述源極端和源極，如圖17所示，所述第二型重?fù)诫s區(qū)3B較寬，如圖18所示，所述第二型重?fù)诫s區(qū)3B較窄，按照實(shí)施例二的方式改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的間距D1，從而可以調(diào)整與所述源極端和源極或發(fā)射極串聯(lián)的電阻R2的大小。若還需要與所述源極端串聯(lián)電阻，先在每個(gè)所述元胞形成陣列的周圍形成一方形環(huán)狀的第二多晶硅條4’ (未標(biāo)示)，并可按照實(shí)施例一的方法在所述功率半導(dǎo)體器件上形成的柵極端和柵極之間形成電阻R1，并調(diào)整與所述柵極端串聯(lián)的電阻Rl的大小。實(shí)施例七圖19至圖20所示的實(shí)施例與實(shí)施例四的區(qū)別在于提供一種具有抗靜電放電能力的功率半導(dǎo)體器件的源極端(或柵極端、源極端同時(shí))串聯(lián)電阻形成的方形陣列版圖結(jié)構(gòu)。本實(shí)施例中，所述元胞8為圓形，所述元胞8重復(fù)拼接分布，形成的所述元胞陣列結(jié)構(gòu)為方形陣列版圖結(jié)構(gòu)。若需要與所述源極端串聯(lián)電阻，可按照實(shí)施例二的方法形成所述源極端和源極，如圖19所示，所述第二型重?fù)诫s區(qū)3B較寬，如圖20所示，所述第二型重?fù)诫s區(qū)3B較窄，按照實(shí)施例二的方式改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的間距D1，從而可以調(diào)整與所述源極端串聯(lián)的電阻R2的大小。若還需要與所述柵極端串聯(lián)電阻，先在每個(gè)所述元胞形成陣列的周圍形成一圓形環(huán)狀的第二多晶硅條4’ (未標(biāo)示)，并可按照實(shí)施例一的方法在所述功率半導(dǎo)體器件上形成的柵極端和柵極之間形成電阻R1，并調(diào)整與所述柵極端串聯(lián)的電阻Rl的大小。實(shí)施例八圖21至圖22所示的實(shí)施例與實(shí)施例二的區(qū)別在于提供一種具有抗靜電放電能力的功率半導(dǎo)體器件的源極端串聯(lián)條形電阻形成源極的版圖結(jié)構(gòu)的另一種畫法，與實(shí)施例二中的圖8和圖9提供的版圖結(jié)構(gòu)為圓形陣列類似，本實(shí)施例提供的版圖結(jié)構(gòu)為方形陣列版圖結(jié)構(gòu)，其中圖21是圖2B示意圖的單邊溝道的版圖結(jié)構(gòu)；圖22是圖2C示意圖的雙邊溝道的版圖結(jié)構(gòu)。因此，本實(shí)施例提供的版圖結(jié)構(gòu)的其余內(nèi)容請(qǐng)參見實(shí)施例二的內(nèi)容，在此不再--贅述。本說明書中各個(gè)實(shí)施例采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說明的都是與其他實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似部分互相參見即可。對(duì)于實(shí)施例公開的系統(tǒng)而言，由于與實(shí)施例公開的方法相對(duì)應(yīng)，所以描述的比較簡單，相關(guān)之處參見方法部分說明即可。專業(yè)人員還可以進(jìn)一步意識(shí)到，結(jié)合本文中所公開的實(shí)施例描述的各示例的單元及算法步驟，能夠以電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來實(shí)現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件 方式來執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。專業(yè)技術(shù)人員可以對(duì)每個(gè)特定的應(yīng)用來使用不同方法來實(shí)現(xiàn)所描述的功能，但是這種實(shí)現(xiàn)不應(yīng)認(rèn)為超出本實(shí)用新型的范圍。顯然，本領(lǐng)域的技術(shù)人員可以對(duì)實(shí)用新型進(jìn)行各種改動(dòng)和變型而不脫離本實(shí)用新型的精神和范圍。這樣，倘若本實(shí)用新型的這些修改和變型屬于本實(shí)用新型權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本實(shí)用新型也意圖包括這些改動(dòng)和變型在內(nèi)。
權(quán)利要求1.一種元胞結(jié)構(gòu)，多個(gè)所述元胞排列形成元胞陣列結(jié)構(gòu)而形成具有第一端口、第二端口和第三端口的功率半導(dǎo)體器件，所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一電阻，其特征在于，每個(gè)所述元胞包括: 一外延層； 一第二型輕摻雜區(qū)，形成于所述外延層中； 第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)，分別形成于所述第二型輕摻雜區(qū)中； 重?fù)诫s區(qū)短接孔，形成于所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)上； 柵介質(zhì)層，形成于外延層、緊鄰?fù)庋訉拥牡诙洼p摻雜區(qū)及緊鄰第二型輕摻雜區(qū)的部分第一型重?fù)诫s區(qū)的表面上； 第一多晶硅條，形成于所述柵介質(zhì)層上； 其中，所有所述元胞中的第一型重?fù)诫s區(qū)和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈诙丝谶B接的電阻。
2.如權(quán)利要求1所述的元胞結(jié)構(gòu)，其特征在于，所述功率半導(dǎo)體器件為MOSFET、IGBT,雙極型晶體管中的任意一種或由MOSFET、IGBT和雙極型晶體管衍生出來的功率半導(dǎo)體器件；其中，所述功率半導(dǎo)體器件為MOSFET時(shí)，所述MOSFET的第一端口、第二端口和第三端口分別對(duì)應(yīng)柵極端、源極端和漏極端；所述功率半導(dǎo)體器件為IGBT時(shí)，所述IGBT的第一端口、第二端口和第三端口分別對(duì)應(yīng)柵極端、發(fā)射極端和集電極端；所述功率半導(dǎo)體器件為雙極型晶體管時(shí)，所述雙極型晶體管的第一端口、第二端口和第三端口分別對(duì)應(yīng)基極端、發(fā)射極端和集電極端。
3.如權(quán)利要求1所述的元胞結(jié)構(gòu)，其特征在于，所有所述元胞中的第一型重?fù)诫s區(qū)連接在一起，其中一個(gè)元胞的第一型重?fù)诫s區(qū)上設(shè)有第二端口 ；所有所述元胞中的重?fù)诫s區(qū)短接孔連接在一起，其中另一個(gè)元胞的重?fù)诫s區(qū)短接孔形成源極或發(fā)射極。
4.如權(quán)利要求1所述的元胞結(jié)構(gòu)，其特征在于，所述元胞為條形、方形、六邊形或圓形。
5.如權(quán)利要求1所述的元胞結(jié)構(gòu)，其特征在于，所述元胞陣列結(jié)構(gòu)為圓形陣列、方形陣列、六邊形陣列。
6.如權(quán)利要求1所述的元胞結(jié)構(gòu)，其特征在于，所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的間距和/或所述重?fù)诫s區(qū)短接孔和第一型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的間距。
專利摘要本實(shí)用新型提供一種元胞結(jié)構(gòu)，多個(gè)元胞排列形成元胞陣列結(jié)構(gòu)而形成有三個(gè)端口的功率半導(dǎo)體器件，三個(gè)端口中的任意一端口或多個(gè)端口分別連接一電阻，每個(gè)元胞包括外延層；第二型輕摻雜區(qū)，形成于外延層中；第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)，分別形成于第二型輕摻雜區(qū)中；重?fù)诫s區(qū)短接孔，形成于第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)上；柵介質(zhì)層，形成于外延層、緊鄰?fù)庋訉拥牡诙洼p摻雜區(qū)及緊鄰第二型輕摻雜區(qū)的部分第一型重?fù)诫s區(qū)的表面上；第一多晶硅條，形成于柵介質(zhì)層上；所有元胞中的第一型重?fù)诫s區(qū)和重?fù)诫s區(qū)短接孔在第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈诙丝谶B接的電阻，串聯(lián)電阻可提升ESD能力且通過對(duì)元胞結(jié)構(gòu)稍作調(diào)整就能適應(yīng)多種等級(jí)ESD需求。
文檔編號(hào)H01L27/02GK202996834SQ201220711378
公開日2013年6月12日 申請(qǐng)日期2012年12月20日 優(yōu)先權(quán)日2012年12月20日
發(fā)明者葉俊, 張邵華 申請(qǐng)人:杭州士蘭微電子股份有限公司