專利名稱：靜電防護(hù)元件及芯片的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種半導(dǎo)體裝置，特別是涉及一種靜電防護(hù)元件及芯片。
背景技術(shù)：
在半導(dǎo)體裝置中，靜電放電(electrostatic discharge, ESD)現(xiàn)象常常會對芯片造成嚴(yán)重的損害，甚至造成芯片的報(bào)廢。為了防止芯片受到靜電放電的影響而受到損害，常用的方法是在芯片里面加入靜電防護(hù)元件或者電路。然而常用的靜電防護(hù)元件在占用芯片面積較小的情況下所具有的靜電防護(hù)能力較差。如要達(dá)到較好的靜電防護(hù)能力需要增加芯片的面積，從而增加成本。

實(shí)用新型內(nèi)容基于此，有必要提供一種靜電防護(hù)元件及其芯片，其在占用芯片面積較小的情況下具有較好的靜電防護(hù)能力。一種靜電防護(hù)元件，包括P型襯底；N摻雜區(qū)，形成于所述P型襯底上；第一 N+摻雜區(qū)，形成于所述N摻雜區(qū)上；第一 P+摻雜區(qū)，形成于所述N摻雜區(qū)上；第二 N+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第二 P+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第三N+摻雜區(qū)，形成于所述P襯底與所述N摻雜區(qū)上，且形成于所述第一 P+摻雜區(qū)與所述第二 N+摻雜區(qū)之間；以及柵極層，形成于所述第二 N+摻雜區(qū)與所述第三N+摻雜區(qū)上。在其中一個(gè)實(shí)施例中，所述N摻雜區(qū)為N型阱或N型緩沖區(qū)。在其中一個(gè)實(shí)施例中，所述第二 N+摻雜區(qū)與所述第三N+摻雜區(qū)之間的間隔小于所述第三N+摻雜區(qū)的中心與所述第一 P+摻雜區(qū)的靠近所述第三N+摻雜區(qū)的邊緣之間的距離?！N芯片，包括靜電防護(hù)元件和與靜電防護(hù)元件相連的核心功能區(qū)，所述核心功能區(qū)設(shè)有實(shí)現(xiàn)該芯片功能的半導(dǎo)體器件，所述靜電防護(hù)元件包括P型襯底；N摻雜區(qū)，形成于所述P型襯底上；第一 N+摻雜區(qū)，形成于所述N摻雜區(qū)上；第一 P+摻雜區(qū)，形成于所述N摻雜區(qū)上；第二 N+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第二 P+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第三N+摻雜區(qū)，形成于所述P襯底與所述N摻雜區(qū)上，且形成于所述第一 P+摻雜區(qū)與所述第二 N+摻雜區(qū)之間；以及柵極層，形成于所述第二 N+摻雜區(qū)與所述第三N+摻雜區(qū)上。在其中一個(gè)實(shí)施例中，所述N摻雜區(qū)為N型阱或N型緩沖區(qū)。在其中一個(gè)實(shí)施例中，所述第二 N+摻雜區(qū)與所述第三N+摻雜區(qū)之間的間隔小于所述第三N+摻雜區(qū)的中心與所述第一 P+摻雜區(qū)的靠近所述第三N+摻雜區(qū)的邊緣之間的距離。在其中一個(gè)實(shí)施例中，所述第二 N+摻雜區(qū)與所述第三N+摻雜區(qū)之間的間隔小于所述核心功能區(qū)內(nèi)的半導(dǎo)體器件的特征尺寸。[0011 ] 在其中一個(gè)實(shí)施例中，所述靜電防護(hù)元件與所述芯片的輸入焊盤或輸出焊盤相電性連接。上述靜電防護(hù)元件的結(jié)構(gòu)簡單，因此所占用的芯片面積較小。另外，該靜電防護(hù)元件的電路結(jié)構(gòu)能夠在有靜電的情況下，迅速將靜電導(dǎo)走，有效防止對其它元件造成傷害，具有靜電防護(hù)能力好的優(yōu)點(diǎn)。

圖1為一個(gè)實(shí)施例的靜電防護(hù)元件結(jié)構(gòu)示意圖；圖2為一個(gè)實(shí)施例的靜電防護(hù)元件標(biāo)注尺寸后的示意圖；圖3為圖1所示的一靜電防護(hù)元件應(yīng)用于芯片上的電路示意圖。
具體實(shí)施方式
請參考圖1，一個(gè)實(shí)施方式提供了一種靜電防護(hù)元件100。該靜電防護(hù)元件100包括P型襯底110、N摻雜區(qū)120、第一 N+摻雜區(qū)130、第一 P+摻雜區(qū)140、第二 N+摻雜區(qū)150、第二 P+摻雜區(qū)160、第三N+摻雜區(qū)170及柵極層180。其中，N摻雜區(qū)120形成于P型襯底110上。第一 N+摻雜區(qū)130形成于N摻雜區(qū)120上。第一 P+摻雜區(qū)140形成于N摻雜區(qū)120上。第二 N+摻雜區(qū)150形成于P襯底110上，且形成于N摻雜區(qū)120外。第二 P+摻雜區(qū)160，形成于P襯底110上，且形成于N摻雜區(qū)120外。第三N+摻雜區(qū)170形成于P襯底110與N摻雜區(qū)120上(即第三N+摻雜區(qū)170形成于P襯底110與N摻雜區(qū)120的交界處)，且形成于第一 P+摻雜區(qū)140與第二 N+摻雜區(qū)150之間。柵極層180形成于第二N+摻雜區(qū)150與第三N+摻雜區(qū)170上。該柵極層180與一般的金屬氧化物半導(dǎo)體場效應(yīng)晶體硅的柵極層的結(jié)構(gòu)相同。在該實(shí)施例中，該靜電防護(hù)元件100的N摻雜區(qū)120為N型阱或N型緩沖區(qū)。請參考圖2，第二 N+摻雜區(qū)150的邊緣與第三N+摻雜區(qū)170的邊緣之間的間隔(此處的間隔是指第二 N+摻雜區(qū)150與第三N+摻雜區(qū)170相距最近的兩條邊之間的距離)為X。第三N+摻雜區(qū)170的中心與第一 P+摻雜區(qū)140的靠近第三N+摻雜區(qū)170的邊緣之間的距離為Y。第三N+摻雜區(qū)170的長度為Z。第二 N+摻雜區(qū)150與第三N+摻雜區(qū)170的間隔X小于第三N+摻雜區(qū)170的中心與第一 P+摻雜區(qū)140的靠近第三N+摻雜區(qū)170的邊緣之間的距離Y。另一個(gè)實(shí)施方式提供了一種芯片。該芯片包括前面實(shí)施例中的靜電防護(hù)兀件100和與靜電防護(hù)元件相連的核心功能區(qū)。該核心功能區(qū)設(shè)有實(shí)現(xiàn)該芯片功能的半導(dǎo)體器件。該靜電防護(hù)元件100包括P型襯底110、N摻雜區(qū)120、第一 N+摻雜區(qū)130、第一 P+摻雜區(qū)140、第二 N+摻雜區(qū)150、第二 P+摻雜區(qū)160、第三N+摻雜區(qū)170及柵極層180。其中，N摻雜區(qū)120形成于P型襯底110上。第一 N+摻雜區(qū)130形成于N摻雜區(qū)120上。第一 P+摻雜區(qū)140形成于N摻雜區(qū)120上。第二 N+摻雜區(qū)150形成于P襯底110上，且形成于N摻雜區(qū)120外。第二 P+摻雜區(qū)160，形成于P襯底110上，且形成于N摻雜區(qū)120外。第三N+摻雜區(qū)170形成于P襯底110與N摻雜區(qū)120上(即第三N+摻雜區(qū)170形成于P襯底110與N摻雜區(qū)120的交界處)，且形成于第一 P+摻雜區(qū)140與第二 N+摻雜區(qū)150之間。柵極層180形成于第二 N+摻雜區(qū)150與第三N+摻雜區(qū)170上。該柵極層180與一般的金屬氧化物半導(dǎo)體場效應(yīng)晶體硅的柵極層的結(jié)構(gòu)相同。另外，該靜電防護(hù)元件100的N摻雜區(qū)120為N型阱或N型緩沖區(qū)。請參考圖2，第二 N+摻雜區(qū)150與第三N+摻雜區(qū)170之間的間隔為X。第三N+摻雜區(qū)170的中心與第一 P+摻雜區(qū)140的靠近第三N+摻雜區(qū)170的邊緣之間的距離為Y。第三N+摻雜區(qū)170的長度為Z。第二 N+摻雜區(qū)150與第三N+摻雜區(qū)170之間的間隔X小于第三N+摻雜區(qū)170的中心與第一 P+摻雜區(qū)140的靠近第三N+摻雜區(qū)170的邊緣之間的距離Y。第二 N+摻雜區(qū)150與第三N+摻雜區(qū)170之間的間隔X小于核心功能區(qū)內(nèi)的半導(dǎo)體器件的特征尺寸。請參考圖3，該芯片的靜電防護(hù)元件100的等效電路如圖3中的靜電防護(hù)電路210，該芯片的核心功能區(qū)的等效電路如圖3中的核心功能區(qū)電路220。此處只畫出了兩個(gè)半導(dǎo)體器件來代替，核心功能區(qū)可以包括很多個(gè)半導(dǎo)體器件，這些半導(dǎo)體器件共同實(shí)現(xiàn)該芯片所需要的功能。該芯片上還設(shè)有焊盤230，焊盤230與靜電防護(hù)電路210及核心功能區(qū)電路220相連。此處的第二 N+摻雜區(qū)150與第三N+摻雜區(qū)170之間的間隔X即小于核心功能區(qū)電路220中的P型晶體管或者N型晶體管的特征尺寸。另外，此處的焊盤230為輸出焊盤，在其它實(shí)施例中，焊盤230也可以為輸入焊盤。當(dāng)有靜電到達(dá)焊盤230時(shí)，靜電會經(jīng)過靜電防護(hù)電路210被迅速導(dǎo)走，從而防止靜電對核心功能區(qū)電路220內(nèi)的半導(dǎo)體器件造成傷害。從而防止該芯片功能受到影響或者失效，達(dá)到保護(hù)芯片的目的。而當(dāng)該芯片正常工作時(shí)，靜電防護(hù)電路210 (也就是靜電防護(hù)元件100)是不導(dǎo)通的，也就是不工作，從而對整個(gè)芯片的工作不產(chǎn)生影響。該靜電防護(hù)元件100的結(jié)構(gòu)簡單，因此在芯片上占用的面積較小。而該靜電防護(hù)元件100能夠?qū)㈧o電迅速導(dǎo)走，具有靜電防護(hù)效果好的優(yōu)點(diǎn)。因此該靜電防護(hù)元件100具有占用芯片面積小，靜電防護(hù)效果好的優(yōu)點(diǎn)。以上所述實(shí)施例僅表達(dá)了本實(shí)用新型的幾種實(shí)施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對本實(shí)用新型專利范圍的限制。應(yīng)當(dāng)指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本實(shí)用新型構(gòu)思的前提下，還可以做出若干變形和改進(jìn)，這些都屬于本實(shí)用新型的保護(hù)范圍。因此，本實(shí)用新型專利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
權(quán)利要求1.一種靜電防護(hù)元件，其特征在于，包括P型襯底；N摻雜區(qū)，形成于所述P型襯底上；第一 N+摻雜區(qū)，形成于所述N摻雜區(qū)上；第一 P+摻雜區(qū)，形成于所述N摻雜區(qū)上；第二 N+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第二 P+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第三N+摻雜區(qū)，形成于所述P襯底與所述N摻雜區(qū)上，且形成于所述第一 P+摻雜區(qū)與所述第二 N+摻雜區(qū)之間；以及柵極層，形成于所述第二 N+摻雜區(qū)與所述第三N+摻雜區(qū)上。
2.根據(jù)權(quán)利要求1所述的靜電防護(hù)元件，其特征在于，所述N摻雜區(qū)為N型阱或N型緩沖區(qū)。
3.根據(jù)權(quán)利要求1或2所述的靜電防護(hù)元件，其特征在于，所述第二N+摻雜區(qū)與所述第三N+摻雜區(qū)之間的間隔小于所述第三N+摻雜區(qū)的中心與所述第一 P+摻雜區(qū)的靠近所述第三N+摻雜區(qū)的邊緣之間的距離。
4.一種芯片，其特征在于，包括靜電防護(hù)元件和與靜電防護(hù)元件相連的核心功能區(qū)，所述核心功能區(qū)設(shè)有實(shí)現(xiàn)該芯片功能的半導(dǎo)體器件，所述靜電防護(hù)元件包括P型襯底；N摻雜區(qū)，形成于所述P型襯底上；第一 N+摻雜區(qū)，形成于所述N摻雜區(qū)上；第一 P+摻雜區(qū)，形成于所述N摻雜區(qū)上；第二 N+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第二P+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第三N+摻雜區(qū)，形成于所述P襯底與所述N摻雜區(qū)上，且形成于所述第一 P+摻雜區(qū)與所述第二 N+摻雜區(qū)之間；以及柵極層，形成于所述第二 N+摻雜區(qū)與所述第三N+摻雜區(qū)上。
5.根據(jù)權(quán)利要求4所述的芯片，其特征在于，所述N摻雜區(qū)為N型阱或N型緩沖區(qū)。
6.根據(jù)權(quán)利要求4所述的芯片，其特征在于，所述第二N+摻雜區(qū)與所述第三N+摻雜區(qū)之間的間隔小于所述第三N+摻雜區(qū)的中心與所述第一 P+摻雜區(qū)的靠近所述第三N+摻雜區(qū)的邊緣之間的距離。
7.根據(jù)權(quán)利要求4所述的芯片，其特征在于，所述第二N+摻雜區(qū)與所述第三N+摻雜區(qū)之間的間隔小于所述核心功能區(qū)內(nèi)的半導(dǎo)體器件的特征尺寸。
8.根據(jù)權(quán)利要求4至7中任一權(quán)利要求所述的芯片，其特征在于，所述靜電防護(hù)元件與所述芯片的輸入焊盤或輸出焊盤相電性連接。
專利摘要本實(shí)用新型提供一種靜電防護(hù)元件及芯片，該靜電防護(hù)元件包括P型襯底；N摻雜區(qū)，形成于所述P型襯底上；第一N+摻雜區(qū)，形成于所述N摻雜區(qū)上；第一P+摻雜區(qū)，形成于所述N摻雜區(qū)上；第二N+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第二P+摻雜區(qū)，形成于所述P襯底上，且形成于所述N摻雜區(qū)外；第三N+摻雜區(qū)，形成于所述P襯底與所述N摻雜區(qū)上，且形成于所述第一P+摻雜區(qū)與所述第二N+摻雜區(qū)之間；以及柵極層，形成于所述第二N+摻雜區(qū)與所述第三N+摻雜區(qū)上。該靜電防護(hù)元件的結(jié)構(gòu)簡單，占用的芯片面積較小。另外，該靜電防護(hù)元件的電路結(jié)構(gòu)能夠?qū)㈧o電迅速導(dǎo)走，有效防止對其它元件造成傷害，具有靜電防護(hù)能力好的優(yōu)點(diǎn)。
文檔編號H01L27/02GK203071071SQ20122069642
公開日2013年7月17日 申請日期2012年12月14日 優(yōu)先權(quán)日2012年12月14日
發(fā)明者葉兆屏, 胥小平, 朱志牛, 沓世我, 張富啟 申請人:廣東風(fēng)華芯電科技股份有限公司, 廣東風(fēng)華高新科技股份有限公司