專利名稱：半導(dǎo)體封裝結(jié)構(gòu)及其模組的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于半導(dǎo)體領(lǐng)域技術(shù)，尤其涉及一種扇出型晶圓級封裝結(jié)構(gòu)以及應(yīng)用該封裝結(jié)構(gòu)的半導(dǎo)體模組。
背景技術(shù)：
晶圓級封裝(Wafer Level Packaging,WLP)技術(shù)是對整片晶圓進(jìn)行封裝測試后再切割得到單個成品芯片的技術(shù)，封裝后的芯片尺寸與裸片完全一致。晶圓級芯片尺寸封裝技術(shù)徹底顛覆了傳統(tǒng)封裝如陶瓷無引線芯片載具(Ceramic Leadless Chip Carrier)以及有機(jī)無引線芯片載具(Organic Leadless Chip Carrier)等模式,順應(yīng)了市場對微電子產(chǎn)品日益輕、小、短、薄化和低價化要求。隨著產(chǎn)品功能的不斷增強(qiáng)，芯片的集成度不斷提高，芯片上的I/O數(shù)的日益增多，已越來越接近現(xiàn)有的WLP封裝技術(shù)極限。為了應(yīng)對這種挑戰(zhàn)，提出了扇出型(也稱擴(kuò)散型)晶圓級封裝。傳統(tǒng)的扇出型晶圓級封裝是先將整片裸晶圓進(jìn)行切割，形成單顆分立的芯片，然后提供一個新的基板，將切割后的獨立芯片在新的基板上重新排布，形成芯片間距更合適的新的晶圓。然后采用晶圓級封裝技術(shù)(WLP, wafer level package),對重新排布的晶圓進(jìn)行封裝測試后，切割成比原始芯片面積大的焊球陣列芯片。該種封裝有利于封裝體積小、多電極、電極間距窄的芯片。此外，該種封裝原則上可以同時封裝不同類型但尺寸相同的芯片。與晶圓級芯片尺寸封裝相比，更好地解決了電極密集度過大導(dǎo)致的可靠性降低問題及與后續(xù)制程PCB匹配的問題。然而，目前的扇出型晶圓級封裝無法對不同尺寸的芯片同時進(jìn)行封裝。
發(fā)明內(nèi)容本實用新型的目的在于提供一種半導(dǎo)體封裝結(jié)構(gòu)，其通過在基板上形成具有高度差的第一收容空間和第二收容空間，在不改變芯片原有尺寸封裝的前提下，使不同尺寸芯片實現(xiàn)系統(tǒng)級三維堆疊互連。本實用新型的另一目的在于提供一種應(yīng)用上述半導(dǎo)體封裝結(jié)構(gòu)的半導(dǎo)體模組。為實現(xiàn)上述實用新型目的，本實用新型提供的一種半導(dǎo)體封裝結(jié)構(gòu)，所述封裝結(jié)構(gòu)包括基板，所述基板包括第一收容空間和第二收容空間，所述第一收容空間和第二收容空間之間設(shè)有高度差，所述第一和第二收容空間內(nèi)設(shè)置有第一導(dǎo)線；第一芯片，設(shè)置于所述第一收容空間內(nèi)，并與所述第一導(dǎo)線電性連接；第二芯片，設(shè)置于所述第二收容空間內(nèi)，并與所述第一導(dǎo)線電性連接。作為本實用新型的進(jìn)一步改進(jìn)，所述第二收容空間的容積大于所述第一收容空間。作為本實用新型的進(jìn)一步改進(jìn)，所述封裝結(jié)構(gòu)還包括第一絕緣掩膜層和第二絕緣掩膜層，所述第一絕緣掩膜層形成于所述第一收容空間和第二收容空間的內(nèi)壁上，所述第一導(dǎo)線設(shè)置于所述第一絕緣掩膜層和所述第二絕緣掩膜層之間。作為本實用新型的進(jìn)一步改進(jìn)，所述第二絕緣掩膜層上設(shè)置有若干暴露所述導(dǎo)線的開口，所述第一和第二芯片通過所述開口與所述第一導(dǎo)線電性連接。作為本實用新型的進(jìn)一步改進(jìn)，所述第二芯片朝向PCB板的一面依次設(shè)置有第三絕緣掩膜層、第二導(dǎo)線、以及第四絕緣掩膜層，所述第四絕緣掩膜層設(shè)置有若干暴露所述導(dǎo)線的第二開口，所述第二基板上還設(shè)有用于與外接PCB板連接的焊接凸點，所述焊接凸點通過所述第二開口與所述第二導(dǎo)線電性連接。作為本實用新型的進(jìn)一步改進(jìn)，所述基板包括第一基板以及貼合于所述第一基板的第二基板，所述第一收容空間和所述第二收容空間設(shè)置于所述第一基板。為實現(xiàn)上述另一實用新型目的，本實用新型提供一種半導(dǎo)體模組，所述半導(dǎo)體模組包括如上所述的任意一種半導(dǎo)體封裝結(jié)構(gòu)。與現(xiàn)有技術(shù)相比，本實用新型通過在基板上設(shè)置具有高度差的第一收容空間和第二收容空間，實現(xiàn)不同尺寸芯片間的系統(tǒng)級堆疊互連，且降低了產(chǎn)品的封裝成本。

圖I是本實用新型一實施方式半導(dǎo)體模組的結(jié)構(gòu)示意圖；圖2是本實用新型一實施方式封裝結(jié)構(gòu)的第二基板的結(jié)構(gòu)示意圖；圖3是本實用新型一實施方式封裝結(jié)構(gòu)的第一基板與第二基板配合的結(jié)構(gòu)示意圖。圖4是本實用新型一實施方式封裝結(jié)構(gòu)的第一基板收容空間的結(jié)構(gòu)示意圖。圖5是本實用新型一實施方式封裝結(jié)構(gòu)的收容空間布置有第一絕緣掩膜層的結(jié)構(gòu)示意圖。圖6是本實用新型一實施方式封裝結(jié)構(gòu)的收容空間內(nèi)的第一絕緣掩膜層上設(shè)有導(dǎo)線的結(jié)構(gòu)示意圖。圖7是本實用新型一實施方式封裝結(jié)構(gòu)的收容空間內(nèi)的導(dǎo)線上設(shè)有第二絕緣掩膜層的結(jié)構(gòu)示意圖。圖8是本本實用新型一實施方式封裝結(jié)構(gòu)的收容空間內(nèi)的第二絕緣掩膜層設(shè)有若干開口的結(jié)構(gòu)示意圖。圖9是本實用新型一實施方式封裝結(jié)構(gòu)的第一芯片設(shè)置于第一收容空間內(nèi)的結(jié)構(gòu)示意圖。圖10是本實用新型一實施方式封裝結(jié)構(gòu)的第二芯片設(shè)置于第二收容空間內(nèi)的結(jié)構(gòu)示意圖。圖11是本實用新型第一實施方式封裝結(jié)構(gòu)封裝完成的結(jié)構(gòu)示意圖。圖12是本實用新型第二實施方式封裝結(jié)構(gòu)封裝完成的結(jié)構(gòu)示意圖。圖13是本實用新型一實施方式的半導(dǎo)體封裝方法的流程圖。
具體實施方式
以下將結(jié)合附圖所示的具體實施方式
對本實用新型進(jìn)行詳細(xì)描述。但這些實施方式并不限制本實用新型，本領(lǐng)域的普通技術(shù)人員根據(jù)這些實施方式所做出的結(jié)構(gòu)、方法、或功能上的變換均包含在本實用新型的保護(hù)范圍內(nèi)。如圖I所示，本實用新型一實施方式的半導(dǎo)體模組，包括了一半導(dǎo)體封裝結(jié)構(gòu)、一鏡頭組件，其中，所述鏡頭組件包括鏡頭容器71，設(shè)置于所述鏡頭容器71內(nèi)的鏡頭支架73，以及由所述鏡頭支架73固定設(shè)置的至少一個鏡頭75。參圖11、12所示，該半導(dǎo)體封裝結(jié)構(gòu)包括基板、第一收容空間11、第二收容空間12、第一芯片51、以及第二芯片52以及第一導(dǎo)線321。在本實用新型第一實施方式中(參圖11所示)，基板包括第一基板10以及貼合于第一基板10的第二基板20，當(dāng)然，在本實用新型第二實施方式中(參圖12所示)，基板也可以設(shè)置為一整塊基板，無需貼合。所述第二基板20可以增加封裝結(jié)構(gòu)的牢固性，并且，可以通過采用與第一基板10不同材質(zhì)的第二基板20，滿足更多特殊功能的芯片的封裝需求，以下主要針對本實用新型第一實施方式詳盡敘述。 第一基板10包括第一收容空間11以及第二收容空間12，第一收容空間11和第二收容空間12在第一基板上構(gòu)成一大致呈階梯狀的凹槽，所述階梯狀的凹槽包括水平內(nèi)壁面及豎直內(nèi)壁面，這是為了保證封裝過程中，第一和第二芯片51、52可以被順利地安置于第一收容空間11以及第二收容空間12內(nèi)。第一和第二芯片51、52分別與第一導(dǎo)線321電性連接。在本實施方式中，該半導(dǎo)體封裝結(jié)構(gòu)還包括第一絕緣掩膜層311和第二絕緣掩膜層331，其中，第一絕緣掩膜層311形成于第一收容空間11和第二收容空間12的內(nèi)壁上，第一導(dǎo)線321設(shè)置于第一絕緣掩膜層311和第二絕緣掩膜層之間。這種貼合內(nèi)壁的導(dǎo)線設(shè)置，可縮短導(dǎo)線長度，以減小封裝的尺寸、降低由導(dǎo)線產(chǎn)生的功耗。第二絕緣掩膜層331上還設(shè)置有部分暴露第一導(dǎo)線321的第一開口 40,第一和第二芯片51、52通過第一開口 40與第一導(dǎo)線321電性連接。這里所說的“芯片”可以包括無源器件、光學(xué)器件、芯片等。第一基板10上還設(shè)置有與外接PCB連接的焊接凸點63，并且，第二芯片52面朝外接PCB板的一面依次設(shè)置有第三絕緣掩膜層312、第二導(dǎo)線322、第四絕緣掩膜層332。第二芯片52上的第四絕緣掩膜層332上設(shè)置有暴露出第二芯片52上的第二導(dǎo)線322的第二開口(未標(biāo)示)，通過該第二開口形成有用于與外接PCB板連接的焊接凸點64。在上述的實施方式中，第一收容空間11和第二收容空間12之間具有高度差，第一收容空間11和第二收容空間12在第一基板上構(gòu)成一大致呈階梯狀的凹槽，并且，第二收容空間12的容積大于第一收容空間11。這樣可以使得本實用新型的半導(dǎo)體封裝結(jié)構(gòu)堆疊封裝不同尺寸的芯片，在不改變原有封裝尺寸的前提下，降低封裝結(jié)構(gòu)的功耗。應(yīng)當(dāng)理解的是，依據(jù)本實用新型的內(nèi)容和精神，在封裝結(jié)構(gòu)允許的前提下，可以設(shè)置更多個收容空間于第一基板10上，以滿足三個、四個乃至更多個芯片的封裝需求；當(dāng)然，也可增加基板數(shù)目，并在每個基板上設(shè)置多個收容空間，以同時封裝多個芯片。參圖2至圖11，介紹本實用新型半導(dǎo)體封裝方法的一具體實施方式
，在該實施方式中，所述基板包括第一基板以及第二基板，該封裝方法包括以下步驟首先提供第一基板10和第二基板20，并將第一基板10和第二基板20壓合，并在壓合后，將所述第一基板10減薄至所需厚度，以此方式，可避免在壓合時第一基板10過薄而導(dǎo)致的斷裂。該第二基板20可是透明的，例如玻璃材質(zhì)；第一基板10可以選自硅、玻璃、陶瓷等本領(lǐng)域普通技術(shù)人員所熟知基板材質(zhì)，值得一提的是在本實用新型另一實施方式中，所述基板設(shè)置為一塊基板時，則無需進(jìn)行該壓合步驟。其中，如果第一芯片51為光學(xué)器件，貝1J可以在第二基板20不貼合于第一基板10的一面設(shè)置一層光學(xué)薄膜201,提高芯片的整體性能。SI、通過光刻、刻蝕在第一基板10上形成第一收容空間11和第二收容空間12 ;具體地，先在第一基板10貼合于第二基板20的面的相對面上涂一層正性光刻膠，并透過預(yù)先設(shè)計好的第一掩膜板(圖未示)對涂有光刻膠的一面進(jìn)行曝光，隨后在顯影液中將經(jīng)過曝光的光刻膠清洗掉以部分暴露出第一基板10 ;隨后通過干法刻蝕或者濕法刻蝕技術(shù)將暴露出第一基板10刻蝕至一預(yù)定深度，形成第二收容空間12。然后,在被刻蝕的第一基板10的表面再涂一層正性光刻膠，并透過一預(yù)先設(shè)計好的第二掩膜板(圖未示)對第一基板10涂有光刻膠的一面再次進(jìn)行曝光和刻蝕以形成第一收容空間11，此時制得的第一收容空間11與第二收容空間12間具有高度差。在本實施方式中，收容空間的數(shù)量可以依據(jù)不同的設(shè)計需求進(jìn)行相應(yīng)的增加或減少。其中，刻蝕第一基板10的最深處以刻蝕到第二基板20為準(zhǔn)。當(dāng)然，在本實用新型一些不包括第二基板20的實施方式中，刻蝕第一基板10的最深處以預(yù)留一預(yù)定基板厚度為準(zhǔn)。S2、在所述第一收容空間和所述第二收容空間內(nèi)形成第一導(dǎo)線；通過在第一收容空間11和第二收容空間12的部分內(nèi)壁上旋涂或者噴涂有機(jī)高分子聚合物形成第一絕緣掩膜層311 ;再采用濺射工藝在第一絕緣掩膜層311上形成第一導(dǎo)線321 ;再采用旋涂或者噴涂工藝，在第一導(dǎo)線321上形成第二絕緣掩膜層331 ;最后，在制作完成的第二絕緣掩膜層上通過光刻工藝形成若干暴露出第一導(dǎo)線321的第一開口 40。應(yīng)當(dāng)理解的是，這里所說的有機(jī)高分子聚合物形成的第一、第二絕緣掩膜層311、331也可以采用其它本領(lǐng)域普通技術(shù)人員熟知的替代材質(zhì)；第一導(dǎo)線321也可以通過物理氣相沉積和化學(xué)氣相沉積等其它常見的金屬化工藝手段形成。S3、將第一芯片和第二芯片分別設(shè)置于所述第一收容空間和所述第二收容空間內(nèi)，并將第一芯片和第二芯片的焊接凸點62與第一基板10上暴露出的第一導(dǎo)線321電性連接。另外，該半導(dǎo)體封裝方法還包括在第二芯片52面朝外接PCB板的一面上依次形成第三絕緣掩膜層312、第二導(dǎo)線322、以及第四絕緣掩膜層332 ;并在所述第四絕緣掩膜層上設(shè)置若干暴露第二導(dǎo)線的第二開口。分別在第一基板10上制作與第一導(dǎo)線321電性連接的焊接凸點63，在第二芯片上制作與第二導(dǎo)線322電性連接的焊接凸點64，用于與外接PCB板連接?？蛇x的，焊接凸點64可以采用硅通孔或側(cè)面引線技術(shù)把導(dǎo)線引至第二芯片的背面形成。這樣可以使芯片在三維方向堆疊的密度最大化，封裝外形尺寸最小，降低封裝結(jié)構(gòu)的功耗。在所述S3步驟前，還包括S4、提供一晶圓，其上制作有功能電路，該功能電路所在的一側(cè)表面為功能面。隨后，在功能面上涂一層保護(hù)層，如光阻等，避免后續(xù)制作過程中對晶圓表面的污染、劃傷等。然后在晶圓未涂保護(hù)層的另一側(cè)表面進(jìn)行減薄，對晶圓進(jìn)行減薄的作用是可以改善芯片散熱效果，并且減薄到一定厚度有利于后期封裝制作。S5、對涂有保護(hù)層的晶圓的功能面進(jìn)行光刻，以將晶圓上的電極部分暴露，并通過電鍍工藝在暴露出的電極上形成突塊底部金屬層(UBM，Under Bump Metal)61。通常，突塊底部金屬層61有三層，分別為鉻層、鉻-銅合金層，銅層，并且在突塊底部金屬層61上還會制作一層很薄的金層，主要用于預(yù)防銅層的氧化。S6、在制作好的突塊底部金屬層61上,通過BGA技術(shù)形成用于與第一基板10上暴露出的第一導(dǎo)線321連接的焊接凸點62。S7、切割此時制作完成的晶圓，得到第一芯片51和/或第二芯片52。在本實用新型的半導(dǎo)體封裝方法中，在將芯片封裝進(jìn)該封裝結(jié)構(gòu)，再在芯片背面旋涂一層保護(hù)層，用于阻隔芯片與外接的接觸，提升芯片整體的信賴性，然后通過曝光、顯影的方式露出連接外部電路板的焊接凸點63、64，最后完成測試，再將整塊的基板切割為獨 立的封裝完成的芯片。本實用新型提供的采用這種扇出型晶圓級的封裝結(jié)構(gòu)的半導(dǎo)體模組也因此具有較小的尺寸和較佳的電學(xué)性能。本實用新型通過上述實施方式，具有如下有益效果通過在基板10上設(shè)置具有高度差的第一收容空間11和第二收容空間12，在不改變芯片原有尺寸封裝的前提下，使不同尺寸的芯片實現(xiàn)系統(tǒng)級三維堆疊互連的封裝，降低了產(chǎn)品功耗；并且工藝流程簡單，對制程能力要求低，降低了產(chǎn)品的封裝成本。應(yīng)當(dāng)理解，雖然本說明書按照實施方式加以描述，但并非每個實施方式僅包含一個獨立的技術(shù)方案，說明書的這種敘述方式僅僅是為清楚起見，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)將說明書作為一個整體，各實施方式中的技術(shù)方案也可以經(jīng)適當(dāng)組合，形成本領(lǐng)域技術(shù)人員可以理解的其他實施方式。上文所列出的一系列的詳細(xì)說明僅僅是針對本實用新型的可行性實施方式的具體說明，它們并非用以限制本實用新型的保護(hù)范圍，凡未脫離本實用新型技藝精神所作的等效實施方式或變更均應(yīng)包含在本實用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述封裝結(jié)構(gòu)包括 基板，所述基板包括第一收容空間和第二收容空間，所述第一收容空間和第二收容空間之間設(shè)有高度差，所述第一和第二收容空間內(nèi)設(shè)置有第一導(dǎo)線； 第一芯片，設(shè)置于所述第一收容空間內(nèi)，并與所述第一導(dǎo)線電性連接； 第二芯片，設(shè)置于所述第二收容空間內(nèi)，并與所述第一導(dǎo)線電性連接。
2.根據(jù)權(quán)利要求I所述的封裝結(jié)構(gòu)，其特征在于，所述第二收容空間的容積大于所述第一收容空間。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述封裝結(jié)構(gòu)還包括第一絕緣掩膜層和第二絕緣掩膜層，所述第一絕緣掩膜層形成于所述第一收容空間和第二收容空間的內(nèi)壁上，所述第一導(dǎo)線設(shè)置于所述第一絕緣掩膜層和所述第二絕緣掩膜層之間。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述第二絕緣掩膜層上設(shè)置有若干暴露所述導(dǎo)線的開口，所述第一和第二芯片通過所述開口與所述第一導(dǎo)線電性連接。
5.根據(jù)權(quán)利要求I所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述第二芯片朝向PCB板的一面依次設(shè)置有第三絕緣掩膜層、第二導(dǎo)線、以及第四絕緣掩膜層，所述第四絕緣掩膜層設(shè)置有若干暴露所述導(dǎo)線的第二開口，所述第二基板上還設(shè)有用于與外接PCB板連接的焊接凸點，所述焊接凸點通過所述第二開口與所述第二導(dǎo)線電性連接。
6.根據(jù)權(quán)利要求I所述的封裝結(jié)構(gòu)，其特征在于，所述基板包括第一基板以及貼合于所述第一基板的第二基板，所述第一收容空間和所述第二收容空間設(shè)置于所述第一基板。
7.一種半導(dǎo)體模組，其特征在于，所述半導(dǎo)體模組包括如權(quán)利要求I至6之任意一項所述的半導(dǎo)體封裝結(jié)構(gòu)。
專利摘要本實用新型揭示了一種半導(dǎo)體封裝結(jié)構(gòu)，其包括基板，該基板包括第一收容空間和第二收容空間，第一收容空間和第二收容空間之間設(shè)有高度差，第一和第二收容空間內(nèi)設(shè)置有第一導(dǎo)線；第一芯片，設(shè)置于第一收容空間內(nèi)，并與第一導(dǎo)線電性連接；第二芯片，設(shè)置于第二收容空間內(nèi)，并與第一導(dǎo)線電性連接。與現(xiàn)有技術(shù)相比，本實用新型通過在基板上設(shè)置具有高度差的第一收容空間和第二收容空間，實現(xiàn)不同尺寸芯片間的系統(tǒng)級堆疊互連。
文檔編號H01L23/32GK202495439SQ20122008294
公開日2012年10月17日 申請日期2012年3月7日 優(yōu)先權(quán)日2012年3月7日
發(fā)明者俞國慶, 喻瓊, 王之奇, 王宥軍, 王蔚 申請人:蘇州晶方半導(dǎo)體科技股份有限公司