具有水平延伸的三維柵極結(jié)構(gòu)及其制造方法
【專利摘要】本發(fā)明公開了一種具有水平延伸的三維柵極結(jié)構(gòu)及其制造方法，在集成電路上的裝置包括交替的半導(dǎo)體線與絕緣線疊層，以及在半導(dǎo)體線疊層上的柵極結(jié)構(gòu)。柵極結(jié)構(gòu)包括垂直部，及水平延伸部，而垂直部相鄰于疊層的至少一側(cè)上，水平延伸部在半導(dǎo)體線之間。相較于半導(dǎo)體線的側(cè)邊，絕緣線的側(cè)邊可凹入(recessed)，所以至少疊層的一側(cè)包括半導(dǎo)體線之間的凹陷部。水平延伸部可在凹陷部。水平延伸部具有內(nèi)側(cè)表面，以及外側(cè)表面，內(nèi)側(cè)表面相鄰于絕緣線的側(cè)邊，外側(cè)表面可齊平于半導(dǎo)體線的側(cè)邊。裝置包括第二柵極結(jié)構(gòu)，以及絕緣元件，而第二柵極結(jié)構(gòu)與第一次提及的柵極結(jié)構(gòu)分隔開，絕緣元件在第二柵極結(jié)構(gòu)的水平延伸部與第一次提及的柵極結(jié)構(gòu)之間。
【專利說明】具有水平延伸的三維柵極結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明關(guān)于疊層的晶體管結(jié)構(gòu)，例如可使用于高密度的三維(3D)的存儲器裝置中，以及使用該結(jié)構(gòu)的存儲器裝置。
【背景技術(shù)】
[0002]圖1A繪示一 3D NAND閃存裝置的透視圖，此3D NAND閃存裝置描述在一篇美國專利同時待審(co-pending)的申請案，申請?zhí)枮?3/078，311，該申請案在此被納入?yún)⒖?，如同已被充分闡述。在圖1A描述的3D NAND閃存裝置包括交替的(alternating)半導(dǎo)體線和絕緣線的疊層。圖中移除絕緣線以露出額外的結(jié)構(gòu)。例如，移除在疊層中的半導(dǎo)體線間的絕緣線，以及移除半導(dǎo)體線疊層間的絕緣線。
[0003]在絕緣層上形成多層陣列，多層陣列包括共形(conformal)于多個疊層的多條字線325-1，...，325-N。在多層平面中，多個疊層包括半導(dǎo)體線312，313、314與315。在同一平面中，半導(dǎo)體線經(jīng)由位線結(jié)構(gòu)(如302B)電性耦接在一起。
[0004]圖1A中所示的字線編號，在偶數(shù)存儲器頁(memory pages)，從整體結(jié)構(gòu)的后到前的字線編號是從325-1到325-N逐漸遞增(ascending)。在奇數(shù)存儲器頁，從整體結(jié)構(gòu)的后到前的字線編號是從325-1到325-N逐漸遞減(descends)。
[0005]半導(dǎo)體線止于位線結(jié)構(gòu)312A、313A、314A，與315A，例如半導(dǎo)體線312、313、314與315。如所示，在陣列內(nèi)，這些位線結(jié)構(gòu)312A、313A、314A與315A電性連接至不同的位線，以連接到譯碼電路(decoding circuitry)進(jìn)而選擇平面。這些位線結(jié)構(gòu)312A、313A、314A與315A可在定義多個疊層時，同時圖案化。
[0006]半導(dǎo)體止于位線結(jié)構(gòu)302B、303B、304B與305B，例如半導(dǎo)體線302、303、304與305。如所示，在陣列內(nèi)，這些位線結(jié)構(gòu)302B，303B，304B與305B電性連接至不同的位線，以連接到譯碼電路進(jìn)而選擇平面。這些位線結(jié)構(gòu)302B、303B、304B與305B可在定義(defined)多個疊層時，同時圖案化。
[0007]任一給定(given)的半導(dǎo)體線疊層稱接至位線結(jié)構(gòu)312A、313A、314A與315A,或位線結(jié)構(gòu)302B、303B、304B與305B兩者之一，但非同時耦接至兩者。半導(dǎo)體位線疊層具有從位線端點到源極線端點的方向性，或源極線端點到位線端點的方向性中，兩個相反方向的其中之一方向。舉例來說，半導(dǎo)體線疊層312、313、314與315有從位線端點到源極線端點的方向性，而半導(dǎo)體線疊層302、303、304與305有從源極線端點到位線端點的方向性。
[0008]半導(dǎo)體線疊層312、313、314與315經(jīng)由位線結(jié)構(gòu)312A、313A、314A與315A止于一端點，而半導(dǎo)體線疊層312、313、314與315通過SSL柵極結(jié)構(gòu)319，接地選擇線(groundselect line)GSL 326，然后325-1WL至325-N WL的字線，以及接地選擇線GSL327，止于在另一端點的源極線328。半導(dǎo)體線疊層312、313、314與315并未接至(reach)位線結(jié)構(gòu)302B、303B、304B 與 305B。
[0009]半導(dǎo)體線疊層302、303、304與305經(jīng)由位線結(jié)構(gòu)302B、303B、304B與305B止于一端點，而半導(dǎo)體線疊層302、303、304與305通過SSL柵極結(jié)構(gòu)309，接地選擇線GSL 327，然后325-N WL至325-1WL的字線，以及接地選擇線GSL 326，止于在另一端點的源極線(被圖中的其他部分所遮蔽)。半導(dǎo)體線疊層302、303、304與305并未接至位線結(jié)構(gòu)312A、3103A、314A 與 315A。
[0010]存儲器材料層沉積在界面區(qū)域中的交叉點(cross-points)，交叉點在半導(dǎo)體線312-315與302-305表面，及從325-1至325-N的多條字線之間。類似于字線，接地選擇線GSL 326與GSL 327共形于多個疊層。
[0011]每一半導(dǎo)體線疊層，由位線結(jié)構(gòu)止于一端，且由源極線止于另一端。例如，半導(dǎo)體線疊層312、313、314與315，止于位線結(jié)構(gòu)312A、313A、314A與315A端，而另一端則止于源極線328端。在圖1A的近端處，每另一半導(dǎo)體線疊層止于位線結(jié)構(gòu)302B、303B、304B與305B端，每另一半導(dǎo)體線疊層止于不同的源極線。在圖1A的遠(yuǎn)程處，每另一半導(dǎo)體線疊層止于位線結(jié)構(gòu)312A、313A、314A與315A端，及每另一半導(dǎo)體線疊層止于不同的源極線。
[0012]位線與串選擇線(string select lines)形成在金屬層ML1、ML2與ML3。位線率禹接至平面譯碼裝置(plane decoder)(未繪示)。串選擇線耦接至串選擇線譯碼裝置(未繪示)O
[0013]在字線325-1至325-N定義的步驟中，接地選擇線GSL 326與327可同時圖案化。接地選擇裝置(Ground select devices)形成在多個疊層表面與接地選擇線GSL 326與327之間的交叉點上。在字線325-1至325-N定義的步驟中，SSL柵極結(jié)構(gòu)319與309可同時圖案化。串選擇裝置(string select devices)形成在多個疊層表面與串選擇(SSL)柵極結(jié)構(gòu)319與309之間的交叉點上。在陣列中的特定疊層內(nèi)，這些裝置耦接至譯碼電路以選擇串(strings)。
[0014]如由圖1A中所示之一的三維(3D)存儲器裝置中，通過SSL柵極結(jié)構(gòu)(如319與309)及接地選擇線GSL (如326與327)的半導(dǎo)體線(如312-315與302-305)有相對較高的電阻，進(jìn)而降低3D存儲器裝置的性能。
[0015]所以期待提供一種三維存儲器裝置，在通過SSL柵極結(jié)構(gòu)及接地選擇線的半導(dǎo)體線具有較低的電阻。

【發(fā)明內(nèi)容】

[0016]在集成電路上的裝置包括交替的半導(dǎo)體線與絕緣線疊層。絕緣線的側(cè)邊可相較于半導(dǎo)體線的側(cè)邊凹入(recessed)，所以至少疊層的一側(cè)包括半導(dǎo)體線之間的凹陷部。裝置包括在半導(dǎo)體線疊層上的柵極結(jié)構(gòu)，例如可用于如上所述SSL柵極結(jié)構(gòu)319。柵極結(jié)構(gòu)包括在半導(dǎo)體線間的垂直部及水平延伸部，垂直部相鄰于疊層的至少一側(cè)上，而水平延伸部可在凹陷部中。水平延伸部具有內(nèi)側(cè)表面與外側(cè)表面，而內(nèi)側(cè)表面相鄰于絕緣線的側(cè)邊。水平延伸部的外側(cè)表面可齊平(flush with)于半導(dǎo)體線的側(cè)邊。
[0017]裝置包括第二柵極結(jié)構(gòu)，例如可用于如上所述接地選擇線GSL 326，第二柵極結(jié)構(gòu)與從第一次提及的柵極結(jié)構(gòu)分隔開。第二柵極結(jié)構(gòu)包括在半導(dǎo)體線間的垂直部及水平延伸部，垂直部相鄰(adjacent)于疊層的至少一側(cè)上，而水平延伸部可在凹陷部中。裝置可包括絕緣元件，而絕緣元件在第二柵極結(jié)構(gòu)的水平延伸部與第一次提及的柵極結(jié)構(gòu)的水平延伸部之間。
[0018]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附圖式，作詳細(xì)說明如下。
【專利附圖】

【附圖說明】
[0019]圖1A繪示一 3D NAND閃存裝置的透視圖。
[0020]圖1繪示根據(jù)本發(fā)明的一實施例的透視圖，透視圖繪示在一個集成電路上具有柵極結(jié)構(gòu)的半導(dǎo)體線疊層。
[0021]圖2繪示在圖1裝置中的疊層橫截面的截面圖。
[0022]圖3繪示在圖1中裝置中的疊層的側(cè)視圖。
[0023]圖4繪示根據(jù)本發(fā)明的另一實施例的透視圖，透視圖繪示在一個集成電路上具有柵極結(jié)構(gòu)的半導(dǎo)體線疊層。
[0024]圖5繪示在圖4中裝置中的疊層橫截面的截面圖。
[0025]圖6繪示在圖4中裝置中的疊層的側(cè)視圖。
[0026]圖7至圖12繪示根據(jù)本發(fā)明的一實施例，在一個集成電路上制造裝置的方法。
[0027]圖13至圖18繪示根據(jù)本發(fā)明的另一實施例，在一個集成電路上制造裝置的方法。
[0028]【主要元件符號說明】
[0029]108、118、128、138、408、418、428、438、903、913、923、933、1603、1613、1623、1633:凹陷部
[0030]110、130、410、430、710、730、1310、1330:疊層
[0031]111、113、115、131、133、135、411、413、415、431、433、435、711、713、715、731、733、735、1311、1313、1331、1333、1335:絕緣線
[0032]112、114、132、134、302、303、304、305、312、313、314、315、412、414、432、434、1012、1014、1032、1034、1612、1614、1632、1634:半導(dǎo)體線
[0033]121、121b、123、123b、141、143、421、421b、423、423b、441、443、723、743、1323、1343:水平延伸部
[0034]150、1050:柵極介電層
[0035]152、154、533、537:側(cè)邊
[0036]156、531:內(nèi)側(cè)表面
[0037]158、532:外側(cè)表面
[0038]160、170、460、480、1260、1860:垂直部
[0039]170、470、970、1570:絕緣元件
[0040]212、214、232、234、512、514、532、534、712、714、732、734、1312、1314、1332、1334、1612、1614、1632、1634:半導(dǎo)體材料條
[0041]282a、282b、282c、282d、284a、284b、284c、284d、292a、292b、292c、292d、582a、582b、582c、582d、584a、584b、584c、584d、592a、592b、592c、592d:區(qū)
[0042]302B、303B、304B、305B、312A、313A、314A、315A:位線結(jié)構(gòu)
[0043]309、319、1280、1880:串選擇線柵極結(jié)構(gòu)
[0044]325-1、325-Ν:字線
[0045]326、327:接地選擇線
[0046]328:源極線[0047]422、424、442、444、1322、1324、1342、1344:絕緣層
[0048]870、872、1470、1472:刻蝕掩模
[0049]1060、1160、1760:柵極材料
[0050]1370:介電層
[0051]ML1、ML2、ML3:金屬層
【具體實施方式】
[0052]在集成電路上的三維存儲器裝置具有串選擇線結(jié)構(gòu)(SSL, string select line)及接地選擇線結(jié)構(gòu)(GSL, ground select line),其中串選擇線結(jié)構(gòu)作為串選擇開關(guān)(string select switches)的柵極,接地選擇線結(jié)構(gòu)作為接地選擇開關(guān)(ground selectswitches)的柵極,當(dāng)使用延伸的柵極結(jié)構(gòu)(extended gate structures)開啟這些開關(guān)時，串選擇線結(jié)構(gòu)及接地選擇線結(jié)構(gòu)會降低在疊層中半導(dǎo)體線的電阻。裝置包括交替的半導(dǎo)體線與絕緣線疊層(stack)。相較于半導(dǎo)體線的側(cè)邊,絕緣線的側(cè)邊可凹入(recessed),所以至少疊層的一側(cè)包括半導(dǎo)體線之間的凹陷部。裝置包括在半導(dǎo)體線疊層上的柵極結(jié)構(gòu)。柵極結(jié)構(gòu)包括在半導(dǎo)體線間的垂直部及水平延伸部，垂直部相鄰于疊層的至少一側(cè)上，而水平延伸部可在凹陷部中。
[0053]當(dāng)電壓施加在柵極結(jié)構(gòu)，在半導(dǎo)體線上形成具有低電阻的反轉(zhuǎn)層(inversionlayer),而反轉(zhuǎn)層在正常通道區(qū)域(normal channel region)的柵極結(jié)構(gòu)下方,且沿著水平延伸部。水平延伸部沿著半導(dǎo)體線，增加反轉(zhuǎn)區(qū)域的長度。水平延伸部可嵌入半導(dǎo)體線間，因此在存儲器陣列布局效率上，水平延伸部具有較低的影響(impact)。
[0054]圖1繪示根據(jù)本發(fā)明的一實施例的透視圖，繪示在一個集成電路上具有柵極結(jié)構(gòu)的半導(dǎo)體線疊層。如本文所述，實施例可采用串選擇線/接地選擇線氧化物-氮化物-氧化物(string select line/ground select line oxide-nitride-oxide ；SSL/GSL 0N0)的方法。裝置包括交替的半導(dǎo)體線與絕緣線疊層。半導(dǎo)體線可作為位線。例如，如所示的四個疊層中的疊層110，疊層110包括交替的半導(dǎo)體線112與114，及絕緣線111、113與115，而疊層130包括交替的半導(dǎo)體線132與134，及絕緣線131、133與135。在例中，絕緣線的側(cè)邊相較于半導(dǎo)體線的側(cè)邊系凹入，所以至少疊層的一側(cè)包括半導(dǎo)體線之間的凹陷部。舉例來說，相較于半導(dǎo)體線112與114的側(cè)邊，絕緣線111、113與115的側(cè)邊系凹入，所以疊層110包括半導(dǎo)體線112與114之間的凹陷部108與118。同樣地，絕緣線131、133與135的側(cè)邊相較于半導(dǎo)體線132與134的側(cè)邊系凹入，所以疊層130包括半導(dǎo)體線132與134之間的凹陷部128與138。
[0055]如圖1所示，半導(dǎo)體線112、114、132與134包括半導(dǎo)體材料條(strip ofsemiconductor material),而半導(dǎo)體材料條具有側(cè)邊(sides)及在半導(dǎo)體材料側(cè)邊上的柵極介電層(gate dielectric layer) 150。圖2進(jìn)一步說明包括柵極介電層150的半導(dǎo)體線。
[0056]裝置包括柵極結(jié)構(gòu)，而柵極結(jié)構(gòu)包括GSL柵極結(jié)構(gòu)與SSL柵極結(jié)構(gòu)，而GSL柵極結(jié)構(gòu)為GSL線327的一部分，SSL柵極結(jié)構(gòu)為半導(dǎo)體線疊層上SSL柵極結(jié)構(gòu)309的一部分。柵極結(jié)構(gòu)包括垂直部以及水平延伸部，垂直部相鄰在疊層的至少一側(cè)，以及水平延伸部在半導(dǎo)體線間的凹陷部。在一些實施例中，水平延伸部可不在凹陷部(recesses)內(nèi)。[0057]如圖1所示，GSL柵極結(jié)構(gòu)包括垂直部160，及水平延伸部143，而垂直部160相鄰于疊層130，水平延伸部143在半導(dǎo)體線132與134之間，較佳為在凹陷部138中。垂直部160也相鄰于疊層110，且疊層110包括水平延伸部123，而水平延伸部123在半導(dǎo)體線112與114之間的凹陷部118中。疊層110與疊層130可包括額外的水平延伸部，例如，水平延伸部121與141，而水平延伸部121與141在疊層的底部的半導(dǎo)體線112與132與襯底之間。
[0058]圖2繪示在圖1中的裝置的疊層截面的截面圖，截面圖為沿著GSL的柵極結(jié)構(gòu)和疊層的AA線繪示。在圖2的元件與在圖1中，相對應(yīng)的元件標(biāo)示相同的號碼。
[0059]在疊層中的半導(dǎo)體線可包括半導(dǎo)體材料條，以與門極介電層，而半導(dǎo)體材料條具有側(cè)邊，柵極介電層在半導(dǎo)體材料側(cè)邊上。半導(dǎo)體線132與134的側(cè)邊152與154是柵極介電層150外側(cè)表面。圖2繪示半導(dǎo)體線112、114、132與134，半導(dǎo)體線112、114、132與134包括半導(dǎo)體材料條212、214、232與234，以與門極介電層150，而半導(dǎo)體材料條212、214、232與234具有側(cè)邊，且柵極介電層150分別在半導(dǎo)體材料條212、214、232與234的側(cè)邊上。半導(dǎo)體線132與134的側(cè)邊152與154是柵極介電層150的外側(cè)表面，且半導(dǎo)體線132與134的側(cè)邊152與154分別在半導(dǎo)體材料232與234的側(cè)邊上。
[0060]在裝置中，水平延伸部具有內(nèi)側(cè)表面，以及外側(cè)表面，內(nèi)側(cè)表面相鄰于絕緣線的側(cè)邊。水平延伸部的外側(cè)表面能齊平于半導(dǎo)體線的側(cè)邊。例如，請參見圖2，在疊層130中，水平延伸部143具有內(nèi)側(cè)表面156，以及一外側(cè)表面158，其中內(nèi)側(cè)表面156相鄰于絕緣線133的側(cè)面。外側(cè)表面158可分別齊平于半導(dǎo)體線132與134的側(cè)邊152與154。
[0061 ] 柵極結(jié)構(gòu)包括GSL柵極結(jié)構(gòu)與SSL柵極結(jié)構(gòu)，而柵極結(jié)構(gòu)可由非等向性刻蝕形成。非等向性刻蝕產(chǎn)生輪廓鮮明、良好控制的特征(well-controlled features)，使得在柵極結(jié)構(gòu)的水平延伸部的外側(cè)表面能垂直，或近乎垂直地平坦或齊平疊層結(jié)構(gòu)側(cè)邊上的半導(dǎo)體線的突出側(cè)邊(overhanging sides of the semiconductor lines) ?
[0062]圖3為疊層110的側(cè)視圖，側(cè)視圖為沿著正交于在圖2中所示的橫截面的方向繪示。在圖3，是顯示出在絕緣線115與絕緣元件170上的柵極介電層150，當(dāng)從半導(dǎo)體線114與112移除柵極介電層150會露出半導(dǎo)體材料條214與212。在圖3的元件與在圖1與圖2中相對應(yīng)的元件標(biāo)示相同的號碼。
[0063]圖3顯示SSL柵極結(jié)構(gòu)的一側(cè)，該一側(cè)沿著疊層與GSL柵極結(jié)構(gòu)隔開。當(dāng)SSL柵極結(jié)構(gòu)可用為串選擇線(string select lines)時,GSL柵極結(jié)構(gòu)可用為接地選擇線。SSL柵極結(jié)構(gòu)包括垂直部180，及水平延伸部121b與123b，而垂直部180相鄰在疊層的至少一側(cè)上，水平延伸部121b與123b在垂直部180的側(cè)邊上。水平延伸部123b在半導(dǎo)體線114與112間的凹陷部中，而半導(dǎo)體線114與112包括半導(dǎo)體材料條214與212。水平延伸部121b在半導(dǎo)體線112與在疊層的底部的襯底之間的凹陷部中，其中半導(dǎo)體線112包括半導(dǎo)體材料條212。
[0064]如圖3所示，GSL柵極結(jié)構(gòu)包括垂直部160，及水平延伸部123與121，而垂直部160相鄰在疊層的至少一側(cè)上，水平延伸部123與121在垂直部160的側(cè)邊上。水平延伸部123在半導(dǎo)體線214與212間的凹陷部中。水平延伸部121在半導(dǎo)體材料條212與在疊層的底部的襯底之間的凹陷部中。
[0065]裝置包括絕緣元件170，其中絕緣元件170在SSL柵極結(jié)構(gòu)的水平延伸部與GSL柵極結(jié)構(gòu)的水平延伸部之間。絕緣元件170阻擋GSL柵極結(jié)構(gòu)與SSL柵極結(jié)構(gòu)間的路徑。因此，絕緣元件170可阻擋水平延伸部123與123b間的路徑，以及水平延伸部121與121b間的路徑。
[0066]當(dāng)電壓施加在GSL柵極結(jié)構(gòu)(垂直部160及水平延伸部121與123)以開啟GSL開關(guān)時，相鄰在垂直部160的半導(dǎo)體材料條212、214中的通道區(qū)域(channel regions)也開啟，而且在282a-282b區(qū)中的反轉(zhuǎn)層受到感應(yīng)，此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部121上端邊緣的半導(dǎo)體材料條212中，在292a-292b區(qū)中的反轉(zhuǎn)層受到感應(yīng),此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部123下端邊緣的半導(dǎo)體材料條212中，以及在284a-284b區(qū)中的反轉(zhuǎn)層受到感應(yīng),此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部123上端邊緣的半導(dǎo)體材料條214中。相較于形成有GSL柵極結(jié)構(gòu)的反轉(zhuǎn)區(qū)域的長度，其中GSL柵極結(jié)構(gòu)，如本文所述僅具有垂直部而無水平延伸部，GSL柵極結(jié)構(gòu)的水平延伸部，增加了沿著半導(dǎo)體材料條212與214的反轉(zhuǎn)區(qū)域的長度。
[0067]同樣地，當(dāng)電壓施加在SSL柵極結(jié)構(gòu)(垂直部180及水平延伸部121b與123b)以開啟SSL開關(guān)時，相鄰在垂直180的半導(dǎo)體材料條212與214中的通道區(qū)域也開啟，而且，在282c-282d區(qū)中的反轉(zhuǎn)層受到感應(yīng)(induced)，此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部121b上端邊緣的半導(dǎo)體材料條212中，在292c-292d區(qū)中的反轉(zhuǎn)層受到感應(yīng),此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部123b下端邊緣的半導(dǎo)體材料條212中，以及在284c-284d區(qū)中的反轉(zhuǎn)層受到感應(yīng)，此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部123b上端邊緣的半導(dǎo)體材料條214中。
[0068]圖4繪示根據(jù)本發(fā)明的另一實施例的透視圖，透視圖繪示在一個集成電路上具有柵極結(jié)構(gòu)的半導(dǎo)體線疊層。本文所述，實施例可采用串選擇線/接地選擇線-柵極氧化物(string select line/ground select line gate-oxide ；SSL/GSL GOX)的方法。裝置包括交替的半導(dǎo)體線與絕緣線疊層。半導(dǎo)體線可作為位線。例如，如所示的四個疊層中的疊層410，疊層410包括交替的半導(dǎo)體線412與414，及絕緣線411、413與415，而疊層430包括交替的半導(dǎo)體線432與434，及絕緣線431、433與435。在例中，相較于半導(dǎo)體線的側(cè)邊，絕緣線的側(cè)邊系凹入，所以至少疊層的一側(cè)包括半導(dǎo)體線之間的凹陷部。舉例來說，相較于半導(dǎo)體線412與414的側(cè)邊，絕緣線411、413與415的側(cè)邊系凹入，所以疊層410包括半導(dǎo)體線412與414之間的凹陷部408與418。同樣地，相較于半導(dǎo)體線432與434的側(cè)邊，絕緣線431、433與435的側(cè)邊系凹入，所以疊層430包括半導(dǎo)體線432與434之間的凹陷部428 與 438。
[0069]如圖4所示，半導(dǎo)體線412、414、432與434包括具有側(cè)邊的半導(dǎo)體材料條，及分別在半導(dǎo)體材料側(cè)邊上的絕緣層(insulating layer)422、424、442與444。圖5進(jìn)一步說明包括半導(dǎo)體材料條的半導(dǎo)體線。
[0070]裝置包括柵極結(jié)構(gòu)，而柵極結(jié)構(gòu)包括GSL柵極結(jié)構(gòu)與SSL柵極結(jié)構(gòu)，而GSL柵極結(jié)構(gòu)為GSL線327的一部分，且SSL柵極結(jié)構(gòu)為半導(dǎo)體線疊層上SSL柵極結(jié)構(gòu)309的一部分。柵極結(jié)構(gòu)包括垂直部以及水平延伸部，垂直部相鄰在疊層的至少一側(cè)，以及水平延伸部在半導(dǎo)體線間的凹陷部中。在一些實施例中，水平延伸部可不在凹陷部內(nèi)。
[0071]如圖4所示，柵極結(jié)構(gòu)包括垂直部460，及水平延伸部443，垂直部460相鄰于疊層430，及水平延伸部443在半導(dǎo)體線432與434之間，較佳為在凹陷部438中。垂直部460也相鄰于疊層410，且疊層410包括水平延伸部423，而水平延伸部423在半導(dǎo)體線412與414之間的凹陷部418。疊層410與疊層430可包括額外的水平延伸部，例如，水平延伸部421與441，而水平延伸部421與441在疊層的底部的半導(dǎo)體線412與432與襯底之間。
[0072]圖5繪示在圖4中的裝置的疊層截面的截面圖，截面圖為沿著GSL的柵極結(jié)構(gòu)和疊層的CC線繪示。在圖5的元件與在圖4中，相對應(yīng)的元件標(biāo)示相同的號碼。圖5繪示半導(dǎo)體線412、414、432與434，半導(dǎo)體線412、414、432與434包括半導(dǎo)體材料條512、514、532與534，及絕緣層422、424、442與444，而半導(dǎo)體材料條512、514、532與534具有側(cè)邊，且絕緣層422、424、442與444分別在半導(dǎo)體材料條512、514、532與534的側(cè)邊上。由于在替代的實施例中，采用柵極氧化物成長方式，如圖5繪示的替代實施例中，在半導(dǎo)體線412、414、432與434中的半導(dǎo)體材料條512、514、532與534比如圖2繪示用于實施例中的半導(dǎo)體材料條212、214、232與234，可具有更窄的寬度(narrower width)。
[0073]在疊層中的半導(dǎo)體線可包括半導(dǎo)體材料條、以及絕緣層，而半導(dǎo)體材料條具有側(cè)邊，絕緣層在半導(dǎo)體材料側(cè)邊上。半導(dǎo)體線432與434的側(cè)邊533與537是絕緣層(如442、444)外側(cè)表面。如圖5繪示，在疊層430中的半導(dǎo)體線434可包括半導(dǎo)體材料條534、以及絕緣層444，其中半導(dǎo)體材料條534具有側(cè)邊535，而絕緣層444在半導(dǎo)體材料條534的側(cè)邊535上。半導(dǎo)體材料條534的側(cè)邊537為絕緣層444的外側(cè)表面。絕緣層444可包括半導(dǎo)體材料條534的氧化物。
[0074]在裝置中，水平延伸部具有內(nèi)側(cè)表面，以及外側(cè)表面，內(nèi)側(cè)表面相鄰于絕緣線的側(cè)邊。水平延伸部的外側(cè)表面可齊平于半導(dǎo)體線的側(cè)邊。例如，請參見圖5，在疊層430中，水平延伸部441具有內(nèi)側(cè)表面531，以及一外側(cè)表面532，其中內(nèi)側(cè)表面531相鄰于絕緣線431的側(cè)面。外側(cè)表面532可分別齊平于半導(dǎo)體線432與434的側(cè)邊533與537。
[0075]圖6繪示疊層410的側(cè)視圖，側(cè)視圖為沿著正交于圖5的截面圖方向繪示。在圖6，從半導(dǎo)體線412與414移除絕緣層422、424以露出半導(dǎo)體材料條512與514。在圖6的元件與在圖4與圖5中,相對應(yīng)的元件標(biāo)示相同的號碼。圖6與圖3相似,但不同之處在絕緣元件470的結(jié)構(gòu)。在圖6中，當(dāng)在存儲器形成電荷儲存結(jié)構(gòu)(charge storage structures)時，絕緣元件470形成,且絕緣元件470具有與電荷儲存結(jié)構(gòu)相同的基本的多層介電層結(jié)構(gòu)。在圖3中，絕緣元件170為介電層(如絕緣線131、133、135)的剩余部(remnant)，此剩余部為從水平延伸部回蝕(etched back)以形成凹陷部，以下將更詳細(xì)地解釋。
[0076]圖6繪示SSL柵極結(jié)構(gòu)的一側(cè)，該一側(cè)沿著疊層與GSL柵極結(jié)構(gòu)分隔開。當(dāng)SSL柵極結(jié)構(gòu)可用為串選擇線(string select lines)時，GSL柵極結(jié)構(gòu)可用為接地選擇線(ground select lines)。SSL柵極結(jié)構(gòu)包括垂直部480,以及水平延伸部421b與423b,而垂直部480相鄰在疊層的至少一側(cè)上，水平延伸部421b與423b在垂直部480的側(cè)邊上。水平延伸部423b在半導(dǎo)體線412與414間的凹陷部中，其中半導(dǎo)體線412與414包括半導(dǎo)體材料條512與514。水平延伸部421b在半導(dǎo)體線412與在疊層的底部的襯底之間的凹陷部中，其中半導(dǎo)體線412包括半導(dǎo)體材料條512。
[0077]如圖6所示，GSL柵極結(jié)構(gòu)包括垂直部460，及水平延伸部421與423，而垂直部460相鄰在疊層的至少一側(cè)上，水平延伸部421與423在垂直部460的側(cè)邊上。水平延伸部423在半導(dǎo)體線412與414間的凹陷部中，而半導(dǎo)體線412與414包括半導(dǎo)體材料條512與514。水平延伸部421在半導(dǎo)體線412與在疊層的底部的襯底之間的凹陷部中，而半導(dǎo)體線412包括半導(dǎo)體材料條512。[0078]裝置包括絕緣元件470，其中絕緣元件470在SSL柵極結(jié)構(gòu)的水平延伸部與GSL柵極結(jié)構(gòu)的水平延伸部之間。絕緣元件470阻擋(blocks)GSL柵極結(jié)構(gòu)與SSL柵極結(jié)構(gòu)間的路徑。因此，絕緣元件470可阻擋水平延伸部423與423b間的路徑，以及水平延伸部421與421b間的路徑。
[0079]當(dāng)電壓施加在GSL柵極結(jié)構(gòu)(垂直部460及水平延伸部421與423)以開啟GSL開關(guān)時，相鄰在垂直460的半導(dǎo)體材料條512與514中的通道區(qū)域也開啟。而且，在582a_582b區(qū)中的反轉(zhuǎn)層(inversion layers)受到感應(yīng),此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部421上端邊緣的半導(dǎo)體材料條512中，在592a-592b區(qū)中的反轉(zhuǎn)層受到感應(yīng),此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部423下端邊緣的半導(dǎo)體材料條512中，以及在584a-584b區(qū)中的反轉(zhuǎn)層受到感應(yīng)，此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部423上端邊緣的半導(dǎo)體材料條514中。相較于形成有GSL柵極結(jié)構(gòu)的反轉(zhuǎn)區(qū)域的長度，其中GSL柵極結(jié)構(gòu)，如本文所述僅具有垂直部而無水平延伸部，GSL柵極結(jié)構(gòu)的水平延伸部，增加了沿著半導(dǎo)體材料條512與514的反轉(zhuǎn)區(qū)域的長度。
[0080]同樣地，當(dāng)電壓施加在SSL柵極結(jié)構(gòu)(垂直部480及水平延伸部421b與423b)以開啟SSL開關(guān)時，相鄰在垂直480的半導(dǎo)體材料條512與514中的通道區(qū)域也開啟，此外，在582c-582d區(qū)中的反轉(zhuǎn)層受到感應(yīng),此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部421b上端邊緣的半導(dǎo)體材料條512中，在592c-592d區(qū)中的反轉(zhuǎn)層受到感應(yīng)，此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部423b下端邊緣的半導(dǎo)體材料條512中，以及在584c-584d區(qū)中的反轉(zhuǎn)層受到感應(yīng)，此受到感應(yīng)的反轉(zhuǎn)層在沿水平延伸部423b上端邊緣的半導(dǎo)體材料條514中。
[0081]圖7至圖12繪示根據(jù)本發(fā)明的一實施例，在一個集成電路上制造裝置的方法。制造方法包括形成交替的半導(dǎo)體材料條與絕緣線的疊層。半導(dǎo)體材料條可作為位線。參閱圖7，形成交替的半導(dǎo)體材料條712與714及絕緣線711、713與715的疊層710。同樣地，形成交替的半導(dǎo)體材料條732與734及絕緣線731、733與735的疊層730。
[0082]制造方法包括在疊層上形成刻蝕掩模(etch masks),以及使用刻蝕掩?？涛g疊層以定義絕緣元件。參閱圖8，在疊層上形成刻蝕掩模870與872，疊層包括疊層710與疊層730。刻蝕掩模870與872避免從在疊層上的絕緣線刻蝕部(etching portions)的拉回刻蝕，所以絕緣線部分(portions of the insulating lines)沒有形成凹陷部。如圖9所示，在拉回刻蝕后，以及移除刻蝕掩模后，殘留的絕緣線部分形成絕緣元件970。
[0083]制造方法包括凹陷絕緣線的側(cè)邊，凹陷相較于半導(dǎo)體材料條的側(cè)邊，這樣疊層的至少一側(cè)包括半導(dǎo)體材料條間的凹陷部。凹陷(recessing)可包括使用拉回刻蝕于在疊層中的絕緣線，以在半導(dǎo)體材料條間定義凹陷部。參閱圖9，使用拉回刻蝕于絕緣線的結(jié)果，為在絕緣線713的側(cè)面定義凹陷部913，以及在絕緣線713的相反側(cè)定義凹陷部903，而凹陷部903與913為在半導(dǎo)體材料條712與714之間。同樣地，在絕緣線733的側(cè)面定義凹陷部933，以及在絕緣線733的相反側(cè)定義凹陷部923，而凹陷部923與933為在半導(dǎo)體材料條732與734之間。在刻蝕掩模870與872下，凹陷部由絕緣元件970分隔開。
[0084]制造方法進(jìn)一步包括在半導(dǎo)體材料條側(cè)邊上沉積柵極介電層。疊層包括半導(dǎo)體材料線與柵極介電層，而半導(dǎo)體材料條具有側(cè)邊，柵極介電層沉積在半導(dǎo)體材料條的側(cè)邊上。半導(dǎo)體線的側(cè)邊為柵極介電層的外側(cè)表面。參閱圖10，柵極介電層1050沉積在疊層710中的半導(dǎo)體材料條712與714的側(cè)邊上。柵極介電層1050也同樣地沉積在疊層730中的半導(dǎo)體材料條732與734的側(cè)邊上。在疊層710中的半導(dǎo)體線1012與1014包括半導(dǎo)體材料條712與714與柵極介電層1050，而半導(dǎo)體材料條712與714具有側(cè)邊，柵極介電層1050沉積在半導(dǎo)體材料條712與714的側(cè)邊上。在疊層730中的半導(dǎo)體線1032與1034包括半導(dǎo)體材料條732與734與柵極介電層1050，而半導(dǎo)體材料條732與734具有側(cè)邊，柵極介電層1050沉積在半導(dǎo)體材料條732與734的側(cè)邊上。柵極介電層1050可為多層介電層，例如為使用在存儲單元(memory cells)中用以電荷儲存的氧化物-氮化物-氧化物(oxide-nitri de-oxide (ΟΝΟ))介電材料。
[0085]如圖11所示，制造方法包括在疊層710與疊層730上沉積柵極材料1060。柵極材料可為多晶硅、金屬、多層的導(dǎo)電材料、或其他類型的柵極材料。
[0086]制造方法包括在半導(dǎo)體線疊層上，對柵極材料1160使用圖案化刻蝕以定義柵極結(jié)構(gòu)。柵極結(jié)構(gòu)包括在半導(dǎo)體線疊層上的GSL柵極結(jié)構(gòu)與SSL柵極結(jié)構(gòu)1280，其中GSL柵極結(jié)構(gòu)為GSL線327的一部分(圖1A)，而SSL柵極結(jié)構(gòu)1280為SSL柵極結(jié)構(gòu)309的一部分(圖1A)。圖案化刻蝕可由非等向性刻蝕(anisotropic etching)完成,非等向性刻蝕并不會從凹陷部移除柵極材料。其結(jié)果是，柵極結(jié)構(gòu)包括垂直部與水平延伸部，而垂直部相鄰于疊層的至少一側(cè)上，水平延伸部在半導(dǎo)體線間的凹陷部中。水平延伸部具有內(nèi)側(cè)表面與外側(cè)表面，而內(nèi)側(cè)表面相鄰絕緣線的側(cè)邊。制造方法包括刻蝕水平延伸部與半導(dǎo)體線，使得水平延伸部的外側(cè)表面可齊平于半導(dǎo)體線的側(cè)邊。
[0087]參閱圖12，柵極結(jié)構(gòu)包括垂直部1260，垂直部1260相鄰于疊層710與疊層730。在疊層710中，柵極結(jié)構(gòu)包括在半導(dǎo)體材料條712與714間的水平延伸部723與另一水平延伸部(被圖中的其他部分所遮蔽)，其中水平延伸部723在凹陷部913，被圖中的其他部分所遮蔽的另一水平延伸部在凹陷部903。在疊層730中，柵極結(jié)構(gòu)包括在半導(dǎo)體材料條732與734間的水平延伸部743與另一水平延伸部(被圖中的其他部分所遮蔽)，其中水平延伸部743在凹陷部933，被圖中的其他部分所遮蔽的另一水平延伸部在凹陷部923。
[0088]圖13至圖18繪示根據(jù)本發(fā)明的另一實施例，在一個集成電路上制造裝置的方法。制造方法包括形成交替的半導(dǎo)體材料條與絕緣線的疊層。半導(dǎo)體材料條可作為位線。參閱圖13，形成交替的半導(dǎo)體材料條1312與1314及絕緣線1311、1313與1315的疊層1310。同樣地，形成交替的半導(dǎo)體材料條1332與1334及絕緣線1331、1333與1335的疊層1330。制造方法可包括在疊層1310與1330上沉積介電材料1370。介電層1370可為多層介電層，例如為使用在存儲單元中用以電荷儲存的氧化物-氮化物-氧化物介電材料。
[0089]制造方法可包括在疊層上形成刻蝕掩模，以及使用刻蝕掩?？涛g疊層以定義絕緣元件。參閱圖14，在疊層上沉積介電層1370后，在疊層上形成刻蝕掩模1470與1472，疊層包括疊層1310與疊層1330。刻蝕掩模1470與1472避免從在疊層上的介電層1370刻蝕部的圖案化刻蝕。圖案化刻蝕移除部分介電層1370，被移除的介電層1370為非在刻蝕掩模1470與1472下的部分，以及接著移除刻蝕掩模1470與1472，結(jié)果如圖15所示，在疊層上形成絕緣元件1570。
[0090]制造方法可進(jìn)一步包括在半導(dǎo)體材料條側(cè)邊上形成絕緣層，而形成絕緣層的方法包括氧化半導(dǎo)體材料條的側(cè)邊。參閱圖16，在疊層1310中的半導(dǎo)體線1612與1614包括半導(dǎo)體材料條1312與1314，以及絕緣層1322與1324，而半導(dǎo)體材料條1312與1314具有側(cè)邊，絕緣層1322與1324分別形成在半導(dǎo)體材料條1312與1314的側(cè)邊上，例如氧化半導(dǎo)體材料條的側(cè)邊上。在疊層1330上的半導(dǎo)體線1632與1634包括半導(dǎo)體材料條1332與1334，以及絕緣層1342與1344，而半導(dǎo)體材料條1332與1334具有側(cè)邊，絕緣層1322與1324分別形成在半導(dǎo)體材料條1332與1334的側(cè)邊上。半導(dǎo)體材料條的側(cè)邊形成絕緣層的結(jié)果，為在絕緣線1313的側(cè)面定義凹陷部1613，以及在絕緣線1313的相反側(cè)定義凹陷部1603，而凹陷部1603與1613為在半導(dǎo)體材料條1612與1614之間。同樣地，在絕緣線1333的側(cè)面定義凹陷部1633，以及在絕緣線1333的相反側(cè)定義凹陷部1623，而凹陷部1623與1633為在半導(dǎo)體材料條1632與1634之間。
[0091]如圖17所示，制造方法包括在疊層1310與疊層1330上沉積柵極材料1760。柵極材料1160可為多晶娃，金屬，多層的導(dǎo)電材料，或其他類型的柵極材料。
[0092]制造方法包括在半導(dǎo)體線疊層上，對柵極材料1760使用圖案化刻蝕以定義柵極結(jié)構(gòu)。柵極結(jié)構(gòu)包括在半導(dǎo)體線疊層上的GSL柵極結(jié)構(gòu)與SSL柵極結(jié)構(gòu)1880，其中GSL柵極結(jié)構(gòu)為GSL線327的一部分(圖1A)，而SSL柵極結(jié)構(gòu)1880為SSL柵極結(jié)構(gòu)309的一部分(圖1A)。圖案化刻蝕可由非等向性刻蝕(anisotropic etching)完成,非等向性刻蝕并不會從凹陷部移除柵極材料。其結(jié)果是，柵極結(jié)構(gòu)包括垂直部與水平延伸部，而垂直部相鄰于疊層的至少一側(cè)上，水平延伸部在半導(dǎo)體線間的凹陷部。水平延伸部具有內(nèi)側(cè)表面與外側(cè)表面，而內(nèi)側(cè)表面相鄰絕緣線的側(cè)邊。制造方法包括刻蝕水平延伸部與半導(dǎo)體線，使得水平延伸部的外側(cè)表面可齊平于半導(dǎo)體線的側(cè)邊，其中，半導(dǎo)體線的側(cè)邊為絕緣層的一外側(cè)表面，而絕緣層形成在半導(dǎo)體線中的半導(dǎo)體材料條上。
[0093]參閱圖18，柵極結(jié)構(gòu)包括垂直部1860，垂直部1860相鄰于疊層1310與疊層1330。在疊層1310中，柵極結(jié)構(gòu)包括在半導(dǎo)體材料條1312與1314間的水平延伸部1323與另一水平延伸部(被圖中的其他部分所遮蔽)，其中水平延伸部1323在凹陷部1613，被圖中的其他部分所遮蔽的另一水平延伸部在凹陷部1603。在疊層1330中，柵極結(jié)構(gòu)包括在半導(dǎo)體材料條1332與1334間的水平延伸部1343與另一水平延伸部(被圖中的其他部分所遮蔽)，其中水平延伸部1343在凹陷部1633，被圖中的其他部分所遮蔽的另一水平延伸部在凹陷部1623。
[0094]綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所定義的為準(zhǔn)。
【權(quán)利要求】
1.一種在集成電路上的裝置，包括: 一交替的多條半導(dǎo)體線與多條絕緣線疊層；以及 一柵極結(jié)構(gòu)，是在該多條半導(dǎo)體線疊層上，該柵極結(jié)構(gòu)包括:一垂直部，相鄰于該疊層的至少一側(cè)上，以及多個水平延伸部，是在該多條半導(dǎo)體線之間。
2.根據(jù)權(quán)利要求1所述的裝置，其中該多條絕緣線的側(cè)邊相較于該多條半導(dǎo)體線的側(cè)邊凹入(recessed)，所以該疊層的至少一側(cè)包括多個凹陷部，該多個凹陷部是在該多條半導(dǎo)體線之間，以及該柵極結(jié)構(gòu)的該多個水平延伸部是至少部分地在該多個凹陷部內(nèi)。
3.根據(jù)權(quán)利要求2所述的裝置，其中在該疊層中的該多條半導(dǎo)體線包括一半導(dǎo)體材料條，具有多個側(cè)邊(sides)，以及一柵極介電層，是在該半導(dǎo)體材料的側(cè)邊，該多條半導(dǎo)體線的側(cè)邊為該柵極介電層的一外側(cè)表面。
4.根據(jù)權(quán)利要求2所述的裝置，其中該多個水平延伸部，具有多個內(nèi)側(cè)表面(insidesurfaces),該多個內(nèi)側(cè)表面相鄰于該多條絕緣線的側(cè)邊，以及多個外側(cè)表面(outsidesurfaces),是齊平于該多條半導(dǎo)體線的該多個側(cè)邊。
5.根據(jù)權(quán)利要求2所述的裝置，其中在該疊層中的該多條半導(dǎo)體線包括一半導(dǎo)體材料條，具有多個側(cè)邊，以及一絕緣層，是在該半導(dǎo)體材料的側(cè)邊上，該多條半導(dǎo)體線的側(cè)邊為該絕緣層的一外側(cè)表面。
6.根據(jù)權(quán)利要求5所述的裝置，其中該絕緣層包括一半導(dǎo)體材料的氧化物。
7.根據(jù)權(quán)利要求1所述的裝置，包括: 一第二柵極結(jié)構(gòu)，該第二柵極結(jié)構(gòu)與該柵極結(jié)構(gòu)分隔開；該第二柵極結(jié)構(gòu)，包括:一垂直部，相鄰于該疊層的至少一側(cè)上，以及 多個水平延伸部，是在該多條半導(dǎo)體線之間；以及 一絕緣元件，是在該第二柵極結(jié)構(gòu)的該多個水平延伸部與該第一次提及的該柵極結(jié)構(gòu)的該多個水平延伸部之間。
8.根據(jù)權(quán)利要求7所述的裝置，其中該多條絕緣線的側(cè)邊相較于該多條半導(dǎo)體線的側(cè)邊凹入，所以該疊層的至少一側(cè)包括多個凹陷部，是在該多條半導(dǎo)體線之間，以及該第二柵極結(jié)構(gòu)的該多個水平延伸部是至少部分地在該多個凹陷部內(nèi)。
9.根據(jù)權(quán)利要求8所述的裝置，其中該第二柵極結(jié)構(gòu)的該多個水平延伸部具有多個內(nèi)側(cè)表面，相鄰于該多條絕緣線的側(cè)邊，以及多個外側(cè)表面，是齊平于該多條半導(dǎo)體線的側(cè)邊。
10.一種在集成電路上的裝置的制造方法，包括: 形成一交替的多條半導(dǎo)體線與多條絕緣線疊層； 沉積一柵極材料在該疊層上；以及 刻蝕該柵極材料，以定義一柵極結(jié)構(gòu)在該疊層的該多條半導(dǎo)體線的該疊層上，該柵極結(jié)構(gòu)包括:一垂直部，相鄰于該疊層的至少一側(cè)上，以及多個水平延伸部，是在該多條半導(dǎo)體線之間。
11.根據(jù)權(quán)利要求10所述的制造方法，進(jìn)一步包括: 多條絕緣線的多個凹陷側(cè)(recessing sides),相較于該多條半導(dǎo)體線的側(cè)邊,所以至少該疊層的一側(cè)包括多個凹陷部，是在該多條半導(dǎo)體線之間，以及該柵極結(jié)構(gòu)的該多個水平延伸部是至少部分地在該多個凹陷部內(nèi)。
12.根據(jù)權(quán)利要求11所述的制造方法，其中該些凹入(recessing)包括:使用拉回刻蝕(pullback etch)于該疊層中的該多條絕緣線，以在該多條半導(dǎo)體線之間定義該多個凹陷部。
13.根據(jù)權(quán)利要求11所述的制造方法，其中在該疊層中的該多條半導(dǎo)體線包括一半導(dǎo)體材料條，具有多個側(cè)邊，進(jìn)一步包括，沉積一柵極介電層在該半導(dǎo)體材料的側(cè)邊，該多條半導(dǎo)體線的側(cè)邊為該柵極介電層的一外側(cè)表面。
14.根據(jù)權(quán)利要求11所述的制造方法，其中該多個水平延伸部具有多個內(nèi)側(cè)表面，相鄰于該多條絕緣線的側(cè)邊，以及多個外側(cè)表面，進(jìn)一步包括，刻蝕該多個水平延伸部與該多條半導(dǎo)體線，使得該多個水平延伸部的外側(cè)表面是齊平于該多條半導(dǎo)體線的側(cè)邊。
15.根據(jù)權(quán)利要求11所述的制造方法，其中在該疊層中的該多條半導(dǎo)體線包括該半導(dǎo)體材料條，具有多個側(cè)邊，進(jìn)一步包括，形成一絕緣層在該半導(dǎo)體材料的側(cè)邊上，該多條半導(dǎo)體線的側(cè)邊為該絕緣層的一外側(cè)表面。`
16.根據(jù)權(quán)利要求15所述的制造方法，其中形成一絕緣層，包括氧化該半導(dǎo)體材料的該多個側(cè)邊。
17.根據(jù)權(quán)利要求10所述的制造方法，其中形成一疊層進(jìn)一步包括，沉積一介電層在該疊層中的該多條半導(dǎo)體線與該些絕緣線上。
18.根據(jù)權(quán)利要求10所述的制造方法，進(jìn)一步包括: 刻蝕該柵極材料以定義一第二柵極結(jié)構(gòu)，該第二柵極結(jié)構(gòu)與該柵極結(jié)構(gòu)分隔開，該第二柵極結(jié)構(gòu)包括:一垂直部，相鄰于該疊層的至少一側(cè)上，以及多個水平延伸部，是在該多條半導(dǎo)體線之間；以及 刻蝕該疊層，是使用一刻蝕掩模(etch mask)以定義一絕緣元件在該第二柵極結(jié)構(gòu)的該多個水平延伸部與該第一次提及的該柵極結(jié)構(gòu)的該多個水平延伸部之間。
19.根據(jù)權(quán)利要求18所述的制造方法，進(jìn)一步包括:相較于該多條半導(dǎo)體線的側(cè)邊凹陷該多條絕緣線的多個側(cè)邊，所以該疊層的至少一側(cè)包括多個凹陷部(recesses)，該多個凹陷部是在該多條半導(dǎo)體線之間，以及該第二柵極結(jié)構(gòu)的該多個水平延伸部是至少部分地在該多個凹陷部內(nèi)。
20.根據(jù)權(quán)利要求19所述的制造方法，其中在該第二柵極結(jié)構(gòu)中的該多個水平延伸部具有多個內(nèi)側(cè)表面，相鄰于該多條絕緣線的側(cè)邊，以及多個外側(cè)表面，進(jìn)一步包括:刻蝕該多個水平延伸部與該多條絕緣線，使得該多個水平延伸部的外側(cè)表面是齊平于該多條半導(dǎo)體線的側(cè)邊。
21.一種包括非易失性存儲器單元的三維陣列的存儲器裝置，包括: 一集成電路襯底； 多個疊層，該多個疊層為交替的多條半導(dǎo)體線與多條絕緣線，該多個疊層是在該集成電路襯底上的多個平面中； 多個串選擇柵極結(jié)構(gòu)(string select gate structures),是正交地配置在該多個疊層上，以及該多個串選擇柵極結(jié)構(gòu)具有與該多個疊層共形的多個表面，該多個串選擇柵極結(jié)構(gòu)包括:一垂直部，相鄰于該疊層的至少一側(cè)上，以及多個水平延伸部，是在該多條半導(dǎo)體線之間； 多條字線，是正交地配置在該多個疊層上，以及該多條字線具有與該多個疊層共形的多個表面； 多個存儲單元，是在多個交叉點的多個界面區(qū)域中，該多個交叉點是在該多個疊層的該多個表面與該多條字線之間，該多個存儲單元是配置在該多條半導(dǎo)體線的多條串中(arranged in strings),是在多個字線結(jié)構(gòu)與多個源極線結(jié)構(gòu)之間,其中該多個串選擇柵極結(jié)構(gòu)包括多個導(dǎo)電共形結(jié)構(gòu)(conductive conformal structures),該多個導(dǎo)電共形結(jié)構(gòu)是建立多個串選擇裝置在該多個疊層的該多個表面與該多個導(dǎo)電共形結(jié)構(gòu)之間的該交叉點上。
22.根據(jù)權(quán)利要求21所述的存儲器裝置，其中該多條絕緣線的側(cè)邊相較于該多條半導(dǎo)體線的側(cè)邊凹入，所以至少該疊層的一側(cè)包括多個凹陷部(recesses),該多個凹陷部是在該多條半導(dǎo)體線之間，以及該多個串選擇柵極結(jié)構(gòu)的該多個水平延伸部是至少部分地在該多個凹陷部內(nèi)。
23.根據(jù)權(quán)利要求22所述的存儲器裝置，其中在該疊層中的該多條半導(dǎo)體線包括一半導(dǎo)體材料條，具有多個側(cè)邊，以及一柵極介電層，是在該半導(dǎo)體材料條的側(cè)邊上，該多條半導(dǎo)體線的側(cè)邊為該柵極介電層的一外側(cè)表面。
24.根據(jù)權(quán)利要求22所述的存儲器裝置，其中該多個串選擇柵極結(jié)構(gòu)的該多個水平延伸部具有多個內(nèi)側(cè)表面，該多個內(nèi)側(cè)表面相鄰于該多條絕緣線的側(cè)邊，以及多個外側(cè)表面，是齊平于該多條半導(dǎo)體線的該多個側(cè)邊。
25.根據(jù)權(quán)利要求22所述的存儲器裝置，其中在該疊層中的該多條半導(dǎo)體線包括該半導(dǎo)體材料條，具有多個側(cè)邊，以及一絕緣層，是在該半導(dǎo)體材料的側(cè)邊上，該多條半導(dǎo)體線的側(cè)邊為該絕緣層的一外側(cè)表面。
26.根據(jù)權(quán)利要求25所述的存儲器裝置，其中該絕緣層包括一半導(dǎo)體材料的氧化物。
27.根據(jù)權(quán)利要求21所述的存儲器裝置，包括: 一接地選擇柵極結(jié)構(gòu)，是正交地配置在該多個疊層上，以及該接地選擇柵極結(jié)構(gòu)具有與該多個疊層共形的多個表面，以及該接地選擇柵極結(jié)構(gòu)位于在該多個串選擇柵極結(jié)構(gòu)被耦到的該多個疊層的多個端點上，該接地選擇柵極結(jié)構(gòu)包括:一垂直部，相鄰于該至少一側(cè)上的該多個疊層，以及多個水平延伸部，是在該多條半導(dǎo)體線之間；以及 一絕緣元件，是在該接地選擇柵極結(jié)構(gòu)的該多個水平延伸部與該多個串選擇柵極結(jié)構(gòu)的該多個水平延伸部之間，其中多個接地選擇線裝置(ground select devices)是建立該多個疊層的該多個表面與該接地選擇柵極結(jié)構(gòu)的多個交叉點上。
28.根據(jù)權(quán)利要求27所述的存儲器裝置，其中該多條絕緣線的側(cè)邊相較于該多條半導(dǎo)體線的側(cè)邊凹入，所以該疊層的至少一側(cè)包括多個凹陷部，該多個凹陷部是在該多條半導(dǎo)體線之間，以及該接地選擇柵極結(jié)構(gòu)的該多個水平延伸部是至少部分地在該多個凹陷部內(nèi)。
29.根據(jù)權(quán)利要求28所述的存儲器裝置，其中該接地選擇柵極結(jié)構(gòu)的該多個水平延伸部具有多個內(nèi)側(cè)表面，該多個內(nèi)側(cè)表面相鄰于該多條絕緣線的側(cè)邊，以及多個外側(cè)表面，該多個外側(cè)表面是齊平于該多條半導(dǎo)體線的側(cè)邊。
30.根據(jù)權(quán)利要求21所述的存儲器裝置，包括: 一位線結(jié)構(gòu)，是將在多層平面中的同一層的該多條半導(dǎo)體線電性耦接在一起。
31.根據(jù)權(quán)利要求21所述的存儲器裝置，包括:多條串選擇線，是配置在該多個疊層上，該多個串選擇線中的該多個串選擇線被電性耦接至該多 個串選擇柵極結(jié)構(gòu)中不同的該多個串選擇柵極結(jié)構(gòu)與一串選擇線譯碼裝置。
【文檔編號】H01L27/115GK103872056SQ201210544189
【公開日】2014年6月18日 申請日期:2012年12月14日 優(yōu)先權(quán)日:2012年12月14日
【發(fā)明者】葉騰豪, 施彥豪, 陳彥儒 申請人:旺宏電子股份有限公司