具有低密勒電容的金氧半場(chǎng)效應(yīng)晶體管器件及其制作方法
【專利摘要】本發(fā)明公開(kāi)了一種功率半導(dǎo)體器件，包含有一半導(dǎo)體基底，具有第一導(dǎo)電型；一外延層，位于所述半導(dǎo)體基底上且具有所述第一導(dǎo)電型；一離子阱，具有第二導(dǎo)電型且位于所述外延層中，其中所述離子阱具有一接面深度；一柵極溝槽，位于所述離子阱中且所述柵極溝槽的深度小于所述接面深度；一凹陷溝槽，位于所述柵極溝槽的底部；一柵極氧化層，位于所述柵極溝槽表面并填滿所述凹陷溝槽，如此構(gòu)成一尖端凸出結(jié)構(gòu)；一柵極，位于所述柵極溝槽內(nèi)；以及一漏極延伸區(qū)，具有所述第一導(dǎo)電型，介于所述柵極溝槽與所述外延層之間并緊鄰所述尖端凸出結(jié)構(gòu)。
【專利說(shuō)明】具有低密勒電容的金氧半場(chǎng)效應(yīng)晶體管器件及其制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明大體上關(guān)于半導(dǎo)體器件【技術(shù)領(lǐng)域】，特別是關(guān)于一種具有低密勒電容的金氧半場(chǎng)效應(yīng)晶體管(MOSFET)器件及其制作方法。
【背景技術(shù)】
[0002]在傳統(tǒng)的功率晶體管中，平面型功率器件(DMOS)因來(lái)自于溝道區(qū)域(channelregion)、積累層(accumulation layer)以及接面場(chǎng)效應(yīng)晶體管(JFET)的貢獻(xiàn),而使得導(dǎo)通電阻(on-resistance)上升。
[0003]為了降低上述區(qū)域的電阻，溝渠型功率器件(UMOS)于是被提出來(lái)，更因?yàn)閁MOS結(jié)構(gòu)不存在的JFET區(qū)域，因此可以縮小UMOS器件的單元尺寸以提高溝道密度(channeldensity)，可以進(jìn)一步降低導(dǎo)通電阻，但另一方面，UMOS器件也因其結(jié)構(gòu)的關(guān)系導(dǎo)致柵極漏極間電容(密勒電容)上升而使得開(kāi)關(guān)速度變慢。

【發(fā)明內(nèi)容】

[0004]因此，本發(fā)明的目的，即在提供一種功率半導(dǎo)體器件及其制作方法，以降低密勒電容。
[0005]根據(jù)本發(fā)明的優(yōu)選實(shí)施例，本發(fā)明提供一種功率半導(dǎo)體器件，包含有一半導(dǎo)體基底，具有第一導(dǎo)電型；一外延層，位于所述半導(dǎo)體基底上且具有第一導(dǎo)電型；一離子阱，具有第二導(dǎo)電型且位于所述外延層中，其中所述離子阱具有一接面深度；一柵極溝槽，位于所述離子阱中，且所述柵極溝槽的深度小于所述接面深度；一凹陷溝槽，位于所述柵極溝槽的底部；一柵極氧化層，位于所述柵極溝槽表面并填滿所述凹陷溝槽，如此構(gòu)成一尖端凸出結(jié)構(gòu)；一柵極，位于所述柵極溝槽內(nèi)；以及一漏極延伸區(qū)，具有第一導(dǎo)電型，介于所述柵極溝槽與所述外延層之間并緊鄰所述尖端凸出結(jié)構(gòu)。
[0006]根據(jù)本發(fā)明的優(yōu)選實(shí)施例，本發(fā)明提供一種功率半導(dǎo)體器件，包含有一半導(dǎo)體基底，具有第一導(dǎo)電型；一外延層，位于所述半導(dǎo)體基底上；一離子阱，具有第二導(dǎo)電型且位于所述外延層中，其中所述離子阱具有一接面深度；一柵極溝槽，位于所述離子井中；一柵極氧化層，位于所述柵極溝槽表面；一柵極，位于所述柵極溝槽內(nèi)；以及一尖端延伸摻雜區(qū)，具有第一導(dǎo)電型且介于所述柵極溝槽與所述外延層之間。
[0007]為讓本發(fā)明的上述目的、特征及優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施方式并配合所附圖式作詳細(xì)說(shuō)明如下。然而如下的優(yōu)選實(shí)施方式與圖式僅供參考與說(shuō)明用，并非用來(lái)對(duì)本發(fā)明加以限制。
【專利附圖】

【附圖說(shuō)明】
[0008]圖1至圖8為依據(jù)本發(fā)明一實(shí)施例所繪示的晶體管器件的制造方法示意圖。
[0009]圖9例示出將犧牲氧化層刻蝕成間隙壁，再進(jìn)行尖端離子注入工藝的作法。
[0010]圖10至圖15為依據(jù)本發(fā)明另一實(shí)施例所繪示的晶體管器件的制造方法示意圖。[0011]其中，附圖標(biāo)記說(shuō)明如下:
[0012]10半導(dǎo)體基底22源極摻雜區(qū)
[0013]11外延層30層間介電層
[0014]12a墊氧化層32阻障層
[0015]12b硬掩膜層34金屬層
[0016]14犧牲氧化層34a接觸件
[0017]14a間隙壁112開(kāi)口
[0018]15尖端延伸摻雜區(qū)122柵極溝槽
[0019]15a漏極延伸區(qū)123凹陷溝槽
[0020]15b漏極延伸區(qū)140氧化層
[0021]18柵極氧化層140a間隙壁
[0022]18a尖端凸出結(jié)構(gòu)210離子阱
[0023]20多晶硅 層230接觸洞
[0024]20a柵極250接觸摻雜區(qū)
【具體實(shí)施方式】
[0025]請(qǐng)參閱圖1至圖8，其為依據(jù)本發(fā)明一實(shí)施例所繪示的晶體管器件的制造方法示意圖。首先，如圖1所示，提供一半導(dǎo)體基底10，例如N型重?fù)诫s硅基底，可作為晶體管器件的漏極(drain)。接著,利用一外延工藝于半導(dǎo)體基底10上形成一外延層11,例如N型外延硅層。于外延層11表面形成一墊氧化層12a之后，接著，進(jìn)行一離子注入工藝，于外延層11中形成一離子阱210，例如P型阱，其中離子阱210的接面深度為dl。
[0026]如圖2所不,接著于外延層11上沉積一硬掩膜層12b,例如氮化娃層,然后,利用光亥IJ、刻蝕等工藝于硬掩膜層12b中形成開(kāi)112。接著利用干刻蝕工藝，經(jīng)由硬掩膜層12b中的開(kāi)112刻蝕離子阱210至一預(yù)定深度d2，如此形成柵極溝槽122，其中柵極溝槽122的預(yù)定深度d2須小于離子阱210的接面深度dl。
[0027]如圖3所示，接下來(lái)氧化柵極溝槽122的側(cè)壁形成犧牲氧化層14。在另一實(shí)施例中，犧牲氧化層14也可以是由沉積及刻蝕形成的間隙壁代替。犧牲氧化層14的厚度不足以填滿柵極溝槽122，而留下一縫隙122a。接著，進(jìn)行一尖端離子注入工藝，經(jīng)由縫隙122a將N型摻質(zhì)植入柵極溝槽122正下方的離子阱210中，形成一尖端延伸摻雜區(qū)15。根據(jù)另一實(shí)施例，如圖9所示，也可以在形成犧牲氧化層14之后，進(jìn)行一刻蝕工藝，將犧牲氧化層14刻蝕成間隙壁14a，然后才進(jìn)行上述的尖端離子注入工藝。
[0028]如圖4所示，接著進(jìn)行另一干刻蝕工藝，利用犧牲氧化層14作為刻蝕掩膜，繼續(xù)經(jīng)由縫隙122a刻蝕離子阱210約略至離子阱210的接面深度為dl，顯露出部分的外延層11，如此在柵極溝槽122下方形成一凹陷溝槽123，其將尖端延伸摻雜區(qū)15切開(kāi)成左、右兩部分作為漏極延伸區(qū)15a及15b。凹陷溝槽123的開(kāi)口寬度大小可以藉由犧牲氧化層14的厚度來(lái)控制。
[0029]如圖5所示，接著去除墊氧化層12a、硬掩膜層12b以及犧牲氧化層14，顯露出離子阱210表面與柵極溝槽122表面。然后進(jìn)行一熱氧化工藝形成柵極氧化層18，使得凹陷溝槽123最后被柵極氧化層18填滿，而在柵極溝槽122正下方形成尖端凸出結(jié)構(gòu)18a。接著，進(jìn)行一化學(xué)氣相沉積(CVD)工藝沉積一多晶硅層，使多晶硅層填滿柵極溝槽122，再回刻蝕多晶硅層，如此于柵極溝槽122形成柵極20a。
[0030]如圖6所示，接著利用光刻工藝形成一圖案化光刻膠層(未示于圖中)界定出源極區(qū)域，再以離子注入工藝將摻質(zhì)，例如N型摻質(zhì)，注入上述源極區(qū)域，以于離子阱210中構(gòu)成源極摻雜區(qū)22。之后，再將光刻膠層去除并施以熱驅(qū)入工藝活化這些被注入的摻質(zhì)。
[0031]最后，如圖7-8所示，進(jìn)行接觸洞及金屬化工藝，包括形成層間介電層30，于層間介電層30中形成接觸洞230，于接觸洞230底部以離子注入工藝形成接觸摻雜區(qū)250，沉積阻障層32及金屬層34，并使金屬層34填滿接觸洞230構(gòu)成接觸件34a。
[0032]請(qǐng)參閱圖10至圖15，其為依據(jù)本發(fā)明另一實(shí)施例所繪示的晶體管器件的制造方法示意圖。首先，如圖10所示，提供一半導(dǎo)體基底10，例如N型重?fù)诫s的硅基底，可作為晶體管器件的漏極。接著，利用一外延工藝于半導(dǎo)體基底10上形成一外延層11，例如N型外延硅層。于外延層11表面形成一墊氧化層12a之后，接著，進(jìn)行一離子注入工藝，于外延層11中形成一離子阱210，例如P型阱，其中離子阱210的接面深度為dl。
[0033]如圖11所不,接著于外延層11上沉積一硬掩膜層12b,例如氮化娃層,然后,利用光刻、刻蝕等工藝于硬掩膜層12b中形成開(kāi)口 112。接著利用干刻蝕工藝經(jīng)由硬掩膜層12b中的開(kāi)口 112刻蝕離子阱210至一預(yù)定深度d2，如此形成柵極溝槽122，其中柵極溝槽122的預(yù)定深度d2須小于離子井210的接面深度dl。
[0034]如圖12所示，接下來(lái)于柵極溝槽122的側(cè)壁及硬掩膜層12b表面順應(yīng)地沉積氧化層140。同樣的，氧化層14的厚度不足以填滿柵極溝槽122而留下一縫隙122a。
[0035]接著，如圖13所示，進(jìn)行一刻蝕工藝將氧化層140刻蝕成間隙壁140a并顯露出部分的柵極溝槽122底部。
[0036]接著，如圖14所示，進(jìn)行一尖端離子注入工藝經(jīng)由縫隙122a將N型摻質(zhì)注入柵極溝槽122正下方的離子阱210中，形成一尖端延伸摻雜區(qū)15。此實(shí)施例中并不進(jìn)行切開(kāi)尖端延伸摻雜區(qū)15的刻蝕工藝。
[0037]如圖15所示，接著去除墊氧化層12a、硬掩膜層12b以及間隙壁140a，以顯露出離子阱210表面與柵極溝槽122表面。然后進(jìn)行一熱氧化工藝形成柵極氧化層18，接著，進(jìn)行一化學(xué)氣相沉積工藝沉積一多晶娃層20,使多晶娃層20填滿柵極溝槽122。
[0038]后續(xù)步驟則同圖6至圖8，包括回刻蝕多晶硅層20，如此于柵極溝槽122形成柵極20a，接著利用光刻工藝形成一圖案化光刻膠層，以界定出源極區(qū)域，再以離子注入工藝將摻質(zhì)，例如N型摻質(zhì)，注入上述源極區(qū)域，以于離子阱210構(gòu)成源極摻雜區(qū)22。進(jìn)行接觸洞及金屬化工藝，包括形成層間介電層30，于層間介電層30中形成接觸洞230，于接觸洞230底部以離子注入工藝形成接觸摻雜區(qū)250，沉積阻障層32及金屬層34，并使金屬層34填滿接觸洞230，構(gòu)成接觸件34a。
[0039]以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種功率半導(dǎo)體器件，其特征在于，包含: 一半導(dǎo)體基底，具有第一導(dǎo)電型； 一外延層，位于所述半導(dǎo)體基底上； 一離子阱，具有第二導(dǎo)電型且位于所述外延層中，其中所述離子阱具有一接面深度； 一柵極溝槽，位于所述離子阱中； 一凹陷溝槽，位于所述柵極溝槽的底部； 一柵極氧化層，位于所述柵極溝槽表面并填滿所述凹陷溝槽，如此構(gòu)成一尖端凸出結(jié)構(gòu)； 一柵極，位于所述柵極溝槽內(nèi)；以及 一漏極延伸區(qū)，具有所述第一導(dǎo)電型，介于所述柵極溝槽與所述外延層之間且緊鄰所述尖凸出結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，另包含有一源極摻雜區(qū)位于所述離子阱表面并緊鄰所述柵極溝槽。
3.根據(jù)權(quán)利要求2所述的功率半導(dǎo)體器件，其特征在于，所述源極摻雜區(qū)具有所述第一導(dǎo)電型。
4.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，所述第一導(dǎo)電型為N型，所述第二導(dǎo)電型為P型。
5.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，所述外延層具有所述第一導(dǎo)電型。
6.根據(jù)權(quán)利要求1所述的功率半導(dǎo)體器件，其特征在于，所述柵極溝槽的深度小于所述接面深度。
7.—種功率半導(dǎo)體器件，其特征在于，包含: 一半導(dǎo)體基底，具有第一導(dǎo)電型； 一外延層，位于所述半導(dǎo)體基底上； 一離子阱，具有第二導(dǎo)電型，位于所述外延層中，其中所述離子阱具有一接面深度； 一柵極溝槽，位于所述離子阱中； 一柵極氧化層，位于所述柵極溝槽表面； 一柵極，位于所述柵極溝槽內(nèi)；以及 一尖端延伸摻雜區(qū)，具有所述第一導(dǎo)電型，介于所述柵極溝槽與所述外延層之間。
8.根據(jù)權(quán)利要求7所述的功率半導(dǎo)體器件，其特征在于，另包含有一源極摻雜區(qū)，位于所述離子阱表面并緊鄰所述柵極溝槽。
9.根據(jù)權(quán)利要求8所述的功率半導(dǎo)體器件，其特征在于，所述源極摻雜區(qū)具有所述第一導(dǎo)電型。
10.根據(jù)權(quán)利要求7所述的功率半導(dǎo)體器件，其特征在于，所述第一導(dǎo)電型為N型，所述第二導(dǎo)電型為P型。
11.根據(jù)權(quán)利要求7所述的功率半導(dǎo)體器件，其特征在于，所述外延層具有所述第一導(dǎo)電型。
12.根據(jù)權(quán)利要求7所述的功率半導(dǎo)體器件，其特征在于，所述柵極溝槽的深度小于所述接面深度。
【文檔編號(hào)】H01L29/78GK103811548SQ201210526150
【公開(kāi)日】2014年5月21日 申請(qǐng)日期:2012年12月7日 優(yōu)先權(quán)日:2012年11月8日
【發(fā)明者】林永發(fā) 申請(qǐng)人:茂達(dá)電子股份有限公司