專利名稱：半導(dǎo)體電容器結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，更具體地說，本發(fā)明涉及一種半導(dǎo)體電容器結(jié)構(gòu)及其制造方法。
背景技術(shù)：
在現(xiàn)有的常見的非揮發(fā)記憶體生產(chǎn)工藝中，需要用到多層不同工藝步驟的多晶硅。由此發(fā)展出的多晶硅-絕緣體-多晶硅(PIP，Poly-Insulator-Poly)電容器和多晶硅-多晶硅-襯底(PPS，Poly-Poly-Substrate)電容器也被廣泛作為電容器件使用。圖I是現(xiàn)有的PIP電容器的結(jié)構(gòu)示意圖，包括半導(dǎo)體襯底100，所述半導(dǎo)體襯底100表面形成有淺溝槽隔離結(jié)構(gòu)110 ;位于所述淺溝槽隔離結(jié)構(gòu)110表面的第一介質(zhì)層120 ;位于所述第一介質(zhì)層120表面的第一多晶娃層130 ;位于所述第一多晶娃層130表面的第二介質(zhì)層140，且第二介質(zhì)層140覆蓋第一多晶硅層130的一側(cè)的側(cè)壁；位于所述第二介質(zhì)層140和第一介質(zhì)層120表面的第二多晶娃層150,且所述第二多晶娃層150覆蓋第二介質(zhì)層140位于第一介質(zhì)層120表面的側(cè)壁，與被覆蓋第一多晶娃層130側(cè)壁相對(duì)的一端的第一多晶娃層130部分表面被暴露,且所述暴露的表面形成有與第一多晶娃層130電連接的第一導(dǎo)電插塞170,所述第二多晶娃層150表面還具有與第二多晶娃層150電連接的第二導(dǎo)電插塞180。圖2是現(xiàn)有PPS電容器的結(jié)構(gòu)示意圖，包括半導(dǎo)體襯底200，所述半導(dǎo)體襯底200表面形成有摻雜阱290，以及位于所述摻雜阱290兩側(cè)的淺溝槽隔離結(jié)構(gòu)210 ;位于所述摻雜講290表面的第一介質(zhì)層220 ;位于所述第一介質(zhì)層220表面的第一多晶娃層230 ;位于所述第一多晶娃層230表面的第二介質(zhì)層240,所述第二介質(zhì)層240覆蓋第一多晶娃層230的一個(gè)側(cè)壁；位于所述第二介質(zhì)層240和第一介質(zhì)層220表面的第二多晶硅層250，且所述第二多晶娃層250覆蓋第二介質(zhì)層240位于第一介質(zhì)層220表面的側(cè)壁，與被覆蓋第一多晶硅層230側(cè)壁相對(duì)的一端的第一多晶硅層230部分表面被暴露，且所述暴露的表面形成有與第一多晶娃層230電連接的第一導(dǎo)電插塞270,所述第二多晶娃層250表面還具有與第二多晶硅層250電連接的第二導(dǎo)電插塞280。在公開號(hào)為CN101937878A的中國專利申請(qǐng)以及公開號(hào)為CN102214702A的中國專利申請(qǐng)中披露了上述PPS電容器的形成方法。但是，對(duì)于圖I和圖2所示的半導(dǎo)體電容器結(jié)構(gòu)，如果需要大電容值的電容器，則必須增大上述PIP/PPS半導(dǎo)體電容器結(jié)構(gòu)的面積。由此，對(duì)于大電容值的電容器應(yīng)用來說，需要耗費(fèi)較大的器件面積。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是針對(duì)現(xiàn)有技術(shù)中存在上述缺陷，提供一種能夠節(jié)省器件面積的半導(dǎo)體電容器結(jié)構(gòu)及其制造方法。為了實(shí)現(xiàn)上述技術(shù)目的，根據(jù)本發(fā)明的第一方面，提供了一種半導(dǎo)體電容器結(jié)構(gòu)，其包括多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶娃層；位于所述第一多晶娃層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶硅層；其中，所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。優(yōu)選地，所述半導(dǎo)體襯底表面形成有淺溝槽隔離結(jié)構(gòu)，且第一介質(zhì)層位于所述淺溝槽隔離結(jié)構(gòu)上方；或者半導(dǎo)體襯底表面沒有淺溝槽隔離結(jié)構(gòu)，且第一介質(zhì)層位于所述襯底上方。優(yōu)選地，第二介質(zhì)層覆蓋第一多晶硅層的一側(cè)的側(cè)壁；所述第二多晶硅層覆蓋第二介質(zhì)層位于第一介質(zhì)層表面的側(cè)壁，與被覆蓋第一多晶娃層側(cè)壁相對(duì)的一端的第一多晶娃層部分表面被暴露，且所述暴露的表面形成有與第一多晶娃層電連接的第一導(dǎo)電插塞，所述第二多晶硅層表面還具有與第二多晶硅層電連接的第二導(dǎo)電插塞；其中，對(duì)于位于襯底上方的半導(dǎo)體電容器結(jié)構(gòu)，所述襯底表面還具有與襯底層電連接的第三導(dǎo)電插塞，襯底、第一介質(zhì)層、第一多晶娃層形成的電容與第一多晶娃層、第二介質(zhì)層、第二多晶硅層形成的電容電連接并聯(lián)成更大的電容結(jié)構(gòu)。根據(jù)本發(fā)明的第二方面，提供了一種半導(dǎo)體電容器結(jié)構(gòu)制造方法，其于包括在芯片中同時(shí)布置多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底；位于所述淺溝槽隔離結(jié)構(gòu)表面或者襯底表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶硅層；位于所述第一多晶娃層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶硅層；其中，使得所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，并且使得所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。優(yōu)選地，在形成具有不同厚度的MOS晶體管柵極氧化層的步驟中分別形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層。根據(jù)本發(fā)明的第三方面，提供了一種半導(dǎo)體電容器結(jié)構(gòu)，其包括多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底，所述半導(dǎo)體襯底表面形成有摻雜阱；位于所述摻雜阱表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶硅層；位于所述第一多晶娃層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶娃層；其中，所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。優(yōu)選地，所述半導(dǎo)體襯底表面形成有淺溝槽隔離結(jié)構(gòu)；淺溝槽隔離結(jié)構(gòu)或者作為所述半導(dǎo)體電容器結(jié)構(gòu)的一部分作為與襯底的隔離，或者位于應(yīng)用于不同電壓條件的位于襯底之上的所述半導(dǎo)體電容器結(jié)構(gòu)之間作為彼此不同電勢(shì)摻雜阱之間的隔離。優(yōu)選地，所述第二介質(zhì)層覆蓋第一多晶硅層的一個(gè)側(cè)壁；所述第二多晶硅層覆蓋第二介質(zhì)層位于第一介質(zhì)層表面的側(cè)壁，與被覆蓋第一多晶硅層側(cè)壁相對(duì)的一端的第一多晶娃層部分表面被暴露，且所述暴露的表面形成有與第一多晶娃層電連接的第一導(dǎo)電插塞，所述第二多晶娃層250表面還具有與第二多晶娃層250電連接的第二導(dǎo)電插塞。根據(jù)本發(fā)明的第四方面，提供了一種半導(dǎo)體電容器結(jié)構(gòu)制造方法，其特征在于包括在芯片中同時(shí)布置多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底，所述半導(dǎo)體襯底表面形成有摻雜阱；位于所述摻雜阱表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶娃層；位于所述第一多晶娃層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶硅層；其中，使得所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，并且使得所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。優(yōu)選地，在形成具有不同厚度的MOS晶體管柵極氧化層的步驟中分別形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層。根據(jù)本發(fā)明通過在半導(dǎo)體電容器結(jié)構(gòu)制造過程中在芯片中同時(shí)布置具有不同第一介質(zhì)層厚度的半導(dǎo)體電容器，由此，可以將具有較厚的第一厚度的第一介質(zhì)層的半導(dǎo)體電容器用于更高電壓應(yīng)用，而對(duì)于具有較薄的第二厚度的第一介質(zhì)層的半導(dǎo)體電容器，可以通過更小的面積實(shí)現(xiàn)更大的電容值，由此提供一種能夠節(jié)省器件面積的半導(dǎo)體電容器結(jié)構(gòu)。


結(jié)合附圖，并通過參考下面的詳細(xì)描述，將會(huì)更容易地對(duì)本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中圖I示意性地示出了根據(jù)現(xiàn)有技術(shù)的PIP電容器的結(jié)構(gòu)示意圖。圖2示意性地示出了根據(jù)現(xiàn)有技術(shù)的PPS電容器的結(jié)構(gòu)示意圖。圖3示意性地示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體電容器結(jié)構(gòu)的示意圖。圖4示意性地示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體電容器結(jié)構(gòu)的示意圖。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號(hào)。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。對(duì)于圖I所示的PIP電容器和圖2所示的PPS電容器，其針對(duì)的例如是高壓應(yīng)用，由此圖I所示的第一介質(zhì)層220和圖2所示的第一介質(zhì)層220必須較厚以能夠承受高電壓，但是對(duì)于芯片中的某些具體應(yīng)用，其實(shí)際上施加的電壓一般小于所設(shè)計(jì)的應(yīng)用電壓(例如小于5. 5V或者更小)。因此，本發(fā)明的發(fā)明人有利地提出，可以在半導(dǎo)體電容器結(jié)構(gòu)制造過程中在芯片中同時(shí)布置具有不同第一介質(zhì)層厚度的半導(dǎo)體電容器，由此，可以將具有較厚的第一介質(zhì)層的半導(dǎo)體電容器用于更高電壓應(yīng)用，而對(duì)于具有較薄的第一介質(zhì)層的半導(dǎo)體電容器，可以通過更小的面積實(shí)現(xiàn)更大的電容值，由此提供一種能夠節(jié)省器件面積的半導(dǎo)體電容器結(jié)構(gòu)。<第一實(shí)施例>圖3示意性地示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體電容器結(jié)構(gòu)的示意圖。如圖3所示，根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體電容器結(jié)構(gòu)，其包括多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底100，所述半導(dǎo)體襯底100表面優(yōu)選地形成有淺溝槽隔離結(jié)構(gòu)110、11 ;位于所述淺溝槽隔離結(jié)構(gòu)110、11表面的第一介質(zhì)層120、12 ；位于所述第一介質(zhì)層120、12表面的第一多晶娃層130、13 ;位于所述第一多晶娃層130、13表面的第二介質(zhì)層140、14，且第二介質(zhì)層140、14覆蓋第一多晶硅層130、13的一側(cè)的側(cè)壁；位于所述第二介質(zhì)層140、14和第一介質(zhì)層120、12表面的第二多晶娃層150、15,且所述第二多晶娃層150、15覆蓋第二介質(zhì)層140、14位于第一介質(zhì)層120、12表面的側(cè)壁,與被覆蓋第一多晶娃層130、13側(cè)壁相對(duì)的一端的第一多晶娃層130、13部分表面被暴露,且所述暴露的表面形成有與第一多晶娃層130、13電連接的第一導(dǎo)電插塞170、17，所述第二多晶娃層150、15表面還具有與第二多晶硅層150、15電連接的第二導(dǎo)電插塞180、18。其中，可替換地，半導(dǎo)體襯底表面可能沒有淺溝槽隔離結(jié)構(gòu)，且第一介質(zhì)層位于所述襯底上方。此時(shí)，對(duì)于直接位于襯底上方的半導(dǎo)體電容器結(jié)構(gòu)，所述襯底表面還具有與襯底層電連接的第三導(dǎo)電插塞(附圖中未具體示出該情況)，襯底、第一介質(zhì)層、第一多晶硅層形成的電容與第一多晶硅層、第二介質(zhì)層、第二多晶硅層形成的電容電連接并聯(lián)成更大的電容結(jié)構(gòu)。其中，所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層140具有第一厚度，所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層14具有第二厚度，且所述第一厚度大于所述第二厚度。例如，第二介質(zhì)層140、14為半導(dǎo)體氧化物層。由此，通過在半導(dǎo)體電容器結(jié)構(gòu)制造過程中在芯片中同時(shí)布置具有不同第一介質(zhì)層厚度的半導(dǎo)體電容器，由此，可以將具有較厚(第一厚度)的第二介質(zhì)層140的半導(dǎo)體電容器用于更高電壓應(yīng)用，而對(duì)于具有較薄(第二厚度)的第二介質(zhì)層14的半導(dǎo)體電容器，可以通過更小的面積實(shí)現(xiàn)更大的電容值，由此提供一種能夠節(jié)省器件面積的半導(dǎo)體電容器結(jié)構(gòu)。而且，在相應(yīng)的半導(dǎo)體電容器結(jié)構(gòu)制造方法中，第一厚度、第二厚度可以分別利用芯片生產(chǎn)過程步驟中的不同厚度的介質(zhì)層(例如，在形成具有不同厚度的MOS晶體管柵極氧化層的步驟中分別形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層；換言之，將形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層的步驟集成至形成具有不同厚度的MOS晶體管柵極氧化層的步驟中，從而不會(huì)增加額外的步驟和成本)，從而實(shí)現(xiàn)不增加額外工藝成本同時(shí)生產(chǎn)出適用于更高電壓和節(jié)省器件面積的適用于較低電壓的半導(dǎo)體電容器結(jié)構(gòu)的目的。但是，如果不計(jì)成本，當(dāng)然還可以利用其他的方式形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層。<第二實(shí)施例>圖4示意性地示出了根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體電容器結(jié)構(gòu)的示意圖。如圖4所示，根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體電容器結(jié)構(gòu)，其包括多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底200，所述半導(dǎo)體襯底200表面優(yōu)選地形成有摻雜阱290、29，以及位于所述摻雜阱290、29兩側(cè)的淺溝槽隔離結(jié)構(gòu)210、21(溝槽隔離結(jié)構(gòu)210、21是優(yōu)選的)；位于所述摻雜講290、29表面的第一介質(zhì)層220、22 ;位于所述第一介質(zhì)層220、22表面的第一多晶娃層230、23 ;位于所述第一多晶娃層230、23表面的第二介質(zhì)層240、24，所述第二介質(zhì)層240、24覆蓋第一多晶娃層230、23的一個(gè)側(cè)壁；位于所述第二介質(zhì)層240、24和第一介質(zhì)層220、22表面的第二多晶娃層250、25，且所述第二多晶娃層250、25覆蓋第二介質(zhì)層240、24位于第一介質(zhì)層220、22表面的側(cè)壁,與被覆蓋第一多晶娃層230、23側(cè)壁相對(duì)的一端的第一多晶娃層230、23部分表面被暴露,且所述暴露的表面形成有與第一多晶娃層230、23電連接的第一導(dǎo)電插塞270、27,所述第二多晶娃層250表面還具有與第二多晶硅層250電連接的第二導(dǎo)電插塞280、27。其中，所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層240具有第一厚度，所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層24具有第二厚度，且所述第一厚度大于所述第二厚度。例如，第二介質(zhì)層240、24為半導(dǎo)體氧化物層。其中，淺溝槽隔離結(jié)構(gòu)210、21或者作為所述半導(dǎo)體電容器結(jié)構(gòu)的一部分作為與襯底的隔離，或者位于應(yīng)用于不同電壓條件的位于襯底之上的所述半導(dǎo)體電容器結(jié)構(gòu)之間作為彼此不同電勢(shì)摻雜阱之間的隔離。由此，通過在半導(dǎo)體電容器結(jié)構(gòu)制造過程中在芯片中同時(shí)布置具有不同第一介質(zhì)層厚度的半導(dǎo)體電容器，由此，可以將具有較厚(第一厚度)的第二介質(zhì)層240的半導(dǎo)體電容器用于更高電壓應(yīng)用，而對(duì)于具有較薄(第二厚度)的第二介質(zhì)層24的半導(dǎo)體電容器，可以通過更小的面積實(shí)現(xiàn)更大的電容值，由此提供一種能夠節(jié)省器件面積的半導(dǎo)體電容器結(jié)構(gòu)。而且，在相應(yīng)的半導(dǎo)體電容器結(jié)構(gòu)制造方法中，第一厚度、第二厚度可以分別利用芯片生產(chǎn)過程步驟中的不同厚度的介質(zhì)層(例如，在形成具有不同厚度的MOS晶體管柵極氧化層的步驟中分別形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層；換言之，將形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層的步驟集成至形成具有不同厚度的MOS晶體管柵極氧化層的步驟中，從而不會(huì)增加額外的步驟和成本)，從而實(shí)現(xiàn)不增加額外工藝成本同時(shí)生產(chǎn)出適用于更高電壓和節(jié)省器件面積的適用于較低電壓的半導(dǎo)體電容器結(jié)構(gòu)的目的。但是，如果不計(jì)成本，當(dāng)然還可以利用其他的方式形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層。此外，需要說明的是，除非特別說明或者指出，否則說明書中的術(shù)語“第一”、“第二”、“第三”等描述僅僅用于區(qū)分說明書中的各個(gè)組件、元素、步驟等，而不是用于表示各個(gè)組件、元素、步驟之間的邏輯關(guān)系或者順序關(guān)系等?？梢岳斫獾氖?，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對(duì)于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體電容器結(jié)構(gòu)，其特征在于包括多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶娃層；位于所述第一多晶娃層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶娃層；其中，所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體電容器結(jié)構(gòu)，其特征在于，所述半導(dǎo)體襯底表面形成有淺溝槽隔離結(jié)構(gòu)，且第一介質(zhì)層位于所述淺溝槽隔離結(jié)構(gòu)上方；或者半導(dǎo)體襯底表面沒有淺溝槽隔離結(jié)構(gòu)，且第一介質(zhì)層位于所述襯底上方。
3.根據(jù)權(quán)利要求I或2所述的半導(dǎo)體電容器結(jié)構(gòu)，其特征在于，第二介質(zhì)層覆蓋第一多晶硅層的一側(cè)的側(cè)壁；所述第二多晶硅層覆蓋第二介質(zhì)層位于第一介質(zhì)層表面的側(cè)壁，與被覆蓋第一多晶娃層側(cè)壁相對(duì)的一端的第一多晶娃層部分表面被暴露，且所述暴露的表面形成有與第一多晶娃層電連接的第一導(dǎo)電插塞，所述第二多晶娃層表面還具有與第二多晶硅層電連接的第二導(dǎo)電插塞；其中，對(duì)于位于襯底上方的半導(dǎo)體電容器結(jié)構(gòu)，所述襯底表面還具有與襯底層電連接的第三導(dǎo)電插塞，襯底、第一介質(zhì)層、第一多晶娃層形成的電容與第一多晶娃層、第二介質(zhì)層、第二多晶硅層形成的電容電連接并聯(lián)成更大的電容結(jié)構(gòu)。
4.一種半導(dǎo)體電容器結(jié)構(gòu)制造方法，其特征在于包括在芯片中同時(shí)布置多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底；位于所述淺溝槽隔離結(jié)構(gòu)表面或者襯底表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶娃層；位于所述第一多晶娃層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶硅層；其中，使得所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，并且使得所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體電容器結(jié)構(gòu)制造方法，其特征在于，在形成具有不同厚度的MOS晶體管柵極氧化層的步驟中分別形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層。
6.一種半導(dǎo)體電容器結(jié)構(gòu)，其特征在于包括多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底，所述半導(dǎo)體襯底表面形成有摻雜阱；位于所述摻雜阱表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶娃層；位于所述第一多晶娃層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶娃層；其中，所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體電容器結(jié)構(gòu)，其特征在于，所述半導(dǎo)體襯底表面形成有淺溝槽隔離結(jié)構(gòu)；淺溝槽隔離結(jié)構(gòu)或者作為所述半導(dǎo)體電容器結(jié)構(gòu)的一部分作為與襯底的隔離，或者位于應(yīng)用于不同電壓條件的位于襯底之上的所述半導(dǎo)體電容器結(jié)構(gòu)之間作為彼此不同電勢(shì)摻雜阱之間的隔離。
8.根據(jù)權(quán)利要求6或7所述的半導(dǎo)體電容器結(jié)構(gòu)，其特征在于，所述第二介質(zhì)層覆蓋第一多晶娃層的一個(gè)側(cè)壁；所述第二多晶娃層覆蓋第二介質(zhì)層位于第一介質(zhì)層表面的側(cè)壁，與被覆蓋第一多晶娃層側(cè)壁相對(duì)的一端的第一多晶娃層部分表面被暴露，且所述暴露的表面形成有與第一多晶娃層電連接的第一導(dǎo)電插塞，所述第二多晶娃層表面還具有與第二多晶硅層電連接的第二導(dǎo)電插塞。
9.一種半導(dǎo)體電容器結(jié)構(gòu)制造方法，其特征在于包括在芯片中同時(shí)布置多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底，所述半導(dǎo)體襯底表面形成有摻雜阱；位于所述摻雜講表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶娃層；位于所述第一多晶娃層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶娃層；其中，使得所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，并且使得所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體電容器結(jié)構(gòu)制造方法，其特征在于，在形成具有不同厚度的MOS晶體管柵極氧化層的步驟中分別形成具有第一厚度的第二介質(zhì)層以及具有第二厚度的第二介質(zhì)層。
全文摘要
本發(fā)明提供了一種半導(dǎo)體電容器結(jié)構(gòu)及其制造方法。一種半導(dǎo)體電容器結(jié)構(gòu)，其包括多個(gè)半導(dǎo)體電容器，其中每個(gè)半導(dǎo)體電容器均包括半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面的第一介質(zhì)層；位于所述第一介質(zhì)層表面的第一多晶硅層；位于所述第一多晶硅層表面的第二介質(zhì)層；位于所述第二介質(zhì)層和第一介質(zhì)層表面的第二多晶硅層；其中，所述多個(gè)半導(dǎo)體電容器中的一部分的第二介質(zhì)層具有第一厚度，所述多個(gè)半導(dǎo)體電容器中的另一部分的第二介質(zhì)層具有第二厚度，且所述第一厚度大于所述第二厚度。
文檔編號(hào)H01L23/522GK102945849SQ20121050716
公開日2013年2月27日 申請(qǐng)日期2012年11月30日 優(yōu)先權(quán)日2012年11月30日
發(fā)明者江紅 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司