專(zhuān)利名稱(chēng)：具有電熔絲的集成電路及其形成方法
技術(shù)領(lǐng)域：
本公開(kāi)總體上涉及半導(dǎo)體器件，更具體地，涉及具有電熔絲的集成電路及其形成方法。
背景技術(shù)：
已經(jīng)在半導(dǎo)體工業(yè)中提供并使用各種一次性可編程(OTP)器件。例如，OTP器件可以為掩模只讀存儲(chǔ)器(掩模ROM)、電可編程ROM (EPROM)等。電熔絲OTP器件使用連接至編程晶體管的熔絲元件。通過(guò)在具有多種潛在應(yīng)用的集成電路內(nèi)選擇性地吹制熔絲，可以經(jīng)濟(jì)地制造普通的集成電路設(shè)計(jì)并適用于各種消費(fèi)者應(yīng)用。電熔絲結(jié)合到集成電路的設(shè)計(jì)中，并且例如通過(guò)流過(guò)足夠量的電流來(lái)引起熔化或凝聚來(lái)選擇性地吹制電熔絲，從而制作出更加有抵抗力的路徑或開(kāi)路。選擇性地吹制熔絲的工藝被稱(chēng)為“編程”。

發(fā)明內(nèi)容
為解決上述問(wèn)題，本發(fā)明提供了一種形成集成電路的方法，該方法包括:在襯底的上方形成至少一個(gè)晶體管，其中，形成至少一個(gè)晶體管包括:在襯底的上方形成柵極電介質(zhì)結(jié)構(gòu)；在柵極電介質(zhì)結(jié)構(gòu)的上方形成功函金屬層；在功函金屬層的上方形成導(dǎo)電層；以及形成與柵極電介質(zhì)結(jié)構(gòu)的每個(gè)側(cè)壁相鄰設(shè)置的源極/漏極(S/D)區(qū)域；以及在襯底的上方形成至少一個(gè)電熔絲，其中，形成至少一個(gè)電熔絲包括:在襯底的上方形成第一半導(dǎo)體層；以及在第一半導(dǎo)體層上形成第一娃化物層。其中，形成至少一個(gè)晶體管進(jìn)一步包括:在柵極電介質(zhì)結(jié)構(gòu)和功函金屬層之間形成擴(kuò)散勢(shì)壘，其中，在形成第一硅化物層之前形成擴(kuò)散勢(shì)壘，以及在形成第一硅化物層之后形成功函金屬層。其中，形成功函金屬層和形成導(dǎo)電層包括:在形成硅化物層之前，在擴(kuò)散勢(shì)壘的上方形成第二半導(dǎo)體層；在第二半導(dǎo)體層上形成第二硅化物層；形成覆蓋第一硅化物層并露出第二硅化物層的蓋體層；去除第二硅化物層和第二半導(dǎo)體層，以形成由去除的第二硅化物層和第二半導(dǎo)體層所留下的第一開(kāi)口 ；以及在第一開(kāi)口中順序地形成功函金屬層和導(dǎo)電層。其中，在襯底的上方形成第一半導(dǎo)體層以及在擴(kuò)散勢(shì)壘的上方形成第二半導(dǎo)體層包括:在襯底的上方形成擴(kuò)散勢(shì)壘材料；去除擴(kuò)散勢(shì)壘材料的一部分，以在剩余的擴(kuò)散勢(shì)壘材料中形成第二開(kāi)口 ；在剩余的擴(kuò)散勢(shì)壘材料上形成半導(dǎo)體材料；以及去除半導(dǎo)體材料和剩余的擴(kuò)散勢(shì)壘材料的部分，使得第一半導(dǎo)體層形成在襯底的上方，以及第二半導(dǎo)體層形成在擴(kuò)散勢(shì)壘的上方。其中，形成至少一個(gè)晶體管進(jìn)一步包括:在柵極電介質(zhì)結(jié)構(gòu)和功函金屬層之間形成擴(kuò)散勢(shì)壘，其中，在形成第一硅化物層之后形成擴(kuò)散勢(shì)壘。其中，在功函金屬層的周?chē)纬蓴U(kuò)散勢(shì)壘。
其中，形成擴(kuò)散勢(shì)壘、形成功函金屬層以及形成導(dǎo)電層包括:在形成硅化物層之前，在柵極電介質(zhì)結(jié)構(gòu)的上方形成第二半導(dǎo)體層；在第二半導(dǎo)體層上形成第二硅化物層；形成覆蓋第一硅化物層并露出第二硅化物層的蓋體層；去除第二硅化物層和第二半導(dǎo)體層以形成去除的第二硅化物層和第二半導(dǎo)體層所留下的第一開(kāi)口 ；以及在第一開(kāi)口中順序地形成擴(kuò)散勢(shì)壘、功函金屬層和導(dǎo)電層。
其中，形成至少一個(gè)晶體管進(jìn)一步包括:在柵極電介質(zhì)結(jié)構(gòu)和功函金屬層之間形成擴(kuò)散勢(shì)壘，其中，在形成第一硅化物層之前形成擴(kuò)散勢(shì)壘和功函金屬層。
該方法進(jìn)一步包括:在導(dǎo)電層上形成第二半導(dǎo)體材料。
其中，在襯底的上方形成第一半導(dǎo)體層和在導(dǎo)電層上形成第二半導(dǎo)體材料包括:在襯底的上方形成柵極電介質(zhì)結(jié)構(gòu)；在柵極電介質(zhì)結(jié)構(gòu)的上方形成擴(kuò)散勢(shì)壘材料；在擴(kuò)散勢(shì)壘材料的上方形成功函金屬材料；在功函金屬材料的上方形成導(dǎo)電材料；去除擴(kuò)散勢(shì)壘材料、功函金屬材料和導(dǎo)電材料的部分，以在剩余的擴(kuò)散勢(shì)壘材料、剩余的功函金屬材料和剩余的導(dǎo)電材料中形成開(kāi)口 ；在剩余的導(dǎo)電材料上形成半導(dǎo)體材料并填充到開(kāi)口中；以及去除半導(dǎo)體材料、剩余的擴(kuò)散勢(shì)壘材料、剩余的功函金屬材料和剩余的導(dǎo)電材料的部分，使得第一半導(dǎo)體層形成在襯底的上方，以及第二半導(dǎo)體層形成在導(dǎo)電層上。
此外，本發(fā)明還提供了一種形成集成電路的方法，該方法包括:在襯底上方的晶體管區(qū)域中形成第一半導(dǎo)體層以及在襯底上方的熔絲區(qū)域中形成第二半導(dǎo)體層；在第一半導(dǎo)體層上形成第一娃化物層以及在第二半導(dǎo)體層上形成第二娃化物層；在第一半導(dǎo)體層和第二半導(dǎo)體層的周?chē)纬山殡妼?，露出第一硅化物層和第二硅化物層；形成覆蓋第二硅化物層并露出第一娃化物層的蓋體層；去除第一娃化物層和第一半導(dǎo)體層，以形成由去除的第一硅化物層和去除的第一半導(dǎo)體層所留下的第一開(kāi)口 ；以及在第一開(kāi)口中順序形成功函金屬層和導(dǎo)電層。
該方法進(jìn)一步包括:在襯底和功函金屬層之間形成擴(kuò)散勢(shì)壘，其中，在形成第一硅化物層之前形成擴(kuò)散勢(shì)壘，以及在形成第一硅化物層之后形成功函金屬層。
其中，在襯底的上方形成第一半導(dǎo)體層以及在擴(kuò)散勢(shì)壘的上方形成第二半導(dǎo)體層包括:在襯底的上方形成擴(kuò)散勢(shì)壘材料；去除擴(kuò)散勢(shì)壘材料的一部分，以在剩余的擴(kuò)散勢(shì)壘材料中形成第二開(kāi)口 ；在剩余的擴(kuò)散勢(shì)壘材料上形成半導(dǎo)體材料；以及去除半導(dǎo)體材料和剩余的擴(kuò)散勢(shì)壘材料的部分，使得第一半導(dǎo)體層形成在襯底的上方，以及第二半導(dǎo)體層形成在擴(kuò)散勢(shì)壘的上方。
該方法進(jìn)一步包括:在襯底和功函金屬層之間形成擴(kuò)散勢(shì)壘，其中，在形成第一硅化物層之后形成擴(kuò)散勢(shì)壘。
其中，在功函金屬層的周?chē)纬蓴U(kuò)散勢(shì)壘。
此外，本發(fā)明提供了一種集成電路，包括:至少一個(gè)晶體管和至少一個(gè)電熔絲，設(shè)置在襯底的上方，其中，至少一個(gè)晶體管包括:柵極電介質(zhì)結(jié)構(gòu)，設(shè)置在襯底的上方；功函金屬層，設(shè)置在柵極電介質(zhì)結(jié)構(gòu)的上方；導(dǎo)電層，設(shè)置在功函金屬層的上方；以及源極/漏極(S/D)區(qū)域，與柵極電介質(zhì)結(jié)構(gòu)的每個(gè)側(cè)壁相鄰設(shè)置；以及其中，至少一個(gè)電熔絲包括:第一半導(dǎo)體層，位于襯底的上方；以及第一硅化物層，位于第一半導(dǎo)體層上。
該集成電路進(jìn)一步包括:擴(kuò)散勢(shì)壘，設(shè)置在柵極電介質(zhì)結(jié)構(gòu)和功函金屬層之間。
其中，在功函金屬層的周?chē)B續(xù)地延伸擴(kuò)散勢(shì)壘。
其中，導(dǎo)電層的頂面基本上與第一硅化物層的頂面平齊。該集成電路進(jìn)一步包括:第二半導(dǎo)體層，設(shè)置在導(dǎo)電層的上方；以及第二硅化物層，設(shè)置在第二半導(dǎo)體層的上方，其中，第二硅化物層的頂面基本上與第一硅化物層的頂面平齊。


當(dāng)閱讀附圖時(shí)，根據(jù)以下詳細(xì)描述更好地理解本公開(kāi)的一個(gè)或多個(gè)方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)的標(biāo)準(zhǔn)實(shí)踐，各種部件沒(méi)有按比例繪制。實(shí)際上，為了討論的清楚，可以任意增加或減小各種部件的尺寸。圖1A是形成集成電路的示例性方法的流程圖。圖1B是示例性集成電路的示意性頂視圖。圖2A至圖2M是在各種后柵極(gate last)高介電常數(shù)(高K)金屬柵極制造階段期間的集成電路的示意性截面圖。圖3A至圖3H是其他后柵極高K金屬柵極制造階段期間的集成電路的示意性截面圖。圖4A至圖4G是各種先柵極(gate first)高K金屬柵極制造階段期間的集成電路的示意性截面圖。
具體實(shí)施例方式在集成電路演進(jìn)的過(guò)程中，功能密度(即，每芯片面積互連器件的數(shù)量)通常增加，同時(shí)幾何大小(即，可使用制造工藝制作的最小部件(或線(xiàn)))減小。這種縮小工藝通常通過(guò)增加生產(chǎn)效率和降低相關(guān)成本來(lái)提供優(yōu)點(diǎn)。這種縮小還產(chǎn)生相對(duì)較大的功率耗散值,其可以通過(guò)使用諸如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件的低功率耗散器件來(lái)解決。在縮小趨勢(shì)期間，針對(duì)CMOS器件的柵電極和柵極電介質(zhì)實(shí)施各種材料。例如，高介電常數(shù)柵極電介質(zhì)常數(shù)和金屬柵極(HK/MG)被用于增強(qiáng)CMOS器件的電性能。 在后柵極HK/MG工藝期間，通過(guò)金屬材料替換CMOS器件和電熔絲的虛擬多晶硅柵電極。CMOS器件的金屬材料被設(shè)計(jì)為在CMOS器件的電操作期間使電子遷移(EM)最小。申請(qǐng)人發(fā)現(xiàn)，金屬材料的高EM可靠性使得編程電熔絲變得困難。應(yīng)該理解，以下公開(kāi)提供了用于實(shí)施各種實(shí)施例的不同特征的許多不同的實(shí)施例或?qū)嵗Ｒ韵旅枋霾考团渲玫木唧w實(shí)例以簡(jiǎn)化本公開(kāi)。當(dāng)然，這些僅僅是實(shí)例而不用于限制。此外，本公開(kāi)可以在各個(gè)實(shí)例中重復(fù)參考標(biāo)號(hào)和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，它們本身并不用于表示所討論的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。此外，以下第一部件形成在第二部件上方的描述可以包括第一和第二部件被形成為直接接觸的實(shí)施例，并且還可以包括可以形成附加部件夾置在第一和第二部件之間使得第一和第二部件沒(méi)有直接接觸的實(shí)施例。此外，空間相對(duì)術(shù)語(yǔ)，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“之下”、“上”、“下”、“頂部”、“底部”等以及其派生詞(例如，“水平地”、“向下地”、“向上地”等)用于方便本公開(kāi)中一個(gè)部件與另一部件的關(guān)系。空間相對(duì)術(shù)語(yǔ)用于覆蓋包括部件的器件的不同定向。圖1A是形成集成電路的示例性方法的流程圖。集成電路包括CMOS器件和至少一個(gè)一次性可編程(OTP)器件。在一些實(shí)施例中，集成電路可包括各種無(wú)源和有源微電子器件，諸如電阻器、電容器、電感器、二極管、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)、互補(bǔ)MOS(CMOS)晶體管、雙極結(jié)晶體管(BJT)、橫向擴(kuò)散MOS (LDMOS)晶體管、高功率MOS晶體管、FinFET晶體管、或其他類(lèi)型的晶體管。在一些實(shí)施例中，集成電路包括混合信號(hào)電路、射頻(RF)電路、其他高速電路、或者它們的任何組合。
現(xiàn)在，參照?qǐng)D1A，一種形成集成電路的方法包括在襯底的上方形成至少一個(gè)晶體管(塊110)。塊110包括:在襯底的上方形成柵極電介質(zhì)結(jié)構(gòu)；在柵極電介質(zhì)結(jié)構(gòu)的上方形成功函金屬層；在功函金屬層的上方形成導(dǎo)電層；以及將源極/漏極(S/D)區(qū)域形成為與柵極電介質(zhì)結(jié)構(gòu)的每個(gè)側(cè)壁相鄰。該方法還包括在襯底的上方形成至少一個(gè)電熔絲(塊120)。塊120包括在襯底的上方形成第一半導(dǎo)體層以及在第一半導(dǎo)體層上形成第一娃化物層。
應(yīng)該理解，簡(jiǎn)化圖1A以更好地理解本公開(kāi)的概念。因此，應(yīng)該注意，可以在圖1A的方法之前、期間和/或之后提供附加工藝，并且在本文可以簡(jiǎn)化描述一些其他工藝。應(yīng)注意，盡管圖1A示出了塊110和120的順序，但圖1A所示的順序僅僅是示例性的。在一些實(shí)施例中，對(duì)于形成晶體管和電熔絲的部分共享至少一個(gè)工藝步驟。
圖1B是示例性集成電路的示意性頂視圖。在圖1B中，集成電路200包括設(shè)置在晶體管區(qū)域213中的晶體管213a和設(shè)置在電熔絲區(qū)域215中的電熔絲215a。晶體管213a包括設(shè)置在襯底201的有源區(qū)域203上方的柵電極205。電熔絲215a設(shè)置在有源區(qū)域203周?chē)O(shè)置的隔離區(qū)域(未標(biāo)出)的上方。用于編程，電熔絲215a經(jīng)受電流以引起熔化或凝聚，從而創(chuàng)建更加耐用的路徑或開(kāi)路。應(yīng)注意，表示圖1B所示有源區(qū)域203和柵電極205的層僅僅是示例性的。在一些實(shí)施例中，晶體管213a和電熔絲215a包括其他層，例如接觸層、金屬路由層等。
圖2A至圖2M是沿著圖1B的剖面線(xiàn)C-C截取的各種后柵極高K金屬柵極制造階段期間的集成電路的示意性截面圖。應(yīng)該理解，簡(jiǎn)化了圖2A至圖2M以更好地理解本公開(kāi)的概念。因此，應(yīng)該注意，可以在圖2A至圖2M之前、期間和/或之后通過(guò)附加工藝，并且可以?xún)H在本文簡(jiǎn)要描述一些其他工藝。
現(xiàn)在，參照?qǐng)D2A至圖2M，在襯底201的上方制造集成電路200。襯底201可以為摻雜諸如硼的P型摻雜物的硅襯底(P型襯底)。可選地，襯底201可以為另一適當(dāng)?shù)陌雽?dǎo)體材料。例如，襯底201可以為摻雜諸如磷或砷的N型摻雜物的硅襯底(N型襯底)。襯底201可以可選地由以下一些其他材料制造:適當(dāng)?shù)幕景雽?dǎo)體，諸如金剛石或鍺；適當(dāng)?shù)幕衔锇雽?dǎo)體，諸如碳化硅、硅鍺、砷化銦、或磷化銦；或者適當(dāng)?shù)暮辖鸢雽?dǎo)體，諸如碳化硅鍺、磷化鎵砷、或磷化鎵銦。此外，襯底201可以包括外延層Gpi層)，可以發(fā)生應(yīng)變來(lái)用于性能增強(qiáng)，以及可以包括絕緣體上硅(SOI)結(jié)構(gòu)。
參照?qǐng)D2A，在襯底201中形成隔離結(jié)構(gòu)，例如淺溝槽隔離(STI)部件210。在一些實(shí)施例中，STI部件210通過(guò)在襯底201中蝕刻凹陷(或溝槽)以及用電介質(zhì)材料填充凹陷來(lái)形成。在一些實(shí)施例中，STI部件210的電介質(zhì)材料包括氧化硅。在一些可選實(shí)施例中，STI部件210的電介質(zhì)材料包括氮化娃、氮氧化娃、摻雜氟的娃酸鹽玻璃(FSG)、低介電常數(shù)(低k)電介質(zhì)材料、其他電介質(zhì)材料、和/或任何它們的組合。
再次參照?qǐng)D2A，柵極電介質(zhì)堆疊220形成在襯底201的上方。在一些實(shí)施例中，柵極電介質(zhì)堆疊220包括至少一個(gè)界面介電層和/或至少一個(gè)高介電常數(shù)(高k)層。界面介電層可包括諸如氧化硅、氮化硅、氮氧化硅、其他柵極電介質(zhì)材料、和/或它們的組合的材料。高k介電層的材料的介電常數(shù)可大于SiO2的介電常數(shù)(其大約為4)。高k柵極介電層可具有大于界面介電層的厚度。在一些實(shí)施例中，高k柵極介電層可包括A1203、HfO,HfO2, ZrO, ZrO2, ZrSiO, Y0、Y2O3> LaO、La2O5' GdO, Gd2O5' TiO、TiO2, TiSiO、TaO, Ta205、TaSiO、HfErO, HfLaO, HfYO, HfGdO, HfAlO、HfZrO, HfTiO, HfTaO, HfSiO、SrTiO, ZrSiON、HfZrTiO,HfZrSi0N、HfZrLa0、HfZrA10、或它們的組合中的至少一種。在一些實(shí)施例中，界面介電層和/或高k柵極介電層可以通過(guò)例如化學(xué)氣相沉積(CVD)工藝、原子層沉積(ALD)工藝、熱氧化工藝、熔爐工藝、其他沉積工藝、或任何它們的組合來(lái)形成。參照?qǐng)D2B，至少一個(gè)擴(kuò)散勢(shì)壘材料230被任選地形成在柵極電介質(zhì)堆疊220的上方。擴(kuò)散勢(shì)壘材料230被配置為防止功函金屬材料240(以下在圖2M中進(jìn)行描述)的金屬離子擴(kuò)散到柵極電介質(zhì)堆疊220中。擴(kuò)散勢(shì)壘材料230可包括至少一種材料，諸如氧化鋁、鋁、氮化鋁、鈦、氮化鈦(TiN)、鉭、氮化鉭、其他適當(dāng)材料、和/或它們的組合。在一些實(shí)施例中，擴(kuò)散勢(shì)壘材料230通過(guò)例如任何適當(dāng)?shù)墓に噥?lái)形成，諸如ALD工藝、CVD工藝、物理氣相沉積(PVD)工藝、減壓CVD(RPCVD)工藝、等離子體增強(qiáng)CVD(PECVD)工藝、金屬有機(jī)CVD (MOCVD)工藝、噴鍍工藝、濺射工藝、或任何它們的組合。參照?qǐng)D2C，掩模層245被任選地形成在擴(kuò)散勢(shì)壘材料230的上方。掩模層245覆蓋晶體管區(qū)域213并具有露出電熔絲區(qū)域215中的擴(kuò)散勢(shì)壘材料230的至少一部分的開(kāi)口245a。在一些實(shí)施例中，掩模層245可以由例如光刻膠材料和/或電介質(zhì)材料制成，例如氧化硅、氮氧化硅、氮化硅、碳化硅、其他電介質(zhì)材料、或它們的任何組合。參照?qǐng)D2D，蝕刻工藝246將掩模層245用作蝕刻掩模以去除露出的擴(kuò)散勢(shì)壘材料230(在圖2C中示出)，露出柵極電介質(zhì)堆疊220的一部分。在一些實(shí)施例中，蝕刻工藝246包括干蝕刻工藝、濕蝕刻工藝、和/或任何它們的組合。在去除掩模層245之后，如圖2E所示露出剩余的擴(kuò)散勢(shì)壘材料230a。在一些實(shí)施例中，蝕刻工藝246任選地去除柵極電介質(zhì)堆疊220的一部分，使得露出了 STI部件210的一部分。由于電熔絲被設(shè)計(jì)為形成在電熔絲區(qū)域215中，所以半導(dǎo)體材料250 (以下在圖2F中描述)可以直接接觸STI部件210。參照?qǐng)D2F，半導(dǎo)體材料250被設(shè)置在剩余的擴(kuò)散勢(shì)壘材料230a和柵極電介質(zhì)堆疊220的露出部分的上方。在一些實(shí)施例中，例如,半導(dǎo)體材料250由娃、多晶娃、非晶娃、晶體硅、或任何它們的組合制成。半導(dǎo)體材料250可以通過(guò)化學(xué)氣相沉積(CVD)或任何適當(dāng)技術(shù)來(lái)形成。在一些實(shí)施例中，半導(dǎo)體材料250可以被摻雜，例如，原位摻雜或未摻雜。參照?qǐng)D2G，執(zhí)行圖樣化工藝以對(duì)半導(dǎo)體材料250、剩余的擴(kuò)散勢(shì)壘材料230a和柵極電介質(zhì)堆疊220 (在圖2F中示出)進(jìn)行圖樣化。通過(guò)圖樣化工藝，柵極電介質(zhì)結(jié)構(gòu)220a和220b形成在襯底201的上方，它們分別設(shè)置在晶體管區(qū)域213和電熔絲區(qū)域215中。擴(kuò)散勢(shì)壘230b形成在柵極電介質(zhì)結(jié)構(gòu)220a的上方。半導(dǎo)體層250a形成在擴(kuò)散勢(shì)壘230b的上方。形成半導(dǎo)體層250b并使其直接接觸柵極電介質(zhì)結(jié)構(gòu)220b。參照?qǐng)D2H，執(zhí)行至少一個(gè)注入工藝255以在襯底201中注入摻雜物，從而形成與柵極電介質(zhì)結(jié)構(gòu)220a的每個(gè)側(cè)壁相鄰的源極/漏極(S/D)區(qū)域270。在一些實(shí)施例中，注入工藝255包括輕摻雜漏極(LDD)注入和/或重?fù)诫sS/D注入。在一些實(shí)施例中，執(zhí)行熱工藝和/或快速熱工藝(RTP)以激活S/D區(qū)域270中的摻雜物。
在形成LDD區(qū)域在一些實(shí)施例中，注入工藝255包括在與柵極電介質(zhì)結(jié)構(gòu)220a的每一側(cè)相鄰的襯底201的部分中形成LDD區(qū)域(未示出)的輕摻雜漏極注入?？梢酝ㄟ^(guò)離子注入工藝和/或擴(kuò)散工藝形成LDD區(qū)域。諸如磷或砷的N型摻雜物可以用于形成NMOS器件，以及諸如硼的P型摻雜物可用于形成PMOS器件。
在形成LDD區(qū)域之后，隔離件265和267分別形成在硅層250a和250b的側(cè)壁上。隔離件265和267通過(guò)使用沉積工藝和蝕刻工藝(例如，各向異性蝕刻工藝)來(lái)形成。隔離件265和267包括適當(dāng)?shù)碾娊橘|(zhì)材料，諸如氮化硅、氧化硅、碳化硅、氮氧化硅、或它們的組合。此后，執(zhí)行重?fù)诫sS/D注入，以摻雜S/D區(qū)域270。諸如磷或砷的N型摻雜物可用于形成NMOS器件，以及諸如硼的P型摻雜物可用于形成PMOS器件。
在一些實(shí)施例中，注入工藝255同時(shí)摻雜S/D區(qū)域270以及半導(dǎo)體層250b。在其他實(shí)施例中，摻雜S/D區(qū)域270和半導(dǎo)體層250b是獨(dú)立的。例如，如上面參照?qǐng)D2F所描述的，半導(dǎo)體層250b被原位摻雜。在其他實(shí)施例中，在執(zhí)行注入工藝255的同時(shí)半導(dǎo)體層250b的頂面被掩模層(未示出)覆蓋，使得注入工藝255不摻雜半導(dǎo)體層250b。
一些實(shí)施例中，集成電路200在每個(gè)S/D區(qū)域270中都可以包括至少一個(gè)應(yīng)激物(未標(biāo)出)?？梢栽贚DD形成之后以及在重?fù)诫sS/D注入之前形成應(yīng)激物。應(yīng)激物被配置為提供晶體管的溝道(未標(biāo)出)。應(yīng)變溝道可以修改其中載流子的遷移率，以改變晶體管的電性能(例如，電流)。在一些實(shí)施例中，每個(gè)S/D區(qū)域270中的應(yīng)激物被稱(chēng)為凸起S/D區(qū)域。在一些實(shí)施例中，應(yīng)激物通過(guò)外延工藝、RPCVD工藝、分子束外延(MBE)工藝、CVD工藝、MOCVD工藝、ALD工藝、多層外延工藝、或任何它們的組合來(lái)形成。
在形成P型晶體管的一些實(shí)施例中，應(yīng)激物包括單個(gè)SiGe或SixGei_x層、多層SiGe或SixGeh結(jié)構(gòu)、外延結(jié)構(gòu)、化合物材料結(jié)構(gòu)、可以修改晶體管的載流子遷移率的其他材料、或任何它們的組合。在形成N型晶體管的其他實(shí)施例中，應(yīng)激物包括單個(gè)SiC或SixCh層、多層SiC或SixCh結(jié)構(gòu)、外延結(jié)構(gòu)、化合物材料結(jié)構(gòu)、可以修改晶體管的載流子遷移率的其他材料、或任何它們的組合。
參照?qǐng)D21，硅化物層268a_268b和269a_269b形成在對(duì)應(yīng)的半導(dǎo)體層250a、半導(dǎo)體層250b、和S/D區(qū)域270上。在一些實(shí)施例中，硅化物層268a-268b和269a_269b包括至少一種材料，諸如硅化鎳(NiSi)、硅化鎳-鉬(NiPtSi)、硅化鎳-鉬-鍺(NiPtGeSi)、硅化鎳-鍺(NiGeSi)、硅化鐿(YbSi)、硅化鉬(PtSi)、硅化銥(IrSi)、硅化鉺(ErSi)、硅化鈷(CoSi)、其他適當(dāng)材料或任何它們的組合。
注意，硅化物層268a形成在半導(dǎo)體層250a上是任選的。在一些實(shí)施例中，通過(guò)用于在S/D區(qū)域270上形成硅化物層269a-269b的工藝執(zhí)行硅化物層268a在半導(dǎo)體層250a上的形成。在其他實(shí)施例中，硅化物層268a不形成在半導(dǎo)體層250a的頂面上。例如，利用介電層(例如，氮化物層)覆蓋半導(dǎo)體層250a的頂面，同時(shí)執(zhí)行硅化工藝。
參照?qǐng)D2J，至少一個(gè)介電層(例如，介電層275)形成在襯底201的上方以及隔離件265和267的周?chē)?。在一些?shí)施例中，介電層275包括至少一種材料，諸如摻雜磷的硅酸鹽玻璃(PSG)、摻雜硼的硅酸鹽玻璃(BSG)、摻雜硼磷的硅酸鹽玻璃(BPSG)、未摻雜硅酸鹽玻璃(USG)、氧化硅、氮化硅、氮氧化硅、低k電介質(zhì)材料、其他電介質(zhì)材料、和/或任何它們的組合。在一些實(shí)施例中，硅化物層268a和268b的頂面基本上與介電層275的頂面平齊。
參照?qǐng)D2K，形成掩模層278 (例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、其他電介質(zhì)材料、和/或任何它們的組合)，覆蓋硅化物層268b的頂面。掩模層278被配置為防止硅化物層268b被去除，而硅化物層268a和半導(dǎo)體層250a稍后被去除。參照?qǐng)D2L，去除工藝279去除硅化物層268a和半導(dǎo)體層250a。如圖2L所示，去除的硅化物層268a和半導(dǎo)體層250a留下開(kāi)口 277。例如，去除工藝279包括濕蝕刻工藝、干蝕刻工藝、和/或任何它們的組合。在一些實(shí)施例中，半導(dǎo)體層250a被稱(chēng)為虛擬柵電極，其在后柵極高k/金屬柵極工藝期間被去除。參照?qǐng)D2M，功函金屬層240形成在開(kāi)口 277(在圖21中示出)中以及擴(kuò)散勢(shì)壘230b之上。在一些實(shí)施例中，功函金屬層240包括至少一個(gè)P型功函金屬材料和/或至少一個(gè)N型功函金屬材料。在一些實(shí)施例中，P型功函金屬層包括諸如釕、鈀、鉬、鈷、鎳的合成物和導(dǎo)電金屬氧化物、和/或其他適當(dāng)?shù)牟牧稀型金屬材料包括諸如鉿、鋯、鈦、鉭、鋁的合成物、金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、和/或其他適當(dāng)材料。在一些實(shí)施例中，例如，通過(guò)任何適當(dāng)?shù)墓に囆纬晒饘賹?40，諸如ALD工藝、CVD工藝、RPCVD工藝、PECVD工藝、MOCVD工藝、或任何它們的組合。再次參照?qǐng)D2M，導(dǎo)電層280形成在開(kāi)口 277(在圖2L中示出)中并且被功函金屬層240環(huán)繞。導(dǎo)電層280的頂面基本上與硅化物層268a的頂面平齊。如圖所示，晶體管213a和電熔絲215a的電阻器結(jié)構(gòu)形成在襯底201的上方。在一些實(shí)施例中，導(dǎo)電層280由至少一種材料制成，諸如鋁、銅、T1、TiN、TaN, Ta、TaC、TaSiN、W、WN、MoN、MoON、RuO2、和 / 或其他適當(dāng)材料。在一些實(shí)施例中，導(dǎo)電層280通過(guò)任何適當(dāng)工藝形成，諸如ALD工藝、CVD工藝、物理氣相沉積(PVD)工藝、RPCVD工藝、PECVD工藝、MOCVD工藝、噴鍍工藝、濺射工藝、或任何它們的組合。如圖2M所示，晶體管213a具有用于電連接的導(dǎo)電層280。在晶體管213a的操作期間，導(dǎo)電層280具有預(yù)期的電遷移可靠性。不同于晶體管213a，電熔絲215a具有半導(dǎo)體層250b和硅化物層268b。為了編程電熔絲215a，電流流過(guò)電熔絲215a并吹制電熔絲215a。因此，通過(guò)不同的材料形成晶體管213a和電熔絲215a。上面結(jié)合圖2A至圖2M描述的后柵極HK/MG工藝提供了形成用于晶體管213a的柵極和電熔絲215a的不同材料。再次參照?qǐng)D2M，擴(kuò)散勢(shì)壘230b形成在柵極電介質(zhì)結(jié)構(gòu)220a和功函金屬層240之間。功函金屬層240的形成在硅化物層268b的形成之后。如圖21所示，擴(kuò)散勢(shì)壘230b的形成在硅化物層268b的形成之前。不參照形成硅化物層268b的熱循環(huán)，功函金屬層240保持其預(yù)期的功函并且基本上不與擴(kuò)散勢(shì)壘230b相互作用。注意，上面參照?qǐng)D2A至圖2M描述的工藝和/或結(jié)構(gòu)僅僅是示例性的。本申請(qǐng)的范圍不限于此。例如，如參照?qǐng)D2D所描述的，蝕刻工藝246任選地去除擴(kuò)散勢(shì)壘材料230和柵極電介質(zhì)堆疊220的部分，使得露出STI部件210的一部分。至少在該實(shí)施例中，圖2M中形成的半導(dǎo)體層250b直接與STI部件210接觸。應(yīng)該理解，可以執(zhí)行附加工藝以完成集成電路200的制造。例如，這些附加工藝可以包括在導(dǎo)電層280和硅化物層268b的上方形成電介質(zhì)材料、接觸或通孔插塞、金屬區(qū)域、和/或金屬線(xiàn)(未示出)用于互連。介電層可包括諸如氧化硅、氮化硅、氮氧化硅、低k電介質(zhì)材料、超低k電介質(zhì)材料、或任何它們的組合的材料。接觸/通孔插塞、金屬區(qū)域、和/或金屬線(xiàn)可以包括諸如鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷、其他適當(dāng)?shù)膶?dǎo)電材料、和/或它們的組合的材料。接觸/通孔插塞、金屬區(qū)域、和/或金屬線(xiàn)可以通過(guò)任何適當(dāng)?shù)墓に噥?lái)形成，諸如沉積、光刻、化學(xué)機(jī)械拋光(CMP)工藝、和蝕刻工藝、和/或它們的組合。為了簡(jiǎn)化，本文沒(méi)有描述這些附加工藝。圖3A至圖3H是沿著圖1B的剖面線(xiàn)C-C的另一后柵極高k金屬柵極制造階段期間的集成電路的示意性截面圖。圖3A至圖3H中與圖2A至圖2M相同或類(lèi)似的項(xiàng)通過(guò)相同的參考標(biāo)號(hào)增加100來(lái)表示。應(yīng)該理解，簡(jiǎn)化了圖3A至圖3H以更好地理解本公開(kāi)的概念。因此，應(yīng)該注意，可以在圖3A至圖3H之前、期間和/或之后提供附加工藝，并且可以?xún)H在本文簡(jiǎn)要描述一些其他工藝?，F(xiàn)在，參照?qǐng)D3A，在襯底301的上方制造集成電路300。集成電路300包括晶體管區(qū)域313和電熔絲區(qū)域315。集成電路300包括形成在襯底301中的隔離結(jié)構(gòu)(例如，淺溝槽隔離(STI)部件310)。柵極電介質(zhì)堆疊320形成在襯底301的上方。參照?qǐng)D3B，半導(dǎo)體材料350形成在柵極電介質(zhì)堆疊320的上方。在一些實(shí)施例中，半導(dǎo)體材料350從晶體管區(qū)域313連續(xù)延伸到電熔絲區(qū)域315。在一些實(shí)施例中，半導(dǎo)體材料350未摻雜或摻雜有N型或P型摻雜物。參照?qǐng)D3C，執(zhí)行圖樣化工藝以對(duì)半導(dǎo)體材料350和柵極電介質(zhì)堆疊320 (在圖3B中示出)進(jìn)行圖樣化。通過(guò)圖樣化工藝，柵極電介質(zhì)結(jié)構(gòu)320a和320b分別形成在晶體管區(qū)域313和電熔絲區(qū)域315中的襯底310上方。半導(dǎo)體層350a和350b分別形成在柵極電介質(zhì)結(jié)構(gòu)320a和320b的上方。參照?qǐng)D3D，執(zhí)行至少一個(gè)注入工藝355以在襯底301中注入摻雜物，從而形成與柵極電介質(zhì)結(jié)構(gòu)320a的每個(gè)側(cè)壁相鄰的源極/漏極(S/D)區(qū)域370。隔離件365和367分別形成在半導(dǎo)體層350a和350b的側(cè)壁上。注意，形成S/D區(qū)域370的工藝任選地包括形成上面結(jié)合圖2H描述的LDD區(qū)域、重?fù)诫sS/D區(qū)域、和/或應(yīng)激物的工藝。參照?qǐng)D3E，硅化物層368a_368b和369a_369b形成在對(duì)應(yīng)的半導(dǎo)體層350a、半導(dǎo)體層350b、和S/D區(qū)域370上。在一些實(shí)施例中，在半導(dǎo)體層350a上形成硅化物層368a是任選的。在一些實(shí)施例中，通過(guò)用于在S/D區(qū)域370上形成硅化物層369a-369b的工藝執(zhí)行硅化物層368a在半導(dǎo)體層350a上的形成。在其他實(shí)施例中，硅化物層368a不形成在半導(dǎo)體層350a的頂面上。例如，利用介電層(例如，氮化物層)覆蓋半導(dǎo)體層350a的頂面，同時(shí)執(zhí)行娃化工藝。參照?qǐng)D3F，至少一個(gè)介電層(例如，介電層375)形成在襯底301的上方以及隔離件365和367的周?chē)Ｔ谝恍?shí)施例中，硅化物層368a和368b的頂面基本上與介電層375的頂面平齊。參照?qǐng)D3G，形成掩模層378(例如，氧化硅、氮化硅、氮氧化硅、其他電介質(zhì)材料、和/或任何它們的組合)，覆蓋硅化物層368b的頂面。去除工藝379去除硅化物層368a和半導(dǎo)體層350a(在圖3F中示出)。例如，去除工藝379包括濕蝕刻工藝、干蝕刻工藝、和/或任何它們的組合。掩模層378被配置為防止硅化物層368b和半導(dǎo)體層350b被去除，而去除工藝379去除硅化物層368a和半導(dǎo)體層350a。在去除硅化物層368a和半導(dǎo)體層350a之后，如圖3G所示形成開(kāi)口 377。參照?qǐng)D3H，擴(kuò)散勢(shì)壘330b、功函金屬層340和導(dǎo)電層380順序沉積在開(kāi)口 377中。擴(kuò)散勢(shì)壘330b形成在柵極電介質(zhì)結(jié)構(gòu)320a的上方并沿著隔離件365的側(cè)壁。擴(kuò)散勢(shì)壘330b形成在功函金屬層340的周?chē)９饘賹?40被形成為環(huán)繞導(dǎo)電層380。如圖3H所示，擴(kuò)散勢(shì)壘330b形成在柵極電介質(zhì)結(jié)構(gòu)320a和功函金屬層340之間。在形成硅化物層368之后執(zhí)行擴(kuò)散勢(shì)壘330b的形成。不參照形成硅化物層368b的熱循環(huán)，功函金屬層340保持其預(yù)期的功函并且基本上不與擴(kuò)散勢(shì)壘330b相互作用。
圖4A至圖4G是沿著剖面線(xiàn)C-C的各種先柵極高k金屬柵極制造階段期間的集成電路的示意性截面圖。應(yīng)該理解，簡(jiǎn)化了圖4A至圖4G以更好地理解本公開(kāi)的概念。因此，應(yīng)該注意，可以在圖4A至圖4G之前、期間、和/或之后提供附加工藝，并且可以?xún)H在本文簡(jiǎn)要描述一些其他工藝。
現(xiàn)在，參照?qǐng)D4A至圖4G，在襯底401的上方制造集成電路400。圖4A至圖4G中與圖2A至圖2M相同或類(lèi)似的項(xiàng)通過(guò)相同的參考標(biāo)號(hào)增加200來(lái)表示。集成電路400包括晶體管區(qū)域413和電熔絲區(qū)域415。在圖4A中，在襯底401中形成隔離結(jié)構(gòu)(例如，淺溝槽隔離(STI)部件410)。
再次參照?qǐng)D4A，在襯底401的上方順序形成柵極電介質(zhì)堆疊420、擴(kuò)散勢(shì)壘材料430、功函金屬材料440和金屬層443。在一些實(shí)施例中，金屬層443由至少一種材料制成，諸如氧化鋁、鋁、氮化鋁、鎢、鈦、氮化鈦(TiN)、鉭、氮化鉭、其他適當(dāng)材料、和/或它們的組八口 ο
參照?qǐng)D4B,掩模層445形成在金屬層443的上方。蝕刻工藝446將掩模層445用作蝕刻掩模以去除金屬層443、功函金屬材料440和擴(kuò)散勢(shì)壘材料430的部分，露出柵極電介質(zhì)堆疊420的一部分。在一些實(shí)施例中，蝕刻工藝446使用干蝕刻工藝、濕蝕刻工藝、和/或任何它們的組合。在去除掩模層445之后，如圖4C所示露出剩余的金屬層443a。在一些實(shí)施例中，蝕刻工藝446任選地去除柵極電介質(zhì)堆疊420的一部分，使得露出了 STI部件410的一部分。
參照?qǐng)D4D，半導(dǎo)體材料450形成在剩余的金屬層443a和露出的柵極電介質(zhì)堆疊420的上方。在一些實(shí)施例中，半導(dǎo)體材料450從晶體管區(qū)域413連續(xù)地延伸到電熔絲區(qū)域415中。在其他實(shí)施例中，半導(dǎo)體材料450可以是未摻雜的，也可以是已摻雜的。
參照?qǐng)D4E，執(zhí)行圖樣化工藝以對(duì)半導(dǎo)體材料450、剩余的金屬層443a、剩余的功函金屬材料440a、剩余的擴(kuò)散勢(shì)壘材料430a和柵極電介質(zhì)堆疊420(在圖4D中示出)進(jìn)行圖樣化。通過(guò)圖樣化工藝，柵極電介質(zhì)結(jié)構(gòu)420a和420b分別形成在晶體管區(qū)域413和電熔絲區(qū)域415中的襯底401的上方。擴(kuò)散勢(shì)壘430b形成在柵極電介質(zhì)結(jié)構(gòu)420a的上方。功函金屬層440b形成在擴(kuò)散勢(shì)壘430b的上方。金屬層443b形成在功函金屬層440b的上方。半導(dǎo)體層450a和450b分別形成在金屬層443b和柵極電介質(zhì)結(jié)構(gòu)420b的上方。
參照?qǐng)D4F，執(zhí)行至少一個(gè)注入工藝455以在襯底401中注入摻雜物，從而形成與柵極電介質(zhì)結(jié)構(gòu)420a的每個(gè)側(cè)壁相鄰的源極/漏極(S/D)區(qū)域470。在一些實(shí)施例中，在注入工藝455期間，同時(shí)摻雜半導(dǎo)體層450b。隔離件465和467分別設(shè)置在半導(dǎo)體層450a和450b的側(cè)壁上。注意，形成S/D區(qū)域470的工藝任選地包括形成上面參照?qǐng)D2H描述的LDD區(qū)域、重?fù)诫s區(qū)域、和/或應(yīng)激物的工藝。
參照?qǐng)D4G，硅化物層468a_468b和469a_469b形成在對(duì)應(yīng)的半導(dǎo)體層450a、半導(dǎo)體層450b、和S/D區(qū)域470上。在先柵極HK/MG工藝中，金屬層443被配置為提供晶體管的柵電極的電連接。與硅化物層468a相比，金屬層443具有低阻抗，使得實(shí)體電流在晶體管413a的操作期間流過(guò)金屬層443。對(duì)硅化物層468a不發(fā)生電子遷移。
在本申請(qǐng)的至少一個(gè)實(shí)施例中，一種形成集成電路的方法包括在襯底的上方形成至少一個(gè)晶體管。形成至少一個(gè)晶體管包括在襯底的上方形成柵極電介質(zhì)結(jié)構(gòu)。功函金屬層形成在柵極電介質(zhì)結(jié)構(gòu)的上方。導(dǎo)電層形成在功函金屬層的上方。源極/漏極(S/D)區(qū)域被形成為與柵極電介質(zhì)結(jié)構(gòu)的每個(gè)側(cè)壁相鄰。至少一個(gè)電熔絲形成在襯底的上方。形成至少一個(gè)電熔絲包括在襯底的上方形成第一半導(dǎo)體層。第一硅化物層形成在第一半導(dǎo)體層上。
在本申請(qǐng)的至少另一實(shí)施例中，一種集成電路包括至少一個(gè)晶體管和至少一個(gè)電熔絲，設(shè)置在襯底上方。至少一個(gè)晶體管包括設(shè)置在襯底上方的柵極電介質(zhì)結(jié)構(gòu)。功函金屬層設(shè)置在柵極電介質(zhì)結(jié)構(gòu)的上方。導(dǎo)電層設(shè)置在功函金屬層的上方。源極/漏極(S/D)區(qū)域被設(shè)置為與柵極電介質(zhì)結(jié)構(gòu)的每個(gè)側(cè)壁相鄰。至少一個(gè)電熔絲包括設(shè)置在襯底上方的第一半導(dǎo)體層和設(shè)置在第一半導(dǎo)體層上的第一硅化物層。
前面概述了多個(gè)實(shí)施例的特征，使得本領(lǐng)域的技術(shù)人員可以更好地理解本公開(kāi)的各個(gè)方面。本領(lǐng)域的技術(shù)人員應(yīng)該意識(shí)到，他們可以容易地將本公開(kāi)用作用于設(shè)計(jì)或修改用于執(zhí)行與本文引入實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的其他工藝和結(jié)構(gòu)的基礎(chǔ)。本領(lǐng)域的技術(shù)人員還應(yīng)該意識(shí)到，這種等效構(gòu)造不背離本公開(kāi)的精神和范圍，并且他們可以進(jìn)行各種改變、替換和修改而不背離本公開(kāi)的精神和范圍。
權(quán)利要求
1.一種形成集成電路的方法，所述方法包括: 在襯底的上方形成至少一個(gè)晶體管，其中，形成所述至少一個(gè)晶體管包括: 在襯底的上方形成柵極電介質(zhì)結(jié)構(gòu)； 在所述柵極電介質(zhì)結(jié)構(gòu)的上方形成功函金屬層； 在所述功函金屬層的上方形成導(dǎo)電層；以及 形成與所述柵極電介質(zhì)結(jié)構(gòu)的每個(gè)側(cè)壁相鄰設(shè)置的源極/漏極(S/D)區(qū)域；以及 在所述襯底的上方形成至少一個(gè)電熔絲，其中，形成所述至少一個(gè)電熔絲包括: 在所述襯底的上方形成第一半導(dǎo)體層；以及 在所述第一半導(dǎo)體層上形成第一娃化物層。
2.根據(jù)權(quán)利要求1所述的方法，其中，形成所述至少一個(gè)晶體管進(jìn)一步包括: 在所述柵極電介質(zhì)結(jié)構(gòu)和所述功函金屬層之間形成擴(kuò)散勢(shì)壘，其中，在形成所述第一硅化物層之前形成所述擴(kuò)散勢(shì)壘，以及在形成所述第一硅化物層之后形成所述功函金屬層。
3.根據(jù)權(quán)利要求2所述的方法，其中，形成所述功函金屬層和形成所述導(dǎo)電層包括: 在形成硅化物 層之前，在所述擴(kuò)散勢(shì)壘的上方形成第二半導(dǎo)體層； 在所述第二半導(dǎo)體層上形成第二硅化物層； 形成覆蓋所述第一硅化物層并露出所述第二硅化物層的蓋體層； 去除所述第二硅化物層和所述第二半導(dǎo)體層，以形成由去除的第二硅化物層和第二半導(dǎo)體層所留下的第一開(kāi)口 ；以及 在所述第一開(kāi)口中順序地形成所述功函金屬層和所述導(dǎo)電層。
4.根據(jù)權(quán)利要求3所述的方法，其中，在所述襯底的上方形成所述第一半導(dǎo)體層以及在所述擴(kuò)散勢(shì)壘的上方形成所述第二半導(dǎo)體層包括: 在所述襯底的上方形成擴(kuò)散勢(shì)壘材料； 去除所述擴(kuò)散勢(shì)壘材料的一部分，以在剩余的擴(kuò)散勢(shì)壘材料中形成第二開(kāi)口 ； 在所述剩余的擴(kuò)散勢(shì)壘材料上形成半導(dǎo)體材料；以及 去除所述半導(dǎo)體材料和所述剩余的擴(kuò)散勢(shì)壘材料的部分，使得所述第一半導(dǎo)體層形成在所述襯底的上方，以及所述第二半導(dǎo)體層形成在所述擴(kuò)散勢(shì)壘的上方。
5.根據(jù)權(quán)利要求1所述的方法，其中，形成所述至少一個(gè)晶體管進(jìn)一步包括: 在所述柵極電介質(zhì)結(jié)構(gòu)和所述功函金屬層之間形成擴(kuò)散勢(shì)壘，其中，在形成所述第一硅化物層之后形成所述擴(kuò)散勢(shì)壘。
6.根據(jù)權(quán)利要求5所述的方法，其中，在所述功函金屬層的周?chē)纬伤鰯U(kuò)散勢(shì)壘。
7.根據(jù)權(quán)利要求5所述的方法，其中，形成所述擴(kuò)散勢(shì)壘、形成所述功函金屬層以及形成所述導(dǎo)電層包括: 在形成硅化物層之前，在所述柵極電介質(zhì)結(jié)構(gòu)的上方形成第二半導(dǎo)體層； 在所述第二半導(dǎo)體層上形成第二硅化物層； 形成覆蓋所述第一硅化物層并露出所述第二硅化物層的蓋體層； 去除所述第二硅化物層和所述第二半導(dǎo)體層以形成去除的第二硅化物層和第二半導(dǎo)體層所留下的第一開(kāi)口 ；以及 在所述第一開(kāi)口中順序地形成所述擴(kuò)散勢(shì)壘、所述功函金屬層和所述導(dǎo)電層。
8.根據(jù)權(quán)利要求1所述的方法，其中，形成所述至少一個(gè)晶體管進(jìn)一步包括: 在所述柵極電介質(zhì)結(jié)構(gòu)和所述功函金屬層之間形成擴(kuò)散勢(shì)壘，其中，在形成所述第一硅化物層之前形成所述擴(kuò)散勢(shì)壘和所述功函金屬層。
9.一種形成集成電路的方法，所述方法包括: 在襯底上方的晶體管區(qū)域中形成第一半導(dǎo)體層以及在所述襯底上方的熔絲區(qū)域中形成第二半導(dǎo)體層； 在所述第一半導(dǎo)體層上形成第一硅化物層以及在所述第二半導(dǎo)體層上形成第二硅化物層； 在所述第一半導(dǎo)體層和所述第二半導(dǎo)體層的周?chē)纬山殡妼?，露出所述第一硅化物層和所述第二硅化物層? 形成覆蓋所述第二硅化物層并露出所述第一硅化物層的蓋體層； 去除所述第一硅化物層和所述第一半導(dǎo)體層，以形成由去除的第一硅化物層和去除的第一半導(dǎo)體層所留下的第一開(kāi)口 ；以及 在所述第一開(kāi)口中順序形成功函金屬層和導(dǎo)電層。
10.一種集成電路，包括: 至少一個(gè)晶體管和至少一個(gè)電熔絲，設(shè)置在襯底的上方，其中，所述至少一個(gè)晶體管包括: 柵極電介質(zhì)結(jié)構(gòu)，設(shè)置在所述襯底的上方； 功函金屬層，設(shè)置在所述柵極電介質(zhì)結(jié)構(gòu)的上方； 導(dǎo)電層，設(shè)置在所述功函金屬層的上方；以及 源極/漏極(S/D)區(qū)域，與所述柵極電介質(zhì)結(jié)構(gòu)的每個(gè)側(cè)壁相鄰設(shè)置；以及 其中，所述至少一個(gè)電熔絲包括: 第一半導(dǎo)體層，位于所述襯底的上方；以及 第一硅化物層，位于所述第一半`導(dǎo)體層上。
全文摘要
一種形成具有電熔絲的集成電路的方法包括在襯底的上方形成至少一個(gè)晶體管。形成至少一個(gè)晶體管包括在襯底的上方形成柵極電介質(zhì)結(jié)構(gòu)。功函金屬層形成在柵極電介質(zhì)結(jié)構(gòu)的上方。導(dǎo)電層形成在功函金屬層的上方。源極/漏極(S/D)區(qū)域被形成為與柵極電介質(zhì)結(jié)構(gòu)的每個(gè)側(cè)壁相鄰。至少一個(gè)電熔絲形成在襯底的上方。形成至少一個(gè)電熔絲包括在襯底的上方形成第一半導(dǎo)體層。第一硅化物層形成在第一半導(dǎo)體層上。
文檔編號(hào)H01L23/525GK103137553SQ20121043451
公開(kāi)日2013年6月5日 申請(qǐng)日期2012年11月2日 優(yōu)先權(quán)日2011年11月22日
發(fā)明者陳建宏, 薛福隆, 許國(guó)原 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司