專利名稱：用于半導體裝置中的襯墊下電路的襯墊設(shè)計的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及半導體裝置，且尤其是但又不專門涉及用于集成電路的襯墊結(jié)構(gòu)。
背景技術(shù)：
例如集成電路(“1C”)或芯片的半導體裝置是由表面上的多個接合襯墊形成的，且提供芯片上接口以將所述半導體裝置上的信號電耦合到外部芯片外引腳。當IC的大小隨著不斷進步的科技而減小的時候，襯墊的大小和間距并沒有以相同的速度減小。結(jié)果，接合襯墊及與接合襯墊相關(guān)的結(jié)構(gòu)占據(jù)了 IC上的面積的更多百分比。圖1A為包括接合襯墊125的常規(guī)IC100的平面仰視圖。圖1B為IC100及一個接合襯墊125的部分的剖面圖。IC100包括接合襯墊125、半導體襯底130及金屬堆疊140。金屬堆疊140包括在電介質(zhì)層150內(nèi)所形成的金屬互連層M1、M2、M3及M4。接觸件160將金屬堆疊140的一個金屬互連層耦合到另一金屬互連層。層間電介質(zhì)(“ILD”)170使半導體襯底130與金屬堆疊140隔離。上述接合襯墊結(jié)構(gòu)的一個缺點就是半導體襯底130的大部分被移除以便容納接合襯墊125。因此，用于電路構(gòu)造的半導體襯底130的數(shù)量減少。隨著接合襯墊占據(jù)IC面積的百分比的增加，就需要能夠支撐接合襯墊下電路的接合襯墊結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的一個實施例涉及一種圖像傳感器，其包括:半導體襯底，其包括由外圍電路區(qū)域圍繞的光敏區(qū)域；腔，其安置在所述半導體襯底的所述外圍電路區(qū)域內(nèi)，所述腔至少從所述半導體襯底的第一側(cè)一直延伸到所述半導體襯底的第二側(cè)；絕緣層，其安置在所述半導體襯底的所述第一側(cè)上且涂覆所述腔的側(cè)壁；包括接合襯墊的導電層，其安置在所述絕緣層上及所述半導體襯底的所述第一側(cè)上，其中所述導電層延伸到所述腔內(nèi)且連接到安置在所述半導體襯底的所述第二側(cè)下方的金屬堆疊；及穿硅通孔(“TSV”)襯墊，其安置在所述半導體襯底的所述第二側(cè)下方且連接到所述金屬堆疊，其中所述TSV襯墊經(jīng)定位以接受 TSV。。本發(fā)明的另一實施例涉及一種半導體裝置，所述裝置包括:半導體襯底；腔，其安置在所述半導體襯底內(nèi)，所述腔至少從所述半導體襯底的第一側(cè)延伸穿過所述半導體襯底的第二側(cè)；絕緣層，其安置在所述半導體襯底的所述第一側(cè)上且涂覆所述腔的側(cè)壁；導電層，其安置在所述絕緣層上且安置在所述腔內(nèi)，其中所述導電層包括所述半導體襯底的所述第一側(cè)上的接合襯墊，且其中所述導電層連接到所述腔的底部處的金屬堆疊，其中所述腔的所述底部位于所述半導體襯底的所述第一側(cè)的對面；及穿硅通孔(“TSV”)襯墊，其安置在所述半導體襯底的所述底部的下方且連接到所述金屬堆疊，其中所述TSV襯墊經(jīng)定位以接受TSV。本發(fā)明的另一實施例涉及一種用于制造半導體裝置的方法，所述方法包括:提供其中安置有電路的半導體襯底；在所述半導體襯底的第二側(cè)下方形成金屬疊，其中所述金屬疊層包含穿過硅通道(“TSV”)襯墊，且其中所述TSV襯墊經(jīng)定位以接受TSV;形成穿過半導體襯底的腔；在所述半導體襯底的第一側(cè)上及所述腔的側(cè)壁上形成絕緣層；從所述腔的底部移除所述絕緣層的一部分，其中所述腔的所述底部位于所述半導體襯底的所述第一側(cè)的對面；及在所述絕緣層上形成導電層且將所述導電層安置在所述腔內(nèi)，其中所述導電層在所述半導體襯底上方形成接合襯墊，且其中所述導電層在所述腔的所述底部處連接到所述金屬堆疊。。


參考附圖描述本發(fā)明的非限制性及非詳盡的實施例，其中在各種視圖中相同的參考數(shù)字指相同的部分，除非另有規(guī)定。圖1A為常規(guī)集成電路的平面仰視圖，其展示接合襯墊。圖1B為通過圖1A中的常規(guī)集成電路的部分的線IB到IB^的剖面圖。圖2A為根據(jù)本發(fā)明的一個實施例說明展示接合襯墊的集成電路的平面底部的平面圖。圖2B為根據(jù)本發(fā)明的一個實施例的通過圖2A中的集成電路的線2B到2B'的剖面圖。圖2C為通過線2B到2B'的部分的剖面圖，其根據(jù)本發(fā)明的一個實施例更詳細地說明圖2A中的集成電路。圖3為根據(jù)本發(fā)明的一個實施例說明制造半導體的過程的流程圖。

圖4為根據(jù)本發(fā)明的一個實施例說明成像傳感器的功能框圖。圖5為根據(jù)本發(fā)明的一個實施例說明圖像傳感器內(nèi)的兩個圖像傳感器像素的樣本像素電路的電路圖。
具體實施例方式本文描述了半導體裝置的實施例及制造半導體裝置的方法。在以下描述中陳述了大量具體細節(jié)以提供對所述實施例的徹底理解。然而，所屬領(lǐng)域的技術(shù)人員應(yīng)了解，可以在沒有一個或一個以上所述具體細節(jié)的情況下，或者在其它組件、材料的情況下實踐本文所描述的技術(shù)，等等。在其它實例中，沒有詳細展示或描述眾所周知的結(jié)構(gòu)、材料或操作，以避免使某些方面模糊不清。在整個本說明書中對“一個實施例”或“一實施例”的引用意味著結(jié)合所述實施例所描述的特定特征、結(jié)構(gòu)或特性被包括在本發(fā)明的至少一個實施例中。因此，在整個本說明書中的各處的短語“在一個實施例中”或“在一實施例中”的出現(xiàn)并不一定全都指相同的實施例。此外，可在一個或一個以上實施例中以任何合適的方式將所述特定特征、結(jié)構(gòu)或特性進行組合。雖然參考正在描述的圖的定向使用了例如頂部、底部、下及上的方向術(shù)語，但是這不應(yīng)當解釋為對實施例的定向的任何種類的限制。如本文所使用，術(shù)語“襯底”指使用半導體材料(舉例來說，基于硅、硅鍺、鍺、砷化鎵及/或類似物的半導體材料)所形成的多種襯底中的任一者。襯底層可包括此襯底及已經(jīng)對襯底執(zhí)行的操作(舉例來說，在襯底中形成區(qū)域、結(jié)及/或其它結(jié)構(gòu)的此類操作)所產(chǎn)生的一個或一個以上結(jié)構(gòu)。舉例來說而非限制，此類結(jié)構(gòu)可包括一個或一個以上經(jīng)摻雜半導體區(qū)域及/或未經(jīng)摻雜半導體區(qū)域、硅的外延層及在所述襯底上形成的其它半導體結(jié)構(gòu)。圖2A為根據(jù)本發(fā)明的一個實施例說明集成電路的平面底部及多個接合襯墊的平面圖。在圖2A中，后側(cè)照明(“BSI”)圖像傳感器200被說明為集成電路(“1C”)的一個實例。在BSI圖像傳感器200中，安置在圖像傳感器像素陣列的襯底內(nèi)的光敏區(qū)域被暴露于來自襯底后側(cè)的入射光。在本發(fā)明的其它實施例中，IC可為前側(cè)照明(“FSI”)圖像傳感器或某一其它類型的電子電路。在所說明的實施例中，BSI圖像傳感器200包括外圍電路區(qū)域220所圍繞的光敏區(qū)域210。接合襯墊(舉例來說，接合襯墊225)及腔(舉例來說，腔226)可位于外圍電路區(qū)域220內(nèi)以使其不阻擋來自光敏區(qū)域210的入射光。光敏區(qū)域210可含有圖像傳感器像素陣列。在所說明的實施例中，腔226位于外圍電路區(qū)域220的外部周邊上以增加可用的半導體襯底面積。在其它實施例中，腔226比接合襯墊225離光敏區(qū)域210更近。接合襯墊225通過線接合連接使BSI圖像傳感器200內(nèi)部的信號在外部可用。圖2B為沿著圖2A中的線2B到2B'取得的BSI圖像傳感器200的剖面圖。所說明的BSI圖像傳感器200的實施例包括接合襯墊225、腔226、半導體襯底230、光敏元件231、外圍電路232及處置襯底260。接合襯墊225及腔226可在半導體襯底230的后側(cè)上形成。半導體襯底230可為P型的且可被稱為外延層。形成在半導體襯底230的前側(cè)上的光敏元件231表示可安置圖像傳感器像素陣列的地方。光敏元件231可包括光電二極管及傳遞門。外圍電路232 (又被說明為形成于半導體襯底230的前側(cè)上)可包括與光敏元件231相關(guān)聯(lián)的控制電路、功能邏輯電路及讀出電路。外圍電路232可獨自駐留在外圍電路區(qū)域220內(nèi)或駐留在外圍電路區(qū)域220及光敏區(qū)域210內(nèi)。在一個實施例中，光敏元件231為N型。然而，所屬領(lǐng)域的技術(shù)人員應(yīng)了解，在其它實施例中，摻雜極性可為不同的。舉例來說，光敏元件231可為P型的，而半導體襯底230可為N型的。圖2C為通過線2B到2B'的一部分的剖面圖，其比圖2B更詳細地說明BSI圖像傳感器200。圖2C說明P+層233、抗反射(“AR”)層234、絕緣體270、導電層275、襯墊絕緣體290、腔側(cè)壁295及層間電介質(zhì)(“ILD”)層240。P+層233安置在半導體襯底230的后側(cè)上，且抗反射(“AR”)層234安置在P+摻雜劑層233上。在所說明的實施例中，絕緣體270安置在AR層234上，且絕緣體270也涂覆腔側(cè)壁295。在一個實施例中，導電層275安置在絕緣體270上且導電層275也延伸到腔226內(nèi)。接合襯墊225為安置在半導體襯底230上的導電層275的部分。襯墊絕緣體290可安置在導電層275的若干部分上，但是將暴露接合襯墊225的至少一部分。涂覆腔側(cè)壁295的絕緣體270可使安置在腔內(nèi)的導電層275的部分與半導體襯底230電隔離。在所說明的實施例中，腔226安置在外圍電路區(qū)域220內(nèi)的半導體襯底230內(nèi)?？稍谝r底230中蝕刻出腔226或使用不同的過程形成腔226。腔226至少從半導體襯底230的后側(cè)延伸到半導體襯底230的前側(cè)。腔226還可延伸通過ILD層240。在所說明的實施例中，ILD層240安置在半導體襯底230與金屬堆疊250之間。導電層275的部分(安置在腔226的底部處的部分)連接到金屬堆疊250。此連接在接合襯墊225與金屬堆疊250之間形成導電電路。
圖2C說明安置在襯底230的前側(cè)上的金屬堆疊250包括金屬互連層Ml、M2、M3及M4。在一些實施例中，金屬堆疊250可含有任何數(shù)目的金屬互連層。所述金屬互連層可形成在層間電介質(zhì)之間且可通過接觸件連接在一起。光敏元件231及外圍電路232可電連接到金屬堆疊250。安置在襯底230的前側(cè)上的金屬互連層M4被說明為正安置在處置襯底260上面且接觸處置襯底260?？蓪SV襯墊285包括在M4或另一金屬互連層中。TSV襯墊285可為硅且其經(jīng)定位以接受TSV。TSV襯墊285可經(jīng)定位以分配芯片外信號或接收芯片外信號。在一個實施例中，TSV285襯墊經(jīng)定位以使接合襯墊225正下方的金屬互連層(舉例來說，Ml、M2及M3)的可用性最大化，以便允許金屬互連層直接連接到接合襯墊225正下方的電路(舉例來說，外圍電路232)。在所說明的實施例中，TSV280行進穿過處置襯底260且與TSV襯墊285相連接。在一些實施例中，將全部或部分的處置襯底260從BSI圖像傳感器200移除。TSV280可行進穿過除了處置襯底260以外的襯底。TSV襯墊285允許通過通路(舉例來說，TSV280)從BSI圖像傳感器200的前側(cè)接近金屬堆疊250及連接到金屬堆疊250的任何電路(舉例來說，光敏元件231及外圍電路232)，且接合襯墊225允許通過線接合從后側(cè)接近金屬堆疊250。此外，使腔226安置在外圍電路區(qū)域220的外部周邊上允許半導體襯底在更大的面積中保持連續(xù)。而且，由于是通過安置在腔內(nèi)的導電層275的部分將接合襯墊225連接到金屬堆疊250，所以襯墊下電路(“CUP”)是可能的。相反，常規(guī)IC100中的接合襯墊125要求移除較大部分的半導體襯底130且CUP是不可能的。因此，所說明的實施例允許增加的半導體襯底來保持電路，同時仍然允許線接合接近(通過接合襯墊225)及TSV接近(通過TSV襯墊285的位置)。雖然所說明的實施例為BSI圖像傳感器200，但是本發(fā)明可應(yīng)用到其它1C。圖3為根據(jù)本發(fā)明的一個實施例說明制造半導體的過程的流程圖。過程300為如何制造BSI圖像傳感器200的一個實例。一些或所有過程方框在每一過程中出現(xiàn)的次序不應(yīng)被視為限制。而是，從本發(fā)明獲益的所屬領(lǐng)域的技術(shù)人員應(yīng)了解，一些過程方框可以未說明的多種次序來執(zhí)行，或者甚至并行執(zhí)行。在過程方框305中，提供了其中安置著電路(舉例來說，外圍電路232)的半導體襯底(舉例來說，半導體襯底230)。在過程方框310中，包括TSV襯墊(舉例來說，TSV襯墊285)的金屬堆疊(舉例來說，金屬堆疊250)形成在半導體襯底的第二側(cè)上。在過程方框315處，穿過半導體襯底形成腔(舉例來說，腔226)。所述腔可穿過其它層延伸經(jīng)過半導體襯底，直到所述腔到達金屬堆疊。可使用例如干式蝕刻的已知蝕刻工藝來形成所述腔。在過程方框320處，絕緣層(舉例來說，絕緣物270)形成在半導體襯底的第一側(cè)上。絕緣層還可形成在腔的側(cè)壁上及腔的底部處。腔的底部(其中腔連接到金屬堆疊)可為半導體襯底的第一側(cè)的對面。在過程方框325處，將腔底部處的絕緣層的部分移除。移除腔的底部處的絕緣層以使導電層可與金屬堆疊相連接。在過程方框330處，導電層(其包括接合襯墊)形成在絕緣層上方且也安置在腔內(nèi)。導電層經(jīng)安置以使導電層連接到金屬堆疊。圖4為根據(jù)本發(fā)明的一個實施例說明成像傳感器400的功能框圖。成像傳感器400為使用本文所描述的技術(shù)而實施的IC的一個可能實施方案。圖像傳感器400的所說明的實施例包括像素陣列405、 讀出電路410、功能邏輯415及控制電路420。像素陣列405為圖像傳感器或像素(舉例來說，像素P1、P2……，Pn)的二維(“2D”)陣列。像素陣列405可安置在光敏區(qū)域210內(nèi)的光敏元件231內(nèi)。讀出電路410、功能邏輯415及/或控制電路420可安置在外圍電路232內(nèi)。在一個實施例中，每一像素為互補金屬氧化物半導體(“CMOS”)成像像素。如所說明的，每一像素按行(舉例來說，行Rl到Ry)及列(舉例來說，列Cl到Cx)布置以獲取個人、位置或物體的圖像數(shù)據(jù)，其接著可用來再現(xiàn)個人、位置或物體的2D圖像。本發(fā)明中的結(jié)構(gòu)和過程可用在成像傳感器400內(nèi)。在每一像素已經(jīng)獲取其圖像數(shù)據(jù)或圖像電荷后，通過讀出電路410讀出圖像數(shù)據(jù)并將其傳遞到功能邏輯415。讀出電路410可包括放大電路、模/數(shù)(“ADC”)轉(zhuǎn)換電路或其它電路。功能邏輯415可僅存儲圖像數(shù)據(jù)或甚至通過施加后期圖像效果來操縱圖像數(shù)據(jù)(舉例來說，裁剪、旋轉(zhuǎn)、移除紅眼、調(diào)節(jié)亮度、調(diào)節(jié)對比度或其它)。在一個實施例中，讀出電路410可在讀出多個列線(所說明的)的同時讀出一行圖像數(shù)據(jù)或可使用多種其它技術(shù)(未說明)來讀出圖像數(shù)據(jù)，例如連續(xù)讀出或同時全部并行讀出所有像素?？刂齐娐?20耦合到像素陣列405以控制像素陣列405的操作特征。舉例來說，控制電路420可產(chǎn)生用于控制圖像采集的快門信號。圖5為根據(jù)本發(fā)明的一個實施例說明成像陣列內(nèi)的兩個四晶體管(“4T”)像素的樣本像素電路500的電路圖。像素電路500為用于實施圖4的像素陣列405內(nèi)的每一像素的一個可能的像素電路架構(gòu)。然而，應(yīng)了解，本發(fā)明的實施例不限于4T像素架構(gòu)；而是，從本發(fā)明受益的所屬領(lǐng)域的技術(shù)人員應(yīng)理解，本發(fā)明的教示對3T設(shè)計、5T設(shè)計及各種其它像素架構(gòu)也是適用的。在一些實施例中，在像素電路500中所說明的一些電路可安置在外圍電路232內(nèi)。在圖5中，像素Pa及Pb布置在兩行和一列中。每一像素電路500的所說明實施例包括光電二極管H)、傳遞晶體管Tl、復位晶體管T2、源極跟隨器(“SF”)晶體管T3、選擇晶體管T4及存儲電容器Cl。在操作期間，傳遞晶體管Tl接收傳遞信號TX，其將積聚在光電二極管ro內(nèi)的電荷傳遞到浮動擴散節(jié)點FD。在一個實施例中，浮動擴散節(jié)點FD可耦合到存儲電容器(沒有展示)以暫時存儲圖像電荷。復位晶體管T2耦合在電力軌VDD與浮動擴散節(jié)點FD之間以在復位信號RST的控制下將像素復位(舉例來說，對FD及ro進行放電或充電達到預(yù)設(shè)電壓)。浮動擴散節(jié)點FD經(jīng)耦合以控制SF晶體管T3的柵極。SF晶體管T3耦合在電力軌VDD與選擇晶體管T4之間。SF晶體管T3作為將高阻抗連接提供到浮動擴散ro的源極跟隨器來操作。最后，選擇晶體管T4在選擇信號SEL的控制下選擇性地將像素電路500的輸出耦合到讀出列線。在一個實施例中，由控制電路420產(chǎn)生TX信號、RST復位信號及SEL信號。包括摘要中所描述的內(nèi)容的本發(fā)明的所說明的實施例的以上所描述并非意欲是詳盡的或?qū)⒈景l(fā)明限制在所揭示的精確形式。盡管出于說明的目的在本文中描述了本發(fā)明的具體的實施例及實例，但是所屬領(lǐng)域的技術(shù)人員將認識到，在本發(fā)明的范圍內(nèi)各種修改是可能的?？设b于以上詳細的描述對本發(fā)明做出這些修改。在所附權(quán)利要求書中所使用的術(shù)語不應(yīng)當解釋為將本發(fā)明限于說明書中揭示的具體實施例。而是，本發(fā)明的范圍將完全由所附權(quán)利要求書決定，其應(yīng)當根據(jù)已經(jīng)建立的權(quán)利要求詮釋原則進行解釋。
權(quán)利要求
1.一種圖像傳感器，其包括:半導體襯底，其包括由外圍電路區(qū)域圍繞的光敏區(qū)域；腔，其安置在所述半導體襯底的所述外圍電路區(qū)域內(nèi)，所述腔至少從所述半導體襯底的第一側(cè)一直延伸到所述半導體襯底的第二側(cè)；絕緣層，其安置在所述半導體襯底的所述第一側(cè)上且涂覆所述腔的側(cè)壁；包括接合襯墊的導電層，其安置在所述絕緣層上及所述半導體襯底的所述第一側(cè)上，其中所述導電層延伸到所述腔內(nèi)且連接到安置在所述半導體襯底的所述第二側(cè)下方的金屬堆疊 '及穿硅通孔“TSV”襯墊，其安置在所述半導體襯底的所述第二側(cè)下方且連接到所述金屬堆疊，其中所述TSV襯墊經(jīng)定位以接受TSV。
2.根據(jù)權(quán)利要求1所述的圖像傳感器，其進一步包括:光敏元件，其安置在所述半導體襯底的所述光敏區(qū)域內(nèi)；及讀出電路，其安置在所述接合襯墊下面且安置在所述半導體襯底的所述外圍電路區(qū)域內(nèi)，其中所述讀出電路經(jīng)耦合以從所述光敏元件讀出圖像數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的圖像傳感器，其進一步包括:處置襯底，其安置在所述TSV襯墊下方；及 TSV,其行進穿過所述處置襯底且與所述TSV襯墊相連接。
4.根據(jù)權(quán)利要求1所述的圖像傳感器，其進一步包括:層間電介質(zhì)，其安置在所述金屬堆疊與所述半導體襯底之間，其中所述腔延伸穿過所述層間電介質(zhì)。
5.根據(jù)權(quán)利要求1所述的圖像傳感器，其進一步包括:抗反射層，其安置在光敏元件上，所述光敏元件安置在所述半導體襯底的所述光敏區(qū)域內(nèi)。
6.根據(jù)權(quán)利要求1所述的圖像傳感器，其中所述腔位于所述半導體襯底的所述外圍電路區(qū)域的外部周邊上。
7.根據(jù)權(quán)利要求1所述的圖像傳感器，其中所述金屬堆疊包括多個金屬互連層，且其中所述TSV襯墊的至少一部分安置在所述金屬堆疊內(nèi)的至少一個金屬互連層正下方，所述至少一個金屬互連層安置在電路正下方且連接到安置在所述接合襯墊正下方的所述電路。
8.根據(jù)權(quán)利要求1所述的圖像傳感器，其中所述整個接合襯墊安置在所述外圍電路區(qū)域上方及之上。
9.根據(jù)權(quán)利要求1所述的圖像傳感器，其中所述金屬堆疊包括所述TSV襯墊。
10.根據(jù)權(quán)利要求1所述的圖像傳感器，其中所述TSV襯墊經(jīng)定位以用于分配或接收芯片外信號。
11.一種半導體裝置，其包括:半導體襯底；腔，其安置在所述半導體襯底內(nèi)，所述腔至少從所述半導體襯底的第一側(cè)延伸穿過所述半導體襯底的第二側(cè)；絕緣層，其安置在所述半導體襯底的所述第一側(cè)上且涂覆所述腔的側(cè)壁；導電層，其安置在所述絕緣層上且安置在所述腔內(nèi)，其中所述導電層包括所述半導體襯底的所述第一側(cè)上的接合襯墊，且其中所述導電層連接到所述腔的底部處的金屬堆疊，其中所述腔的所述底部位于所述半導體襯底的所述第一側(cè)的對面；及穿硅通孔“TSV”襯墊，其安置在所述半導體襯底的所述底部的下方且連接到所述金屬堆疊，其中所述TSV襯墊經(jīng)定位以接受TSV。
12.根據(jù)權(quán)利要求11所述的半導體裝置，其中所述半導體裝置包括圖像傳感器，所述圖像傳感器進一步包括:電路，其安置在所述半導體襯底內(nèi)，其中所述電路安置在所述接合襯墊下面。
13.根據(jù)權(quán)利要求12所述的半導體裝置，其中所述腔位于所述半導體襯底的外部周邊上以使連續(xù)的半導體 襯底的面積最大化。
14.根據(jù)權(quán)利要求12所述的半導體裝置，其進一步包括:處置襯底，其安置在所述TSV襯墊下方；及TSV,其行進穿過所述處置襯底且與所述TSV襯墊相連接。
15.根據(jù)權(quán)利要求12所述的半導體裝置，其進一步包括:層間電介質(zhì)，其安置在所述金屬堆疊與所述半導體襯底之間，其中所述腔延伸穿過所述層間電介質(zhì)。
16.根據(jù)權(quán)利要求12所述的半導體裝置，其中所述金屬堆疊包括多個金屬互連層，且其中所述TSV襯墊的一部分安置在所述金屬堆疊內(nèi)的至少一個金屬互連層正下方，所述至少一個金屬互連層安置在電路正下方且連接到安置在所述接合襯墊正下方的所述電路。
17.根據(jù)權(quán)利要求12所述的半導體裝置，其中所述TSV將所述TSV襯墊連接到芯片外信號。
18.一種用于制造半導體裝置的方法，所述方法包括:提供其中安置有電路的半導體襯底；在所述半導體襯底的第二側(cè)下方形成金屬堆疊，其中所述金屬堆疊包括穿硅通孔“TSV”襯墊，且其中所述TSV襯墊經(jīng)定位以接受TSV ；形成穿過所述半導體襯底的腔；在所述半導體襯底的第一側(cè)上及所述腔的側(cè)壁上形成絕緣層；從所述腔的底部移除所述絕緣層的一部分，其中所述腔的所述底部位于所述半導體襯底的所述第一側(cè)的對面；及在所述絕緣層上形成導電層且將所述導電層安置在所述腔內(nèi)，其中所述導電層在所述半導體襯底上方形成接合襯墊，且其中所述導電層在所述腔的所述底部處連接到所述金屬堆疊。
19.根據(jù)權(quán)利要求18所述的方法，其進一步包括:在所述TSV襯墊下方形成處置襯底 '及形成TSV，所述TSV行進穿過所述處置襯底且與所述TSV襯墊相連接。
20.根據(jù)權(quán)利要求18所述的方法，其進一步包括:在所述金屬堆疊與所述半導體襯底之間形成層間電介質(zhì)，其中在所述腔的底部處蝕刻掉所述絕緣層的所述部分包括蝕刻掉所述金屬堆疊與所述半導體襯底之間的所述層間電介質(zhì)的一部分 。
全文摘要
本發(fā)明涉及用于半導體裝置中的襯墊下電路的襯墊設(shè)計。半導體裝置的實施例包含半導體襯底及安置在所述半導體襯底內(nèi)的腔，所述腔至少從所述半導體襯底的第一側(cè)延伸到所述半導體襯底的第二側(cè)。所述半導體裝置還包含絕緣層，所述絕緣層安置在所述半導體襯底的所述第一側(cè)上且涂覆所述腔的側(cè)壁。包含接合襯墊的導電層安置在所述絕緣層上。所述導電層延伸到所述腔內(nèi)且連接到安置在所述半導體襯底的所述第二側(cè)下方的金屬堆疊。穿硅通孔襯墊安置在所述半導體襯底的所述第二側(cè)下方且連接到所述金屬堆疊。所述穿硅通孔襯墊經(jīng)定位以接受穿硅通孔。
文檔編號H01L21/60GK103094293SQ20121043234
公開日2013年5月8日 申請日期2012年11月2日 優(yōu)先權(quán)日2011年11月3日
發(fā)明者錢胤, 戴幸志, 顧克強, 文森特·韋內(nèi)齊亞, 毛杜立, 鄭偉, 霍華德·E·羅茲 申請人:全視科技有限公司