專(zhuān)利名稱(chēng)：半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法，特別涉及應(yīng)用于具有非易失性存儲(chǔ)器的半導(dǎo)體裝置中而有效的技術(shù)。
背景技術(shù)：
作為可進(jìn)行電寫(xiě)入/擦除的非易失性半導(dǎo)體存儲(chǔ)裝置的EEPROM (ElectricallyErasable and Programmable Read Only Memory,電可擦除可編程只讀存儲(chǔ)器)的一種，廣泛地使用閃存(flash memory)o該閃存在MISFET的柵電極下具有由氧化膜包圍的導(dǎo)電性的浮動(dòng)?xùn)烹姌O或陷阱(trap)性絕緣膜。該閃存是利用浮動(dòng)?xùn)艠O或陷阱性絕緣膜中有無(wú)電荷(電子或者空穴)所引起的MISFET的閾值的差異，從而存儲(chǔ)信息的存儲(chǔ)器。例如在日本特開(kāi)2005-123518號(hào)公報(bào)(專(zhuān)利文獻(xiàn)I)中，公開(kāi)了如下的非易失性存儲(chǔ)單元為了抑制電荷儲(chǔ)存膜的角部(20)的薄膜化并提高電荷保持特性，在選擇柵電極
(15)的側(cè)壁設(shè)置錐形，從而提高了電荷保持特性。例如在0041以及0042段中，公開(kāi)了在選擇柵電極的形成之后形成氧化硅膜的井壁隔離(69)來(lái)控制ONO膜角部的角度的內(nèi)容(圖 25)。此外，在日本特開(kāi)2001-148434號(hào)公報(bào)(專(zhuān)利文獻(xiàn)2)中，公開(kāi)了可進(jìn)行低電壓驅(qū)動(dòng)、高速程序以及高密度積累的非易失性存儲(chǔ)單元。例如，公開(kāi)了如下內(nèi)容為了減少第I柵電極(141)與第2柵電極(142)之間的耦合電容來(lái)改善驅(qū)動(dòng)速度，對(duì)柵電極(141)的端面進(jìn)行氧化而形成氧化膜(141a)，或者代替氧化膜(141a)而在柵電極(141)的側(cè)面形成作為絕緣部件的井壁(未圖示)(0108段、圖13)。此外，公開(kāi)了如下內(nèi)容對(duì)柵電極(241)的端面進(jìn)行氧化而形成氧化膜(241a)，或者代替氧化膜(241a)而在柵電極(241)的側(cè)面形成作為絕緣部件的井壁，從而降低各個(gè)柵電極之間的電容(0128段、圖18)。此外，在日本特開(kāi)2010-108976號(hào)公報(bào)(專(zhuān)利文獻(xiàn)3)中，公開(kāi)了如下的半導(dǎo)體裝置(圖1):在存儲(chǔ)單元的控制柵電極(CG)中，將在接觸到柵極絕緣膜(GOX)的邊的端部形成的角部加工成倒錐形形狀，從而抑制了干擾。此外，公開(kāi)了如下內(nèi)容通過(guò)將在控制柵電極(CG)的下部的電位阻擋膜(EVl)的膜厚加厚(膜厚b)，從而在接近半導(dǎo)體基板的區(qū)域中，力口大控制柵電極(CG)與存儲(chǔ)器柵電極(MG)之間的距離，抑制干擾(0105
0108、圖14、圖 15)。此外，在日本特開(kāi)2011-103401號(hào)公報(bào)(專(zhuān)利文獻(xiàn)4)中，公開(kāi)了如下的分柵型存儲(chǔ)單元在控制柵電極(8)的一個(gè)側(cè)壁上形成的層疊柵極絕緣膜(9)與存儲(chǔ)器柵電極(10)之間，形成由氧化硅膜或氮化硅膜等構(gòu)成的側(cè)壁絕緣膜(11)，存儲(chǔ)器柵電極通過(guò)該側(cè)壁絕緣膜和層疊柵極絕緣膜而與控制柵電極進(jìn)行電分離。通過(guò)這樣的結(jié)構(gòu)，防止了因在控制柵電極的表面形成的硅化物層與在存儲(chǔ)器柵電極的表面形成的硅化物層的接觸而產(chǎn)生的短路不良。另外，括號(hào)內(nèi)的是對(duì)應(yīng)文獻(xiàn)中記載的標(biāo)號(hào)。現(xiàn)有技術(shù)文獻(xiàn)專(zhuān)利文獻(xiàn)
專(zhuān)利文獻(xiàn)I日本特開(kāi)2005-123518號(hào)公報(bào)專(zhuān)利文獻(xiàn)2日本特開(kāi)2001-148434號(hào)公報(bào)專(zhuān)利文獻(xiàn)3日本特開(kāi)2010-108976號(hào)公報(bào)專(zhuān)利文獻(xiàn)4日本特開(kāi)2011-103401號(hào)公報(bào)本發(fā)明人從事于非易失性存儲(chǔ)器的研究開(kāi)發(fā)，研究著提高非易失性存儲(chǔ)器的特性。近年來(lái)，在具有上述非易失性存儲(chǔ)器的半導(dǎo)體裝置中，不用說(shuō)動(dòng)作特性的提高或數(shù)據(jù)的保持特性的提高，還期望低耗電流化(低功耗化)。為了實(shí)現(xiàn)該低耗電流，需要立足于裝置結(jié)構(gòu)、其動(dòng)作方法(例如，擦除方法)等的研究。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，提供一種能夠提高半導(dǎo)體裝置的特性的技術(shù)。具體地說(shuō)，提供一種能夠提高上述半導(dǎo)體裝置具有的存儲(chǔ)單元的特性(尤其是擦除特性)的技術(shù)。此外，本發(fā)明的其他目的在于，提供一種用于制造特性良好的半導(dǎo)體裝置的半導(dǎo)體裝置的制造方法。本發(fā)明的上述目的以及其他目的和新的特征會(huì)通過(guò)本申請(qǐng)的說(shuō)明書(shū)的記載以及附圖而清楚。在本申請(qǐng)中公開(kāi)的發(fā)明中，若簡(jiǎn)單說(shuō)明代表性的發(fā)明的概要，則如下所述。在本申請(qǐng)中公開(kāi)的發(fā)明中，在代表性的實(shí)施方式中示出的半導(dǎo)體裝置包括半導(dǎo)體基板;第I柵電極，配置在所述半導(dǎo)體基板的上方；第2柵電極，在所述半導(dǎo)體基板的上方配置成與所述第I柵電極相鄰。此外，包括第I絕緣膜，在所述第I柵電極與所述半導(dǎo)體基板之間形成；以及第2絕緣膜，在所述第2柵電極與所述半導(dǎo)體基板之間以及所述第I柵電極與所述第2柵電極之間形成且在其內(nèi)部具有電荷儲(chǔ)存部。所述第2絕緣膜具有第I膜；第2膜，成為在所述第I膜上配置的所述電荷儲(chǔ)存部；以及第3膜，配置在所述第2膜上。所述第3膜具有側(cè)壁膜，位于所述第I柵電極與所述第2柵電極之間；以及堆積膜，位于所述第2柵電極與所述半導(dǎo)體基板之間。在本申請(qǐng)中公開(kāi)的發(fā)明中，在代表性的實(shí)施方式中示出的半導(dǎo)體裝置包括半導(dǎo)體基板;第I柵電極，配置在所述半導(dǎo)體基板的上方；第2柵電極，在所述半導(dǎo)體基板的上方配置成與所述第I柵電極相鄰。此外，包括第I絕緣膜，在所述第I柵電極與所述半導(dǎo)體基板之間形成；以及第2絕緣膜，在所述第2柵電極與所述半導(dǎo)體基板之間以及所述第I柵電極與所述第2柵電極之間形成且在其內(nèi)部具有電荷儲(chǔ)存部。所述第2絕緣膜具有第I膜；第2膜，成為在所述第I膜上配置的所述電荷儲(chǔ)存部；以及第3膜，配置在所述第2膜上。在所述第I膜中，與位于所述第2柵電極與所述半導(dǎo)體基板之間的第I部分的膜厚相t匕，位于所述第I柵電極與所述第2柵 電極之間的第2部分的膜厚更厚，所述第2部分是位于所述第I部分的下方的膜。在所述電荷儲(chǔ)存部中儲(chǔ)存有電子，將通過(guò)隧道效應(yīng)而在所述半導(dǎo)體基板中產(chǎn)生的空穴經(jīng)由所述第I部分而注入到所述電荷儲(chǔ)存部，從而擦除在所述電荷儲(chǔ)存部中儲(chǔ)存的電子。在本申請(qǐng)中公開(kāi)的發(fā)明中，在代表性的實(shí)施方式中示出的半導(dǎo)體裝置的制造方法包括(a)在半導(dǎo)體基板上經(jīng)由第I絕緣膜而形成第I柵電極的工序；(b)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成在內(nèi)部具有電荷儲(chǔ)存部的所述第2絕緣膜的工序；以及(c)在所述第I柵電極的側(cè)壁部經(jīng)由所述第2絕緣膜而形成第2柵電極的工序。所述(b)工序是形成具有第I膜、第2膜以及第3膜的所述第2絕緣膜的工序，且包括(bl)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成第I膜的工序；(b2)在所述第I膜上形成成為所述電荷儲(chǔ)存部的第2膜的工序；(b3)在所述第2膜上形成第I堆積膜的工序。此外，包括(b4)通過(guò)對(duì)所述第I堆積膜進(jìn)行各向異性蝕刻，從而在所述第I柵電極的側(cè)壁部經(jīng)由所述第I膜和所述第2膜而形成側(cè)壁膜的工序；以及(b5)通過(guò)在所述第2膜和所述側(cè)壁膜上形成第2堆積膜，從而形成具有所述側(cè)壁膜和所述第2堆積膜的第3膜的工序。在本申請(qǐng)中公開(kāi)的發(fā)明中，在代表性的實(shí)施方式中示出的半導(dǎo)體裝置的制造方法包括(a)在半導(dǎo)體基板上經(jīng)由第I絕緣膜而形成第I柵電極的工序；(b)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成在內(nèi)部具有電荷儲(chǔ)存部的所述第2絕緣膜的工序；以及(C)在所述第I柵電極的側(cè)壁部經(jīng)由所述第2絕緣膜而形成第2柵電極的工序。所述(b)工序是形成具有第I膜、第2膜以及第3膜的所述第2絕緣膜的工序，且包括(bl)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成第I堆積膜的工序；(b2)通過(guò)對(duì)所述第I堆積膜進(jìn)行各向異性蝕刻，從而在所述第I柵電極的側(cè)壁部形成側(cè)壁膜的工序。此外，包括(b3)通過(guò)在所述半導(dǎo)體基板上、所述第I柵電極的表面以及所述側(cè)壁膜上形成第2堆積膜，從而形成具有所述側(cè)壁膜和所述第2堆積膜的第I膜的工序；(b4)在所述第I膜上形成成為所述電荷儲(chǔ)存部的第2膜的工序；以及(b5)在所述第2膜上形成第3膜的工序。在本申請(qǐng)中公開(kāi)的發(fā)明中，在代表性的實(shí)施方式中示出的半導(dǎo)體裝置包括半導(dǎo)體基板;第I柵電極，配置在所述半導(dǎo)體基板的上方；第2柵電極，在所述半導(dǎo)體基板的上方配置成與所述第I柵電極相鄰。此外，包括第I絕緣膜，在所述第I柵電極與所述半導(dǎo)體基板之間形成；以及第2絕 緣膜，在所述第2柵電極與所述半導(dǎo)體基板之間以及所述第I柵電極與所述第2柵電極之間形成且在其內(nèi)部具有電荷儲(chǔ)存部。所述第2絕緣膜具有第I膜；第2膜，成為在所述第I膜上配置的所述電荷儲(chǔ)存部；以及第3膜，配置在所述第2膜上。所述第I膜具有側(cè)壁膜，位于所述第I柵電極與所述第2柵電極之間；以及堆積膜，位于所述第2柵電極與所述半導(dǎo)體基板之間。在所述電荷儲(chǔ)存部中儲(chǔ)存有電子，通過(guò)隧道效應(yīng)而將空穴從所述第2柵電極側(cè)經(jīng)由所述第3膜注入到所述電荷儲(chǔ)存部，從而擦除在所述電荷儲(chǔ)存部中儲(chǔ)存的電子。在本申請(qǐng)中公開(kāi)的發(fā)明中，根據(jù)在以下所示的代表性的實(shí)施方式中示出的半導(dǎo)體裝置，能夠提高半導(dǎo)體裝置的特性。此外，在本申請(qǐng)中公開(kāi)的發(fā)明中，根據(jù)在以下所示的代表性的實(shí)施方式中示出的半導(dǎo)體裝置的制造方法，能夠制造特性良好的半導(dǎo)體裝置。


圖1是表示實(shí)施方式I的半導(dǎo)體裝置的主要部分剖視圖。圖2是表示實(shí)施方式I的半導(dǎo)體裝置的主要部分剖視圖。
圖3是圖1的存儲(chǔ)單元部的剖視圖。圖4是存儲(chǔ)單元MC的等效電路圖。圖5是表示在實(shí)施方式I的“寫(xiě)入”、“擦除”以及“讀出”時(shí)對(duì)于選擇存儲(chǔ)單元的各個(gè)部位的電壓的施加條件的一例的表。圖6是表示實(shí)施方式I的比較例的存儲(chǔ)單元以及其施加電壓的圖。圖7是表示實(shí)施方式I的半導(dǎo)體裝置的其他存儲(chǔ)單元部的結(jié)構(gòu)的主要部分剖視圖。圖8是表示實(shí)施方式I的存儲(chǔ)單元和比較例的存儲(chǔ)單元的擦除特性的曲線(xiàn)圖。圖9是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖。 圖10是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖11是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖9的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖12是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖10的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖13是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖11的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖14是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖12的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖15是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖16是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖15的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖17是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖16的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖18是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖17的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖19是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖18的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖20是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖19的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖21是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖20的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖22是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖21的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖23是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖13的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖24是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖14的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖25是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖23的半導(dǎo)體裝置的制造工序的主要部分剖視圖。
圖26是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖24的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖27是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖25的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖28是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖26的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖29是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖27的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖30是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖28的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖31是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖29的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖32是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖30的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖33是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖31的半導(dǎo)體裝置的制造工序的主要部分剖視圖。

圖34是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖32的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖35是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖33的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖36是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖34的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖37是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖35的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖38是表示實(shí)施方式I的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖36的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖39是表示實(shí)施方式I的半導(dǎo)體裝置的其他存儲(chǔ)單元結(jié)構(gòu)的主要部分剖視圖。圖40 (A)和(B)是表示實(shí)施方式I的變形例I的半導(dǎo)體裝置的存儲(chǔ)單元的結(jié)構(gòu)等的主要部分剖視圖。圖41是表示實(shí)施方式I的變形例2的半導(dǎo)體裝置的存儲(chǔ)單元的結(jié)構(gòu)的主要部分首1J視圖。圖42是表示實(shí)施方式I的半導(dǎo)體裝置的其他結(jié)構(gòu)的主要部分剖視圖。圖43是表示實(shí)施方式2的半導(dǎo)體裝置的主要部分剖視圖。圖44是表示實(shí)施方式2的半導(dǎo)體裝置的主要部分剖視圖。圖45是圖43的存儲(chǔ)單元部的剖視圖。圖46是表示實(shí)施方式2的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖47是表示實(shí)施方式2的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖46的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖48是表示實(shí)施方式2的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖47的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖49是表示實(shí)施方式2的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖48的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖50是表示實(shí)施方式2的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖49的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖51是表示實(shí)施方式2的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖50的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖52是表示實(shí)施方式2的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖51的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖53是表示實(shí)施方式2的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖52的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖54是表示實(shí)施方式2的半導(dǎo)體裝置的其他存儲(chǔ)單元結(jié)構(gòu)的主要部分剖視圖。圖55是表示實(shí)施方式2的半導(dǎo)體裝置的變形例A的存儲(chǔ)單元的結(jié)構(gòu)的主要部分首1J視圖。圖56是表示實(shí)施方式2的半導(dǎo)體裝置的變形例B的存儲(chǔ)單元的結(jié)構(gòu)的主要部分首1J視圖。

圖57是表示實(shí)施方式3的半導(dǎo)體裝置的主要部分剖視圖。圖58是表示實(shí)施方式3的半導(dǎo)體裝置的主要部分剖視圖。圖59是圖57的存儲(chǔ)單元部的剖視圖。圖60是存儲(chǔ)單元MC的等效電路圖。圖61是表示在實(shí)施方式3的“寫(xiě)入”、“擦除”以及“讀出”時(shí)對(duì)于選擇存儲(chǔ)單元的各個(gè)部位的電壓的施加條件的一例的表。圖62 (A)和(B)是表示實(shí)施方式3以及比較例的存儲(chǔ)單元部的擦除狀態(tài)的主要部分剖視圖。圖63 (A)和(B)是示意性地表示實(shí)施方式3以及比較例的存儲(chǔ)單元部的擦除工序時(shí)的空穴的分布的剖視圖。圖64是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖65是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖66是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖64的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖67是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖65的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖68是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖66的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖69是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖67的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖70是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖71是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖70的半導(dǎo)體裝置的制造工序的主要部分剖視圖。
圖72是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖71的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖73是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖72的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖74是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖73的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖75是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖74的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖76是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖75的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖77是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖76的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖78是表示實(shí) 施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖68的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖79是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖69的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖80是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖78的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖81是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖79的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖82是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖80的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖83是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖81的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖84是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖82的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖85是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖83的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖86是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖84的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖87是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖85的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖88是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖86的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖89是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖87的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖90是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖88的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖91是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖89的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖92是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖90的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖93是表示實(shí)施方式3的半導(dǎo)體裝置的制造工序的主要部分剖視圖，且是表示接著圖91的半導(dǎo)體裝置的制造工序的主要部分剖視圖。圖94是表示實(shí)施方式3的半導(dǎo)體裝置的其他存儲(chǔ)單元結(jié)構(gòu)的主要部分剖視圖。圖95是表示實(shí)施方式3的半導(dǎo)體裝置的其他存儲(chǔ)單元結(jié)構(gòu)的主要部分剖視圖。圖96 (A)^ (D)是表示實(shí)施方式3的半導(dǎo)體裝置的其他存儲(chǔ)單元結(jié)構(gòu)的主要部分剖視圖。
具體實(shí)施例方式在以下的實(shí)施方式中，為了方便，在需要時(shí)分割為多個(gè)部分或者實(shí)施方式進(jìn)行說(shuō)明，但除了特別明示的情況之外，它們并不是互相沒(méi)有關(guān)系的，具有一方成為另一方的一部分或者全部的變形例、應(yīng)用·例、詳細(xì)說(shuō)明、補(bǔ)充說(shuō)明等關(guān)系。此外，在以下的實(shí)施方式中，在言及要素的數(shù)目等(包括個(gè)數(shù)、數(shù)值、量、范圍等)的情況下，除了特別明示的情況以及在原理上明確限定為特定的數(shù)目的情況等之外，并不限定于其特定的數(shù)目，也可以是特定的數(shù)目以上或者以下。此外，在以下的實(shí)施方式中，除了特別明示的情況以及在原理上明確認(rèn)為是必須的情況等之外，其結(jié)構(gòu)要素(還包括要素步驟等)并不是必須的。同樣地，在以下的實(shí)施方式中，在言及結(jié)構(gòu)要素等的形狀、位置關(guān)系等時(shí)，除了特別明示的情況以及在原理上明確認(rèn)為不是那樣的情況等之外，實(shí)質(zhì)上包括近似于或者類(lèi)似于其形狀等形狀等。這對(duì)于上述數(shù)目等(包括個(gè)數(shù)、數(shù)值、量、范圍等)也是同理的。以下，基于附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。另外，在用于說(shuō)明實(shí)施方式的全部附圖中，對(duì)于具有相同的功能的部件標(biāo)注相同或者相關(guān)的標(biāo)號(hào)，省略其重復(fù)的說(shuō)明。此外，在以下的實(shí)施方式中，除了特別需要時(shí)之外，原則上不重復(fù)同一或者同樣的部分的說(shuō)明。此外，在實(shí)施方式中使用的附圖中，為了容易看清附圖，存在即使是剖視圖也省略影線(xiàn)的情況。此外，為了容易看清附圖，存在即使是俯視圖也附加影線(xiàn)的情況。(實(shí)施方式I)以下，參照附圖詳細(xì)說(shuō)明本實(shí)施方式的半導(dǎo)體裝置(半導(dǎo)體存儲(chǔ)裝置)的結(jié)構(gòu)和制造方法。結(jié)構(gòu)說(shuō)明圖1和圖2是表示本實(shí)施方式的半導(dǎo)體裝置的主要部分剖視圖，圖3是圖1的存儲(chǔ)單元部的剖視圖。首先，在本實(shí)施方式中說(shuō)明的半導(dǎo)體裝置包括非易失性存儲(chǔ)器(非易失性半導(dǎo)體存儲(chǔ)裝置、EEPR0M、閃存、非易失性存儲(chǔ)元件)以及周邊電路。非易失性存儲(chǔ)器是作為電荷儲(chǔ)存部而使用了陷阱性絕緣膜(可儲(chǔ)存電荷的絕緣膜)的存儲(chǔ)器。此外，存儲(chǔ)單元MC是分柵型的存儲(chǔ)單元。即，是連接了具有控制柵電極(選擇柵電極)CG的控制晶體管(選擇晶體管)和具有存儲(chǔ)器柵電極(存儲(chǔ)器用柵電極)MG的存儲(chǔ)器晶體管的兩個(gè)MISFET的存儲(chǔ)單元。
這里，將具備包括電荷儲(chǔ)存部(電荷儲(chǔ)存層)的柵極絕緣膜以及存儲(chǔ)器柵電極MG的MISFET (Metal Insulation Semiconductor Field Effect Transistor,金屬絕緣半導(dǎo)體場(chǎng)效應(yīng)晶體管)稱(chēng)為存儲(chǔ)器晶體管(存儲(chǔ)用晶體管)，此外，將具備柵極絕緣膜以及控制柵電極CG的MISFET稱(chēng)為控制晶體管(選擇晶體管、存儲(chǔ)單元選擇用晶體管)。周邊電路是用于驅(qū)動(dòng)非易失性存儲(chǔ)器的電路，例如由各種邏輯電路等構(gòu)成。各種邏輯電路例如由后述的n溝道型MISFETQn或p溝道型MISFET等構(gòu)成。此外，還形成后述的電容元件(這里是PIP :Poly-1nsulator-poly,多晶娃-絕緣層-多晶娃)C等。如圖1和圖2所示，本實(shí)施方式的半導(dǎo)體裝置具備在半導(dǎo)體基板I的存儲(chǔ)單元區(qū)域Al配置的非易失性存儲(chǔ)器的存儲(chǔ)單元MC ;在周邊電路區(qū)域2A配置的n溝道型MISFETQn ；以及在周邊電路區(qū)域3A配置的電容元件C。圖1表示共享漏極區(qū)域(MD)的兩個(gè)存儲(chǔ)單元MC的主要部分剖視圖，圖2的左部表示n溝道型MISFETQn的主要部分剖視圖，圖2的右部表示電容元件C的主要部分剖視圖。如圖1所示，兩個(gè)存儲(chǔ)單元夾著漏極區(qū)域(MD (8b))大致對(duì)稱(chēng)地配置。另外，在存儲(chǔ)單元區(qū)域IA還配置了多個(gè)存儲(chǔ)單元MC。例如，在圖1所示的存儲(chǔ)單元區(qū)域IA的左側(cè)的存儲(chǔ)單元MC的進(jìn)一步左側(cè)，沿著圖1中的左右方向(柵極長(zhǎng)度方向)，以源極區(qū)域(MS)以及共享的漏極區(qū)域(MD)交替地配置的方式配置存儲(chǔ)單元MC，從而構(gòu)成存儲(chǔ)單元串。此外，在與圖1的紙面垂直的方向(柵極寬度方向)上，也配置了多個(gè)存儲(chǔ)單元串。由此，多個(gè)存儲(chǔ)單元MC形成為陣列狀。如圖2所示，在半導(dǎo)體基板(半導(dǎo)體晶片)I中形成了用于分離元件的元件分離區(qū)域2，從通過(guò)該元件分離區(qū)域2劃分(分離)的活性區(qū)域中露出p型阱PW1、PW2。另外，雖然在存儲(chǔ)單元區(qū)域IA中示出的截面部(圖1)中沒(méi)有出現(xiàn)元件分離區(qū)域2，但陣列狀地形成存儲(chǔ)單元MC的存儲(chǔ)單元區(qū)域整體通過(guò)元件分離區(qū)域2而劃分。此外，例如在存儲(chǔ)單元串之間(其中，除了源極區(qū)域(MS)之外)配置元件分離區(qū)域2等，在需要電分離的部位適當(dāng)?shù)嘏渲迷蛛x區(qū)域2。此外，電容元件C在元件分離區(qū)域2上形成。首先，說(shuō)明存儲(chǔ)單元區(qū)域IA的存儲(chǔ)單元MC的結(jié)構(gòu)(參照?qǐng)D1、圖3)。存儲(chǔ)單元MC包括在半導(dǎo)體基板I (p型阱PWl)的上方配置的控制柵電極(第I柵電極)CG ;以及在半導(dǎo)體基板I (p型阱PWl)的上方配置且與控制柵電極CG相鄰的存儲(chǔ)器柵電極(第2柵電極)MG。在 該控制柵電極CG的上部，配置了薄的氧化硅膜CPl以及氮化硅膜(間隙絕緣膜)CP2。存儲(chǔ)單元MC還包括在控制柵電極CG與半導(dǎo)體基板I (p型阱PWl)之間配置的絕緣膜3 ;在存儲(chǔ)器柵電極MG與半導(dǎo)體基板I (p型阱PWl)之間配置且在存儲(chǔ)器柵電極MG與控制柵電極CG之間配置的絕緣膜5。此外，存儲(chǔ)單元MC還包括在半導(dǎo)體基板I的P型阱PWl中形成的源極區(qū)域MS以及漏極區(qū)域MD。

控制柵電極CG以及存儲(chǔ)器柵電極MG以在它們的相對(duì)側(cè)面(側(cè)壁)之間經(jīng)由絕緣膜5的狀態(tài)，在半導(dǎo)體基板I的主面上沿著圖1中的左右方向(柵極長(zhǎng)度方向)排列配置?？刂茤烹姌OCG以及存儲(chǔ)器柵電極MG的延伸方向是與圖1的紙面垂直的方向(柵極寬度方向)?？刂茤烹姌OCG以及存儲(chǔ)器柵電極MG在漏極區(qū)域MD和源極區(qū)域MS之間的半導(dǎo)體基板I (P型阱PWl)的上部經(jīng)由絕緣膜3、5 (其中，控制柵電極CG經(jīng)由絕緣膜3、存儲(chǔ)器柵電極MG經(jīng)由絕緣膜5)而形成。存儲(chǔ)器柵電極MG位于源極區(qū)域MS側(cè)，控制柵電極CG位于漏極區(qū)域MD側(cè)。另外，在本說(shuō)明書(shū)中，以動(dòng)作時(shí)為基準(zhǔn)定義了源極區(qū)域MS以及漏極區(qū)域MD。將在后述的寫(xiě)入動(dòng)作時(shí)施加高電壓的半導(dǎo)體區(qū)域統(tǒng)一稱(chēng)為源極區(qū)域MS，將在寫(xiě)入動(dòng)作時(shí)施加低電壓的半導(dǎo)體區(qū)域統(tǒng)一稱(chēng)為漏極區(qū)域MD?？刂茤烹姌OCG與存儲(chǔ)器柵電極MG在它們之間經(jīng)由絕緣膜5而相互相鄰，在控制柵電極CG的側(cè)壁部經(jīng)由絕緣膜5以井壁隔離狀配置存儲(chǔ)器柵電極MG。此外，絕緣膜5延伸于存儲(chǔ)器柵電極MG與半導(dǎo)體基板I (p型阱PWl)之間的區(qū)域以及存儲(chǔ)器柵電極MG與控制柵電極CG之間的區(qū)域的兩個(gè)區(qū)域。如后所述，該絕緣膜5由多個(gè)絕緣膜的層疊膜構(gòu)成。在控制柵電極CG與半導(dǎo)體基板I (p型阱PWl)之間形成的絕緣膜3 (即，控制柵電極CG之下的絕緣膜3)作為控制晶體管的柵極絕緣膜起作用，在存儲(chǔ)器柵電極MG與半導(dǎo)體基板I (p型阱PWl)之間的絕緣膜5 (即，存儲(chǔ)器柵電極MG之下的絕緣膜5)作為存儲(chǔ)器晶體管的柵極絕緣膜(在內(nèi)部具有電荷儲(chǔ)存部的柵極絕緣膜)起作用。絕緣膜3例如能夠由氧化硅膜或者氮氧化硅膜等形成。此外，作為絕緣膜3，還可以使用上述氧化硅膜或者氮氧化硅膜等以外的、氧化鉿膜、氧化鋁膜(氧化鋁)或者氧化鉭膜等，具有比氮化硅膜高的介電常數(shù)的金屬氧化膜。絕緣膜5是具有電荷阻擋膜和電荷儲(chǔ)存膜的多層絕緣膜。這里，使用ONO(oxide-nitride-oxide,氧化物-氮化物_氧化物)膜。具體地說(shuō)，由作為第I膜(下層膜)5A的氧化硅膜、作為第2膜(中層膜)5N的氮化硅膜、作為第3膜(上層膜)5B的氧化硅膜構(gòu)成。第3膜(上層膜)5B由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成，且井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d分別由氧化硅膜構(gòu)成。第2膜5N是電荷儲(chǔ)存部。第I膜(下層膜)5A包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部);位于半導(dǎo)體基板I (P型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。換言之，第I膜5A是從控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間到半導(dǎo)體基板I與存儲(chǔ)器柵電極MG的底部之間連續(xù)地形成的絕緣膜。經(jīng)由該第I膜(隧道氧化膜)5A的橫部，通過(guò)隧道效應(yīng)，空穴(hole)注入到第2膜(電荷儲(chǔ)存部)5N，進(jìn)行寫(xiě)入電荷儲(chǔ)存部中的 電子的擦除動(dòng)作。關(guān)于存儲(chǔ)單元的動(dòng)作在后面敘述。因此，優(yōu)選至少該橫部的膜厚為2nm以下。另外，縱部的膜厚(柵極長(zhǎng)度方向的厚度)可以是2nm以上。此外，第2膜(中層膜)5N配置在第I膜5A上，且包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部);位于半導(dǎo)體基板I (p型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。換言之，第2膜5N是從控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間到半導(dǎo)體基板I與存儲(chǔ)器柵電極MG的底部之間連續(xù)地形成的絕緣膜。此外，換言之，第2膜5N包括位于第I膜5A的縱部與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部)；位于第I膜5A的橫部與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。此外，如上所述，第3膜5B由井壁膜5s和沉積膜5d的層疊膜構(gòu)成。該第3膜5B包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部);位于半導(dǎo)體基板I (p型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。換言之，第3膜5B是從控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間到半導(dǎo)體基板I與存儲(chǔ)器柵電極MG的底部之間連續(xù)地形成的絕緣膜。此外，換言之，第3膜5B包括位于第2膜5N的縱部與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部)；位于第2膜5N的橫部與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。該第3膜5B的縱部由井壁膜5s和沉積膜5d的縱部的層疊膜構(gòu)成，橫部由沉積膜5d的橫部構(gòu)成。此外，井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低(H5s
<HMG)。換言之，井壁膜(側(cè)壁膜)5s的上部配置在比存儲(chǔ)器柵電極MG的上部低的位置。此外，作為該井壁膜(側(cè)壁膜)5s，除了上述氧化硅膜之外，還能夠使用氮化硅膜或氮氧化硅膜等絕緣膜。其中，在第2膜(電荷儲(chǔ)存部)5N之外的部位配置了電荷陷阱性高的氮化膜的情況下，在該氮化膜內(nèi)也儲(chǔ)存電荷，存在閾值電位(Vth)變動(dòng)的顧慮。因此，作為井壁膜(側(cè)壁膜)5s,優(yōu)選使用氧化娃膜或氮氧化娃膜。在本實(shí)施方式中，使用氧化娃膜。因此，沉積膜5d以從第2膜5N的橫部上方覆蓋井壁膜5s的側(cè)壁的方式延伸，進(jìn)而，以沿著第2膜5N的縱部的側(cè)壁的方式延伸。說(shuō)明第3膜5B的膜厚。第3膜的縱部的最大膜厚(Tl)成為井壁膜5s的最大膜厚Ts與氧化硅膜(沉積膜)5d的縱部的膜厚Td之和(Ts+Td)。此外，第3膜的橫部的膜厚(T2)成為氧化硅膜(沉積膜)5d的縱部的膜厚Td。由此，第3膜的縱部的膜厚比橫部的膜厚厚(參照?qǐng)D3)。另外，在上述中，作為絕緣膜5的形狀，與在圖3等中示出的一側(cè)的存儲(chǔ)單元對(duì)應(yīng)地說(shuō)明了各個(gè)層疊膜(5A、5N、5B、5d)的形狀，但例如在圖1中示出的左側(cè)的存儲(chǔ)單元中，各個(gè)層疊膜的形狀成為夾著漏極區(qū)域(MD (Sb))大致線(xiàn)對(duì)稱(chēng)的形狀。由此，通過(guò)將氮化硅膜(5N)設(shè)為由氧化硅膜(5A)和氧化硅膜(5B)夾著的結(jié)構(gòu)，能夠?qū)Φ枘?5N)儲(chǔ)存電荷。換言之，在絕緣膜5中氮化硅膜(5N)是用于儲(chǔ)存電荷的絕緣膜，作為電荷儲(chǔ)存層(電荷儲(chǔ)存部)起作用。即，氮化硅膜(5N)是在絕緣膜5中形成的陷阱性絕緣膜，位于氮化硅膜(5N)的上下的氧化硅膜(5A、5B)作為電荷阻塞層(電荷阻塞膜、電荷閉塞層)起作用。該氧化硅膜(5A)、氮化硅膜(5N)以及氧化硅膜(5B)的層疊膜也被稱(chēng)為ONO膜。另外，這里是將絕緣膜5作為ONO膜進(jìn)行了說(shuō)明，但若由具有電荷儲(chǔ)存功能的絕緣膜構(gòu)成第2膜5N、使用與第2膜5N不同的絕緣膜構(gòu)成第I膜5A以及第3膜5B (5s、5d)，則也可以是其他絕緣膜的組合。例如，作為具有電荷儲(chǔ)存功能的絕緣膜(電荷儲(chǔ)存層)，例如可以使用氧化鋁膜、氧化鉿膜或者氧化鉭膜等絕緣膜。這些膜是具有比氮化硅膜高的介電常數(shù)的高介電常數(shù)膜。此外，也可以將具有硅納米點(diǎn)的絕緣膜作為電荷儲(chǔ)存層而使用。在上述絕緣膜5中，存儲(chǔ)器柵電極MG與半導(dǎo)體基板I (p型阱PWl)之間的絕緣膜5，以保持了電荷(電子)的狀態(tài)或者未保持電荷的狀態(tài)，作為存儲(chǔ)器晶體管的柵極絕緣膜起作用。此外，存儲(chǔ)器柵電極MG與控制柵電極CG之間的絕緣膜5作為用于將存儲(chǔ)器柵電極MG與控制柵電極CG之間絕緣(電分離)的絕緣膜起作用。在存儲(chǔ)器柵電極MG的下方的絕緣膜5的下方，形成存儲(chǔ)器晶體管的溝道區(qū)域，在控制柵電極CG的下方的絕緣膜3的下方，形成控制晶體管的溝道區(qū)域。在控制柵電極CG的下方的絕緣膜3的下方的控制晶體管的溝道形成區(qū)域中，根據(jù)需要而形成用于調(diào)整控制晶體管的閾值的半導(dǎo)體區(qū)域(P型半導(dǎo)體區(qū)域或者n型半導(dǎo)體區(qū)域)。在存儲(chǔ)器柵電極MG的下方的絕緣膜5的下方的存儲(chǔ)器晶體管的溝道形成區(qū)域中，根據(jù)需要而形成用于調(diào)整存儲(chǔ)器晶體管的閾值的半導(dǎo)體區(qū)域(P型半導(dǎo)體區(qū)域或者n型半導(dǎo)體區(qū)域)。如上所述，在寫(xiě)入動(dòng)作時(shí)，源極區(qū)域MS是施加高電壓的半導(dǎo)體區(qū)域，漏極區(qū)域MD是施加低電壓的半導(dǎo)體區(qū)域。這些區(qū)域MS、MD由導(dǎo)入了 n型雜質(zhì)的半導(dǎo)體區(qū)域(n型雜質(zhì)擴(kuò)散層)構(gòu)成。
漏極區(qū)域MD是LDD (lightly doped drain,輕摻雜漏極)結(jié)構(gòu)的區(qū)域。S卩，漏極區(qū)域MD包括n_型半導(dǎo)體區(qū)域(低濃度雜質(zhì)擴(kuò)散層)7b、和具有比n_型半導(dǎo)體區(qū)域7b高的雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域(高濃度雜質(zhì)擴(kuò)散層)Sb。與n_型半導(dǎo)體區(qū)域7b相比，n+型半導(dǎo)體區(qū)域8b的結(jié)深度深且雜質(zhì)濃度高。此外，源極區(qū)域MS也是LDD結(jié)構(gòu)的區(qū)域。即，源極區(qū)域MS包括n_型半導(dǎo)體區(qū)域(低濃度雜質(zhì)擴(kuò)散層)7a、和具有比n_型半導(dǎo)體區(qū)域7a高的雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域(高濃度雜質(zhì)擴(kuò)散層)8a。與n_型半導(dǎo)體區(qū)域7a相比，n+型半導(dǎo)體區(qū)域8a的結(jié)深度深且雜質(zhì)濃度高。在存儲(chǔ)器柵電極MG以及控制柵電極CG的合成圖案的側(cè)壁部，形成了由氧化硅等絕緣體(氧化硅膜、絕緣膜)構(gòu)成的側(cè)壁絕緣膜(井壁、井壁隔離)SW。S卩，在經(jīng)由絕緣膜5與控制柵電極CG相鄰的一側(cè)的相反側(cè)的存儲(chǔ)器柵電極MG的側(cè)壁(側(cè)面)上以及經(jīng)由絕緣膜5與存儲(chǔ)器柵電極MG相鄰的一側(cè)的相反側(cè)的控制柵電極CG的側(cè)壁(側(cè)面)上，形成了側(cè)壁絕緣膜SW。源極區(qū)域MS的n_型半導(dǎo)體區(qū)域7a對(duì)于存儲(chǔ)器柵電極MG的側(cè)壁以自對(duì)準(zhǔn)(Selfalignment)地形成，n+型半導(dǎo)體區(qū)域8a對(duì)于存儲(chǔ)器柵電極MG側(cè)的側(cè)壁絕緣膜SW的側(cè)面以自對(duì)準(zhǔn)地形成。因此，低濃度的n_型半導(dǎo)體區(qū)域7a形成在存儲(chǔ)器柵電極MG側(cè)的側(cè)壁絕緣膜SW的下方。此外，高濃度的n+型半導(dǎo)體區(qū)域8a形成在低濃度的n_型半導(dǎo)體區(qū)域7a的外側(cè)。因此，低濃度的n_型半導(dǎo)體區(qū)域7a形成為與存儲(chǔ)器晶體管的溝道區(qū)域相鄰，高濃度的n+型半導(dǎo)體區(qū)域8a形成為接觸到低濃度的n_型半導(dǎo)體區(qū)域7a，且從存儲(chǔ)器晶體管的溝道區(qū)域隔著n_型半導(dǎo)體區(qū)域7a的間隔。漏極區(qū)域MD的n_型半導(dǎo)體區(qū)域7b對(duì)于控制柵電極CG的側(cè)壁以自對(duì)準(zhǔn)地形成，n+型半導(dǎo)體區(qū)域8b對(duì)于控制柵電極CG側(cè)的側(cè)壁絕緣膜SW的側(cè)面以自對(duì)準(zhǔn)地形成。因此，低濃度的n_型半導(dǎo)體區(qū)域7b形成在控制柵電極CG側(cè)的側(cè)壁絕緣膜SW的下方。此外，高濃度的n+型半導(dǎo)體區(qū)域Sb形成在低濃度的n_型半導(dǎo)體區(qū)域7b的外側(cè)。因此，低濃度的n_型半導(dǎo)體區(qū)域7b形成為與控制晶體管的溝道區(qū)域相鄰，高濃度的n+型半導(dǎo)體區(qū)域Sb形成為接觸到低濃度的n_型半導(dǎo)體區(qū)域7b，且從控制晶體管的溝道區(qū)域隔著n_型半導(dǎo)體區(qū)域7b的間隔。雖然控制柵電極CG由導(dǎo)電性膜(導(dǎo)電體膜)構(gòu)成，但優(yōu)選是由多晶硅膜這樣的硅膜4構(gòu)成。娃膜4例如是n型的娃膜(導(dǎo)入了 n型雜質(zhì)的多晶娃膜、摻雜聚娃膜),導(dǎo)入n型雜質(zhì)而成為了低電阻率。存儲(chǔ)器柵電極MG由導(dǎo)電性膜(導(dǎo)電體膜)構(gòu)成，如圖1和圖2所示，例如由多晶硅膜這樣的娃膜6形成。在存儲(chǔ)器柵電極MG的上部(上表面)和n+型半導(dǎo)體區(qū)域8a以及n+型半導(dǎo)體區(qū)域8b的上表面(表面),形成了金屬娃化物層(金屬娃化物膜)11。金屬娃化物層11例如由鈷娃化物層或者鎳硅化物層等構(gòu)成。通過(guò)金屬硅化物層11，能夠?qū)U(kuò)散電阻或接觸電阻設(shè)為低電阻化。此外，從盡可能防止存儲(chǔ)器柵電極MG與控制柵電極CG之間的短路的觀點(diǎn)出發(fā)，也有在存儲(chǔ)器柵電極MG和控制柵電極CG的一方或者雙方的上部不形成金屬硅化物層11的情況。接著，說(shuō)明周邊電路區(qū)域2A的n溝道型MISFETQn。
如圖2的左側(cè)所示，n溝道型MISFETQn配置在周邊電路區(qū)域2A。該n溝道型MISFETQn包括在半導(dǎo)體基板I (p型阱PW2)的上方配置的柵電極GE、在柵電極GE與半導(dǎo)體基板I (p型阱PW2)之間配置的絕緣膜3、在柵電極GE的兩側(cè)的半導(dǎo)體基板I (p型阱PW2)中形成的源極、和漏極區(qū)域(7、8)。柵電極GE的延伸方向?yàn)榕c圖1的紙面垂直的方向(柵極寬度方向)。在柵電極GE與半導(dǎo)體基板I (p型阱PW2)之間配置的絕緣膜3作為n溝道型MISFETQn的柵極絕緣膜起作用。在柵電極GE的下方的絕緣膜3的下方，形成n溝道型MISFETQn的溝道區(qū)域。源極、漏極區(qū)域(7、8)具有LDD結(jié)構(gòu)，且由n+型半導(dǎo)體區(qū)域8和n_型半導(dǎo)體區(qū)域7構(gòu)成。與n_型半導(dǎo)體區(qū)域7相比，n+型半導(dǎo)體區(qū)域8的結(jié)深度深且雜質(zhì)濃度高。在柵電極GE的側(cè)壁部，形成了由氧化硅等絕緣體(氧化硅膜、絕緣膜)構(gòu)成的側(cè)壁絕緣膜(井壁、井壁隔離)SW。n_型半導(dǎo)體區(qū)域7對(duì)于柵電極GE的側(cè)壁以自對(duì)準(zhǔn)地形成。因此，低濃度的n_型半導(dǎo)體區(qū)域7形成在柵電極GE的側(cè)壁部的側(cè)壁絕緣膜SW的下方。因此，低濃度的n_型半導(dǎo)體區(qū)域7形成為與MISFET的溝道區(qū)域相鄰。此外，n+型半導(dǎo)體區(qū)域8對(duì)于側(cè)壁絕緣膜SW的側(cè)面以自對(duì)準(zhǔn)地形成。由此，低濃度的rT型半導(dǎo)體區(qū)域7形成為與MISFET的溝道區(qū)域相鄰，高濃度的n+型半導(dǎo)體區(qū)域8形成為接觸到低濃度的n_型半導(dǎo)體區(qū)域7，且從MISFET的溝道區(qū)域隔著n_型半導(dǎo)體區(qū)域7的間隔。雖然柵電極GE由導(dǎo)電性膜(導(dǎo)電體膜)構(gòu)成，但例如與上述控制柵電極CG同樣地，優(yōu)選是由n型多晶硅膜(導(dǎo)入了 n型 雜質(zhì)的多晶硅膜、摻雜聚硅膜)這樣的硅膜4構(gòu)成。在柵電極GE的上部(上表面)和n+型半導(dǎo)體區(qū)域8的上表面(表面)形成了金屬硅化物層11。金屬硅化物層11例如由鈷硅化物層或者鎳硅化物層等構(gòu)成。通過(guò)金屬硅化物層U，能夠?qū)U(kuò)散電阻或接觸電阻設(shè)為低電阻化。接著，說(shuō)明周邊電路區(qū)域3A的電容元件C。如圖2的右側(cè)所示，電容元件C配置在周邊電路區(qū)域3A。在這里，該電容元件C具有PIP結(jié)構(gòu)。具體地說(shuō)，具有上部電極Pa和下部電極Pb，在這些電極之間作為電容絕緣膜而配置了上述絕緣膜5 (5A、5N、5B (5s、5d))。與上述柵電極GE和上述控制柵電極CG相同地，下部電極Pb由n型多晶硅膜(導(dǎo)入了 n型雜質(zhì)的多晶娃膜、摻雜聚娃膜)這樣的娃膜4構(gòu)成。此外，與上述存儲(chǔ)器柵電極MG相同地,上部電極Pa由多晶硅膜這樣的硅膜6構(gòu)成。另外，在下部電極Pb的下層配置了絕緣膜(3)。此外，在上部電極Pa的表面配置了金屬硅化物層11。在下部電極Pb的上表面配置了絕緣膜5(5八、5隊(duì)58(5(1))，在下部電極？&的側(cè)面配置了絕緣膜5 (5A、5N、5B (5s、5d))。這里，在下部電極Pb的側(cè)面，以覆蓋絕緣膜5的方式配置上部電極Pa，在上部電極Pa中從下部電極Pb的側(cè)面向半導(dǎo)體基板I上延伸的部分具有角部，在這個(gè)部分容易集中電場(chǎng)，所以存在電容元件C的可靠性降低的顧慮。但是，如本實(shí)施方式的電容元件C這樣，通過(guò)在下部電極Pb的側(cè)面配置絕緣膜5，能夠緩沖下部電極的角部中的電場(chǎng)，從而能夠提高電容元件C的可靠性。此外，通過(guò)在下部電極Pb的側(cè)面配置絕緣膜5，從而電容元件C的側(cè)面的電容值減小，只有下部電極Pb與上部電極Pa在平面上重疊的區(qū)域作為電容產(chǎn)生貢獻(xiàn)，所以電容元件C的電容的設(shè)計(jì)值中的誤差減小，能夠提高半導(dǎo)體裝置的合格率。動(dòng)作說(shuō)明
圖4是存儲(chǔ)單元MC的等效電路圖。如圖所示，在漏極區(qū)域(MD)與源極區(qū)域(MS)之間，存儲(chǔ)器晶體管和控制晶體管串聯(lián)連接，構(gòu)成一個(gè)存儲(chǔ)單元。圖5是表示在本實(shí)施方式的“寫(xiě)入”、“擦除”以及“讀出”時(shí)對(duì)選擇存儲(chǔ)單元的各個(gè)部位的電壓的施加條件的一例的表。在圖5的表中，記載了在“寫(xiě)入”、“擦除”以及“讀出”時(shí)的各個(gè)時(shí)期，對(duì)存儲(chǔ)器柵電極MG施加的電壓Vmg、對(duì)源極區(qū)域(源極區(qū)域MS)施加的電壓Vs、對(duì)控制柵電極CG施加的電壓Vcg、對(duì)漏極區(qū)域(漏極區(qū)域MD)施加的電壓Vd (例如，Vdd=L 5V)以及對(duì)p型阱PWl施加的電壓Vb。另外，在圖5的表中示出的是電壓的施加條件的優(yōu)選的一例，并不限定于此，可以根據(jù)需要進(jìn)行各種變更。此外，在本實(shí)施方式中，將作為對(duì)于存儲(chǔ)器晶體管的絕緣膜5中的電荷儲(chǔ)存層(電荷儲(chǔ)存部)的氮化硅膜(5N)的電子的注入定義為“寫(xiě)入”，將空穴(hole)的注入定義為“擦除”。寫(xiě)入方式能夠使用被稱(chēng)為所謂的SSI (Source Side Injection,源極側(cè)注入)方式的熱電子寫(xiě)入。例如將圖5的“寫(xiě)入”欄中所示的電壓施加到要進(jìn)行寫(xiě)入的選擇存儲(chǔ)單元的各個(gè)部位，并對(duì)選擇存儲(chǔ)單元的絕緣膜5中的氮化娃膜(5N)中注入電子(electron)。熱電子在兩個(gè)柵電極(存儲(chǔ)器柵電極MG以及控制柵電極CG)之間的下方的溝道區(qū)域(源極、漏極之間)產(chǎn)生，對(duì)作為存儲(chǔ)器柵電極MG的下方的絕緣膜5中的電荷儲(chǔ)存層(電荷儲(chǔ)存部)的氮化硅膜(5N)注入熱電子。被注入的熱電子(電子)被捕獲到絕緣膜5中的氮化硅膜(5N)中的陷阱能級(jí)，其結(jié)果，存儲(chǔ)器晶體管的閾值電壓上升。擦除方法能夠使用利用了直接隧道效應(yīng)的空穴注入的擦除方式。即，通過(guò)直接隧道效應(yīng)而將空穴注入到電荷儲(chǔ)存部(絕緣膜5中的氮化硅膜(5N))中進(jìn)行擦除。例如圖5的“擦除”欄所示，對(duì)存儲(chǔ)器柵電極MG (Vmg)例如施加一 IlV的負(fù)電位，將p型阱PWl (Vb)例如設(shè)為0V。由此，經(jīng)由氮化硅膜(5N)，通過(guò)直接隧道效應(yīng)而產(chǎn)生的空穴注入到電荷儲(chǔ)存部(絕緣膜5中的氮化硅膜(5N))，抵消氮化硅膜(5N)中的電子(electron)?；蛘?，注入的空穴被捕獲到氮化硅膜(5N)中的陷阱能級(jí)，從而進(jìn)行擦除動(dòng)作。由此，存儲(chǔ)器晶體管的閾值電壓下降(成為擦除狀態(tài))。為了利用直接隧道效應(yīng)，優(yōu)選將氮化硅膜(5N)的下層的氧化硅膜(5A)的膜厚設(shè)為2nm以下，將Vmg與Vb的電位差設(shè)為一 8 一 14V。在使用了這樣的擦除方法的情況下，與使用了所謂的BTBT (Band-To-Band Tunneling,帶間隧道效應(yīng))擦除的情況(參照?qǐng)D6 (B))相比，能夠降低耗電流。在讀出時(shí)，例如將圖5的“讀出”欄所示的電壓施加到要進(jìn)行讀出的選擇存儲(chǔ)單元的各個(gè)部位。通過(guò)將在讀出時(shí)對(duì)存儲(chǔ)器柵電極MG施加的電壓Vmg設(shè)為寫(xiě)入狀態(tài)中的存儲(chǔ)器晶體管的閾值電壓與擦除狀態(tài)中的存儲(chǔ)器晶體管的閾值電壓之間的值，從而能夠根據(jù)在存儲(chǔ)單元中是否流過(guò)電流來(lái)判別寫(xiě)入狀態(tài)和擦除狀態(tài)。<1>由此，根據(jù)本實(shí)施方式，由于由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜來(lái)構(gòu)成用于構(gòu)成絕緣膜(ONO膜)5的第3膜(氧化硅膜)5B,所以在存儲(chǔ)器柵電極MG的角部與半導(dǎo)體基板(PWl)之間，能夠增大絕緣膜5的角部中的上表面和下表面的距離Dl(參照?qǐng)D3)。其結(jié)果，能夠緩沖該部位中的電場(chǎng)集中， 能夠提高擦除特性。圖6是表示本實(shí)施方式的比較例的存儲(chǔ)單元以及其施加電壓的圖。圖6 (A)是表示比較例的存儲(chǔ)單元部的結(jié)構(gòu)的主要部分剖視圖，圖6 (B)是使用了 BTBT擦除的情況下的施加電壓的一例。如圖6 (A)所示，在省略了井壁膜5s的比較例的存儲(chǔ)單元中，在存儲(chǔ)器柵電極MG的角部與半導(dǎo)體基板(PWl)之間，絕緣膜5的角部中的上表面和下表面的距離D2小(D2 < D1 )，在該部位中，產(chǎn)生電場(chǎng)集中，擦除特性惡化。即，在存儲(chǔ)器柵電極MG的角部中，產(chǎn)生電場(chǎng)集中，從存儲(chǔ)器柵電極MG經(jīng)由氧化硅膜而產(chǎn)生FN(Fowler Nordheim,福勒諾德海姆)隧道效應(yīng)，電子(electron)注入到氮化娃膜(5N)中。其結(jié)果，擦除動(dòng)作(空穴注入)受到抑制，擦除特性惡化。此外，若電子(electron)的注入量增多，則存在不能進(jìn)行擦除，使存儲(chǔ)器晶體管的閾值電壓上升，保持寫(xiě)入狀態(tài)的顧慮。與之相對(duì)，根據(jù)本實(shí)施方式，由于形成了井壁膜5s，所以與比較例的距離D2相比，增大了存儲(chǔ)器柵電極MG的側(cè)面的底部與半導(dǎo)體基板(PWl)的距離D1，能夠抑制在該部位中的FN隧道效應(yīng)的產(chǎn)生。由此，能夠高效地進(jìn)行擦除(空穴注入)，能夠提高擦除特性。尤其是，如圖3所示，在本實(shí)施方式的結(jié)構(gòu)中，由于將井壁膜5s形成在存儲(chǔ)器柵電極MG與氮化硅膜(5N)之間，所以能夠更有效地抑制在擦除動(dòng)作時(shí)從存儲(chǔ)器柵電極MG側(cè)的電子的注入。圖8是表示本實(shí)施方式的存儲(chǔ)單元和比較例的存儲(chǔ)單元的擦除特性的曲線(xiàn)圖。橫軸表示擦除電位的施加時(shí)間[時(shí)間(s)]、縱軸表示閾值電位[Vth Ca. u. ) ] o另外，LE-On(n為整數(shù))表示lX10_n[s]。曲線(xiàn)圖(a)表示比較例的存儲(chǔ)單元的情況。此時(shí)，成為了閾值電壓的下降緩慢的曲線(xiàn)圖。與之相對(duì)，在曲線(xiàn)圖(b)所示的本實(shí)施方式的情況下，閾值電壓根據(jù)擦除電位的施加時(shí)間而急劇下降，可知高效地進(jìn)行擦除動(dòng)作(空穴注入)。此外，通過(guò)使用利用了直接隧道效應(yīng)的空穴注入的擦除方式，與使用了上述BTBT擦除的情況相比，能夠?qū)⒑碾娏鹘档椭?0萬(wàn)分之I (1/105) 100萬(wàn)分之I (1/106)。如上所述，圖6 (B)表示使用了 BTBT擦除的情況下的施加電壓的一例。<2>此外，將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低(H5s < HMG)。即，在半導(dǎo)體基板I的上表面與存儲(chǔ)器柵電極MG的下表面之間形成的絕緣膜5的膜厚實(shí)質(zhì)上等于在金屬硅化物層11與氮化硅膜CP2之間形成的絕緣膜5的膜厚。此時(shí)，存儲(chǔ)器柵電極MG也延伸于井壁膜(側(cè)壁膜)5s的上方，井壁膜5s的側(cè)壁由形成存儲(chǔ)器柵電極MG的硅膜6覆蓋。圖7是表示本實(shí)施方式的半導(dǎo)體裝置的其他存儲(chǔ)單元部的結(jié)構(gòu)的主要部分剖視圖。圖7所示的存儲(chǔ)單元是具有與圖3所示的存儲(chǔ)單元相等的存儲(chǔ)器柵電極MG的柵極長(zhǎng)度的存儲(chǔ)單元，且將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)為與存儲(chǔ)器柵電極MG的高度HMG相同(H5s=HMG)。相對(duì)于這樣的形狀的存儲(chǔ)單元，在圖3所示的存儲(chǔ)單元中，能夠?qū)⒋鎯?chǔ)器柵電極MG的截面積增加存儲(chǔ)器柵電極MG還延伸于井壁膜(側(cè)壁膜)5s的上方的量。由此，能夠減小存儲(chǔ)器柵電極MG的電阻，使存儲(chǔ)單元的動(dòng)作高速化，提高存儲(chǔ)器動(dòng)作特性。此外，通過(guò)存儲(chǔ)器柵電極MG還延伸于井壁膜(側(cè)壁膜)5s的上方，能夠?qū)⑵浔砻娴慕饘俟杌飳?1的形成區(qū)域較大地確保為與井壁膜5s的膜厚(柵極長(zhǎng)度方向的膜厚)對(duì)應(yīng)的量。即，在存儲(chǔ)器柵電極的、與井壁膜5s在平面上重疊的區(qū)域中，也能夠形成金屬硅化物層11。由此，能夠進(jìn)一步減小存儲(chǔ)器柵電極MG的電阻，使存儲(chǔ)單元的動(dòng)作高速化，提高存儲(chǔ)器動(dòng)作特性。另外，若考慮后述的回蝕(etch back)工序的蝕刻控制性，則優(yōu)選將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比控制柵電極CG的高度HCG高(H5s > HCG，參照?qǐng)D3)。此夕卜，從確保存儲(chǔ)器柵電極MG與控制柵電極CG的耐壓的觀點(diǎn)出發(fā)，也優(yōu)選將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比控制柵電極CG的高度HCG高。如上所述，在控制柵電極CG上形成成為絕緣膜的氧化硅膜CPl和氮化硅膜CP2的情況下，在控制柵電極CG上不形成硅化物膜。因此，與不形成氧化硅膜CPl和氮化硅膜CP2而在控制柵電極CG上形成硅化物膜11的情況(參照?qǐng)D39)不同，不需要考慮存儲(chǔ)器柵電極MG上的硅化物膜與控制柵電極CG上的硅化物膜之間的短路(short)。因此，如上所述，能夠?qū)⒋鎯?chǔ)器柵電極MG還延伸于井壁膜(側(cè)壁膜)5s的上方，能夠減小存儲(chǔ)器柵電極MG的電阻。由此，將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比控制柵電極CG的高度HCG高的結(jié)構(gòu)，應(yīng)用于使用氧化硅膜CPl和氮化硅膜CP2的結(jié)構(gòu)中是有用的?！?>此外，在以降低井壁膜(側(cè)壁膜)5s的高度H5s的方式進(jìn)行回蝕時(shí)，通過(guò)增大回蝕量(井壁膜5s的后退量)，從而能夠?qū)⒕谀?s的側(cè)面設(shè)為錐形形狀。換言之，能夠?qū)⒕谀?s的側(cè)面與氮化硅膜(5N)所構(gòu)成的角設(shè)為大于90°。由于與此對(duì)應(yīng)地形成沉積膜5d和存儲(chǔ)器柵電極MG，所以存儲(chǔ)器柵電極MG的角部的角度也大于90° (參照?qǐng)D3、圖39以及圖40等)。另外，關(guān)于該錐形形狀，在后述的變形例I中進(jìn)一步詳細(xì)說(shuō)明。由此，通過(guò)將存儲(chǔ)器柵電極MG的角部設(shè)為大于90° (圓形化)，從而能夠緩沖存儲(chǔ)器柵電極MG的角部中的電場(chǎng)集中，抑制FN隧道效應(yīng)的產(chǎn)生。由此，能夠高效地進(jìn)行擦除(空穴注入)，能夠提高擦除特性。另外，關(guān)于上述回蝕工序，在后述的“制法說(shuō)明”欄中詳細(xì)說(shuō)明。制法說(shuō)明接著，參照?qǐng)D擴(kuò)圖38，說(shuō)明本實(shí)施方式的半導(dǎo)體裝置的制造方法，并且進(jìn)一步明確該半導(dǎo)體裝置的結(jié)構(gòu)。圖擴(kuò)圖38是表示本實(shí)施方式的半導(dǎo)體裝置的制造工序的主要部分剖視圖。其中，圖15 圖22是存儲(chǔ)單元區(qū)域的主要部分剖視圖。另外，如上所述，IA表示存儲(chǔ)單元區(qū)域，2A以及3A表示周邊電路區(qū)域，在2A中形成了 n溝道型MISFETQn，在3A中形成了電容元件C。首先，如圖9和圖10所示，作為半導(dǎo)體基板(半導(dǎo)體晶片)1，準(zhǔn)備例如由具有約f約10 Q cm的電阻率的p型的 單晶硅構(gòu)成的硅基板。另外，也可以使用硅基板以外的半導(dǎo)體基板I。接著，在半導(dǎo)體基板I的主面形成元件分離區(qū)域2。例如，通過(guò)在半導(dǎo)體基板I中形成元件分離槽，在該元件分離槽的內(nèi)部埋入絕緣膜，從而形成元件分離區(qū)域2(圖10)。這樣的元件分離法被稱(chēng)為STI (Shallow Trench Isolation,淺溝槽隔離)法。除此之外,還可以使用LOCOS (Local Oxidization of Silicon,娃的局部氧化)法等形成元件分離區(qū)域2。另外，雖然在存儲(chǔ)單元區(qū)域IA中示出的截面部(圖9)中沒(méi)有出現(xiàn)元件分離區(qū)域2，但可以如上所述那樣配置元件分離區(qū)域2等，在需要電分離的部位適當(dāng)?shù)嘏渲迷蛛x區(qū)域2。接著，在半導(dǎo)體基板I的存儲(chǔ)單元區(qū)域IA中形成p型阱PWl，在半導(dǎo)體基板I的周邊電路區(qū)域2A中形成p型阱PW2。P型阱PW1、PW2是通過(guò)將p型雜質(zhì)(例如，硼(B)等)進(jìn)行離子注入而形成。另外，在這里，如圖10所示，在周邊電路區(qū)域3A中形成的元件分離區(qū)域2的下部也薄薄地配置了 p型阱PW2。接著，通過(guò)稀釋氟酸清洗等而清洗了半導(dǎo)體基板I (P型阱PW1、PW2)的表面之后，如圖11和圖12所示，在半導(dǎo)體基板I的主面(P型阱PW1、PW2的表面)，作為絕緣膜(柵極絕緣膜)3，例如通過(guò)熱氧化法以約2 約3nm的膜厚形成氧化硅膜。作為絕緣膜3，除了氧化硅膜之外，還可以使用氮氧化硅膜等其他絕緣膜。此外，除此之外，也可以形成氧化鉿膜、氧化鋁膜(氧化鋁)或者氧化鉭膜等，具有比氮化硅膜高的介電常數(shù)的金屬氧化膜以及氧化膜等與金屬氧化膜的層疊膜。此外，除了熱氧化法之外，還可以使用CVD (Chemical VaporDeposition,化學(xué)氣相沉積)法形成。此外，也可以將存儲(chǔ)單元區(qū)域IA上的絕緣膜(柵極絕緣膜)3和周邊電路區(qū)域2A上的絕緣膜(柵極絕緣膜)3設(shè)為不同的膜厚，此外也可以設(shè)為由不同的膜種構(gòu)成。接著，在半導(dǎo)體基板I的全部面上，作為導(dǎo)電性膜(導(dǎo)電體膜)而形成硅膜4。作為該硅膜4，例如使用CVD法等以約10(T約200nm的膜厚形成多晶硅膜。作為硅膜4，也可以堆積非晶硅膜并實(shí)施熱處理，從而使其結(jié)晶化。該硅膜4在存儲(chǔ)單元區(qū)域IA中成為控制柵電極CG，在周邊電路區(qū)域2A中成為n溝道型MISFETQn的柵電極GE，在周邊電路區(qū)域3A中成為電容元件C的下部電極Pb。接著，將n型雜質(zhì)(例如砒(As)或者磷(P)等)注入到存儲(chǔ)單元區(qū)域IA的硅膜4中。接著，將硅膜4的表面例如6nm左右進(jìn)行熱氧化，形成薄的氧化硅膜CPl。另外，也可以使用CVD法形成該氧化硅膜CPl。接著，在氧化硅膜CPl的上部，使用CVD法等形成約8(T約90nm的氮化硅膜(間隙絕緣膜)CP2。接著，在控制柵電極CG的形成預(yù)定區(qū)域，使用光刻法形成光刻膠膜(未圖示)，并將該光刻膠膜用作掩膜而蝕刻氮化硅膜CP2、氧化硅膜CPl以及硅膜4。之后，通過(guò)灰化(Ashing)等而擦除光刻膠膜，從而形成控制柵電極CG (例如，柵極長(zhǎng)度為SOnm左右)。將這樣的從光刻到光刻膠膜的擦除為止的一系列的工序稱(chēng)為圖案形成(patterning)。另外，這里，雖然在控制柵電極CG的上部形成了氮化硅膜CP2以及氧化硅膜CP1，但也可以省略這些膜(參照?qǐng)D39)。此時(shí)，可以適當(dāng)?shù)卣{(diào)整控制柵電極CG的高度，也可以將控制柵電極CG的高度設(shè)為與設(shè)置了氮化硅膜CP2時(shí)的氮化硅膜CP2的高度成為相同的程度。這里，在存儲(chǔ)單元區(qū)域IA中，在控制柵電極CG之下殘留的絕緣膜3成為控制晶體管的柵極絕緣膜。另外，除 了被控制柵電極CG覆蓋的部分以外的絕緣膜3，可通過(guò)之后的圖案形成工序等而擦除。接著，通過(guò)蝕刻而擦除周邊電路區(qū)域2A以及周邊電路區(qū)域3A的氮化硅膜CP2以及氧化硅膜CPl (參照?qǐng)D14)。接著,如圖13和圖14所示，在包括控制柵電極CG (4)的表面(上表面和側(cè)面)上的半導(dǎo)體基板I上，形成絕緣膜5(5A、5N、5B)。關(guān)于該絕緣膜5的形成工序，參照作為存儲(chǔ)單元區(qū)域IA的主要部分剖視圖的圖15 圖22詳細(xì)說(shuō)明。另外，在圖15 圖22中，為了容易理解附圖，將控制柵電極CG的寬度(柵極長(zhǎng)度)顯示為比其他部位短。首先，在對(duì)半導(dǎo)體基板I的主面進(jìn)行了清洗處理之后，如圖15所示，在包括控制柵電極CG的上表面和側(cè)面上的半導(dǎo)體基板I (p型阱PWl)上形成氧化硅膜5A。該氧化硅膜5A例如通過(guò)熱氧化法(優(yōu)選是ISSG (In Situ Steam Generation,原位蒸汽產(chǎn)生)氧化)以例如1. 6nm左右的膜厚形成。另外，也可以使用CVD法形成氧化硅膜5A。在附圖中，表示了在通過(guò)CVD法形成的情況下的氧化硅膜5A的形狀。如上所述，為了使用直接隧道擦除方法，優(yōu)選作為構(gòu)成絕緣膜(0N0膜)5的第I膜(下層膜)的氧化硅膜5A的膜厚為2nm以下。接著，如圖16所示，在氧化硅膜5A上，通過(guò)CVD法以例如16nm左右的膜厚堆積氮化硅膜5N。該氮化硅膜5N經(jīng)由氧化硅膜5A位于控制柵電極CG的上表面和側(cè)面的上部以及半導(dǎo)體基板I (P型阱PWl)的上部。如上所述，該氮化硅膜5N成為存儲(chǔ)單元的電荷儲(chǔ)存部，成為構(gòu)成絕緣膜(ONO膜)5的第2膜(中層膜)。接著，如圖17所示，在氮化硅膜5N上，通過(guò)CVD法以例如約5nnT約IOnm的膜厚堆積氧化硅膜(5s)。該氧化硅膜(5s)經(jīng)由氧化硅膜5A以及氮化硅膜5N位于控制柵電極CG的上表面和側(cè)面的上部以及半導(dǎo)體基板I (p型阱PWl)的上部。接著，將氧化硅膜(5s)從其表面起進(jìn)行各向異性蝕刻(回蝕)。通過(guò)這個(gè)工序，如圖18所示，在控制柵電極CG的兩側(cè)的側(cè)壁部，能夠經(jīng)由氧化硅膜5A和氮化硅膜5N而殘留由氧化硅膜(5s)構(gòu)成的井壁膜5s。氧化娃膜(5s)的柵極長(zhǎng)度方向的膜厚(最大膜厚)為例如約5nnT約10nm。作為上述各向異性的蝕刻，例如能夠?qū)F4和CHF3的混合氣體作為蝕刻氣體，在等離子下進(jìn)行干蝕刻。此時(shí)，增加回蝕量，且直到井壁膜(側(cè)壁膜)5s的上部低于氮化硅膜(間隙絕緣膜)CP2的上部(上表面)為止進(jìn)行回蝕。由此，通過(guò)調(diào)整井壁膜(側(cè)壁膜)5s的高度H5s，井壁膜(側(cè)壁膜)5s的高度H5s低于存儲(chǔ)器柵電極MG的高度HMG (H5s < HMG，參照?qǐng)D3等)。另夕卜,此時(shí),在周邊電路區(qū)域3A中，在構(gòu)成電容元件C的下部電極Pb的側(cè)壁部中也形成井壁膜(側(cè)壁膜)5s。這里，井壁膜(側(cè)壁膜)5s的高度H5s低于下部電極Pb的高度HPb (H5s
<HPb，參照?qǐng)D2)。此外，若回蝕量過(guò)多，則存在井壁膜5s的膜厚變得過(guò)小的顧慮，因此優(yōu)選考慮該回蝕工序的蝕刻控制性，將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為高于控制柵電極CG的高度 HCG 的程度(H5s > HCG)。此外，在不形成氮化硅膜CP2以及氧化硅膜CPl的情況下，成為代替這些膜而配置控制柵電極CG的結(jié)構(gòu)。即，氮化硅膜CP2的上表面的高度與控制柵電極CG的高度HCG相對(duì)應(yīng)。此時(shí)，存儲(chǔ)器柵電極MG的高度HMG與控制柵電極CG的高度HCG大致相同。此時(shí)，也將井壁膜(側(cè)壁 膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低。此外，優(yōu)選考慮回蝕工序的蝕刻控制性，將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為控制柵電極CG的高度HCG 的 90% 以上(H5s > 0. 9XHCG、參照?qǐng)D 39)。接著，如圖19所示，在氮化硅膜5N以及井壁膜5s上，通過(guò)CVD法以例如3nm左右的膜厚形成氧化硅膜(沉積膜)5d。由該井壁膜5s和氧化硅膜5d構(gòu)成用于構(gòu)成絕緣膜(ONO膜)5的第3膜(上層膜)。通過(guò)以上的工序，能夠形成由第I膜(氧化硅膜5A)、第2膜(氮化硅膜5N)以及第3膜(井壁膜5s以及氧化硅膜5d、氧化硅膜(5B))構(gòu)成的絕緣膜(ONO膜)5。另外，在本實(shí)施方式中，與后述的實(shí)施方式2的情況相比，由于在形成由氧化硅膜(5s)構(gòu)成的井壁膜5s時(shí)不露出半導(dǎo)體基板1，所以能夠降低對(duì)于半導(dǎo)體基板I的蝕刻損壞。因此，能夠容易維持成為隧道氧化膜的氧化硅膜5A的特性，能夠提高裝置的可靠性。此外，為了消除對(duì)于在形成井壁膜5s時(shí)的下層的氮化硅膜5N的蝕刻損壞，也可以在形成井壁膜5s之后，進(jìn)行犧牲氧化以及犧牲氧化膜的蝕刻。此外，在本實(shí)施方式中，作為絕緣膜5的內(nèi)部的電荷儲(chǔ)存部(電荷儲(chǔ)存層、具有陷阱能級(jí)的絕緣膜)而形成了氮化硅膜5N，但例如也可以使用氧化鋁膜、氧化鉿膜或者氧化鉭膜等其他絕緣膜。這些膜是具有比氮化硅膜高的介電常數(shù)的高介電常數(shù)膜。此外，也可以使用具有硅納米點(diǎn)的絕緣膜而形成電荷儲(chǔ)存層。此外，在存儲(chǔ)單元區(qū)域IA中形成的絕緣膜5作為存儲(chǔ)器柵電極MG的柵極絕緣膜起作用，具有電荷保持(電荷儲(chǔ)存)功能。因此，至少具有三層的層疊結(jié)構(gòu)，且構(gòu)成為與外側(cè)的層(氧化硅膜5A、5B)的勢(shì)壘高度相比，內(nèi)側(cè)的層(氮化硅膜5N)的勢(shì)壘高度更低。接著，如圖20所示，作為導(dǎo)電性膜(導(dǎo)電體膜)而形成硅膜6。作為該硅膜6，例如使用CVD法等以約5(T約200nm的膜厚形成多晶硅膜。作為硅膜6，也可以堆積非晶硅膜，并實(shí)施熱處理而使其結(jié)晶化。另外，也可以根據(jù)需要而在該硅膜6中導(dǎo)入雜質(zhì)。接著，對(duì)存儲(chǔ)單元區(qū)域IA的硅膜6進(jìn)行回蝕(圖21)。之后，通過(guò)蝕刻而擦除控制柵電極CG的上部等的絕緣膜5 (圖22)，但關(guān)于上述硅膜6的形成工序之后的工序，參照?qǐng)D23 圖38進(jìn)一步詳細(xì)說(shuō)明。如圖23和圖24所示，在絕緣膜5的上部，作為硅膜6，例如使用CVD法等以約50 約200nm的膜厚形成多晶娃膜。作為娃膜6,也可以堆積非晶娃膜,并實(shí)施熱處理而使其結(jié)晶化。另外，也可以根據(jù)需要而在該硅膜6中導(dǎo)入雜質(zhì)。此外，如后所述，該硅膜6在存儲(chǔ)單元區(qū)域IA中成為存儲(chǔ)器柵電極MG (例如，柵極長(zhǎng)度為50nm左右)，在周邊電路區(qū)域3A中成為電容元件C的上部電極Pa。接著，如圖25和圖26所示，對(duì)存儲(chǔ)單元區(qū)域IA的硅膜6進(jìn)行回蝕(選擇性地擦除)。在該回蝕工序中，通過(guò)各向異性的干蝕刻而將硅膜6從其表面起擦除預(yù)定的膜厚。通過(guò)這個(gè)工序，在控制柵電極CG的兩側(cè)的側(cè)壁部，能夠經(jīng)由絕緣膜5以井壁隔離狀地殘留硅膜6(參照?qǐng)D25、圖21)。此時(shí)，在周邊電路區(qū)域2A中，硅膜6被蝕刻，硅膜4的上部的氮化硅膜CP2露出(圖26)。另外，周邊電路區(qū)域3A由光刻膠膜等覆蓋，不進(jìn)行硅膜6的蝕刻。當(dāng)然，在想要將上部電極Pa圖案形成為期望的形狀的情況下，也可以利用這個(gè)工序而進(jìn)行圖案形成。通過(guò)殘留在控制柵電極CG的兩方的側(cè)壁部中的一方的側(cè)壁部的硅膜6，形成存儲(chǔ)器柵電極MG。此外，通過(guò)殘留在另一個(gè)側(cè)壁部的硅膜6，形成硅隔離SPl (圖25)。存儲(chǔ)器柵電極MG和硅隔離SPl在控制柵電極CG的相互成為相反側(cè)的側(cè)壁部中形成，夾著控制柵電極CG而成為大致對(duì)稱(chēng)的結(jié)構(gòu)。所述存儲(chǔ)器柵電極MG的下方的絕緣膜5成為存儲(chǔ)器晶體管的柵極絕緣膜。對(duì)應(yīng)于硅膜6的堆積膜厚而決定存儲(chǔ)器柵極長(zhǎng)度(存儲(chǔ)器柵電極MG的柵極長(zhǎng)度)。接著，如圖27和圖28所示，通過(guò)蝕刻而擦除控制柵電極CG的上部的絕緣膜5。由此，控制柵電極CG的上部的氮化硅膜CP2露出，p型阱PWl露出(參照?qǐng)D27、圖22)。此時(shí)，在周邊電路區(qū)域2A中，絕緣膜5被蝕刻，硅膜4露出。接著，在周邊電路區(qū)域2A中，在硅膜4中導(dǎo)入雜質(zhì)。例如，在n溝道型MISFETQn的形成預(yù)定區(qū)域的硅膜4中，注入磷等n型雜質(zhì)。另外，雖然未圖示，但在p溝道型MISFETQn的形成預(yù)定區(qū)域中，注入逆導(dǎo)電型(P型)的雜質(zhì)。接著，在硅膜4的n溝道型MISFETQn的柵極電極GE的形成預(yù)定區(qū)域中，使用光刻法而形成光刻膠膜(未圖示)，并將該光刻膠膜用作掩膜而蝕刻硅膜4。之后，通過(guò)灰化等而擦除光刻膠膜，進(jìn)一步，擦除硅膜4的上部的絕緣膜(CP1、CP2)，從而形成柵極電極GE (圖28)。在柵極電極GE的下方殘留的絕緣膜3成為n溝道型MISFETQn的柵極絕緣膜。另外，由柵極電極GE覆蓋的部分以外的絕緣膜3既可以在所述柵極電極GE的形成時(shí)擦除，也可以通過(guò)之后的圖案形成工序等而擦除。接著，如圖29和圖30所示，在存儲(chǔ)單元區(qū)域IA中，通過(guò)在控制柵電極CG側(cè)的半導(dǎo)體基板I (P型阱PWl)中注入砒(As)或者磷(P)等n型雜質(zhì)，從而形成n_型半導(dǎo)體區(qū)域7a和n_型半導(dǎo)體區(qū)域7b。此時(shí)，n_型半導(dǎo)體區(qū)域7a對(duì)于存儲(chǔ)器柵電極MG的側(cè)壁(與經(jīng)由絕緣膜5與控制柵電極CG相鄰的側(cè)相反側(cè)的側(cè)壁)以自對(duì)準(zhǔn)地形成。此外，n_型半導(dǎo)體區(qū)域7b對(duì)于控制柵電極CG的側(cè)壁(與經(jīng)由絕緣膜5與存儲(chǔ)器柵電極MG相鄰的側(cè)相反側(cè)的側(cè)壁)以自對(duì)準(zhǔn)地形成。此外，在周邊電路區(qū)域2A中，通過(guò)在柵極電極GE的兩側(cè)的半導(dǎo)體基板I (P型阱PW2)中注入砒(As)或者磷(P)等n型雜質(zhì)，從而形成n_型半導(dǎo)體區(qū)域7。此時(shí)，n_型半導(dǎo)體區(qū)域7對(duì)于柵極電極GE的側(cè)壁以自對(duì)準(zhǔn)地形成。n_型半導(dǎo)體區(qū)域7a、n_型半導(dǎo)體區(qū)域7b以及n_型半導(dǎo)體區(qū)域7也可以通過(guò)相同的離子注入工序而形成，但在這里是通過(guò)不同的離子注入工序而形成。這樣通過(guò)不同的離子注入工序而形成，能夠?qū)_型半導(dǎo)體區(qū)域7a、n_型半導(dǎo)體區(qū)域7b以及n_型半導(dǎo)體區(qū)域7分別以期望的雜質(zhì)濃度以及期望的結(jié)深度而形成。接著，如圖31和圖32所示，在存儲(chǔ)單元區(qū)域IA中，在控制柵電極CG和存儲(chǔ)器柵電極MG經(jīng)由絕緣膜5而相鄰的圖案(合成圖案)的側(cè)壁部中，形成例如由氧化硅等絕緣膜構(gòu)成的側(cè)壁絕緣膜SW。此外，在周邊電路區(qū)域2A中，在柵極電極GE的側(cè)壁部中，形成側(cè)壁絕緣膜SW。例如通過(guò)在半導(dǎo)體基板I的主面的整個(gè)面上堆積氧化硅膜等絕緣膜，并對(duì)該絕緣膜進(jìn)行回蝕，從而在所述合成圖案(CG、MG)的側(cè)壁部以及柵極電極GE的側(cè)壁部中形成側(cè)壁絕緣膜SW。作為側(cè)壁絕緣膜SW，除了氧化硅膜之外，還可以使用氮化硅膜或者氧化硅膜和氮化硅膜的層疊膜等而形成。接著，如圖33和圖34所示，通過(guò)將控制柵電極CG、存儲(chǔ)器柵電極MG以及側(cè)壁絕緣膜SW作為掩膜，將砒(As)或者磷(P)等n型雜質(zhì)注入半導(dǎo)體基板I (p型阱PWl)中，從而形成高雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域8a以及n+型半導(dǎo)體區(qū)域Sb。此時(shí)，在存儲(chǔ)單元區(qū)域IA中，n+型半導(dǎo)體區(qū)域8a對(duì)于存儲(chǔ)器柵電極MG側(cè)的側(cè)壁絕緣膜SW以自對(duì)準(zhǔn)地形成。此外，在存儲(chǔ)單元區(qū)域IA中，n+型半導(dǎo)體區(qū)域Sb對(duì)于控制柵電極CG側(cè)的側(cè)壁絕緣膜SW以自對(duì)準(zhǔn)地形成。n+型半導(dǎo)體區(qū)域8a作為與n_型半導(dǎo)體區(qū)域7a相比雜質(zhì)濃度高且結(jié)深度深的半導(dǎo)體區(qū)域而形成。n+型半導(dǎo)體區(qū)域8b作為與n_型半導(dǎo)體區(qū)域7b相比雜質(zhì)濃度高且結(jié)深度深的半導(dǎo)體區(qū)域而形成。此外，在周邊電路區(qū)域2A中，通過(guò)在柵極電極GE的兩側(cè)的半導(dǎo)體基板I (P型阱PW2)中注入砒(As)或者磷(P)等n型雜質(zhì)，從而形成n+型半導(dǎo)體區(qū)域8。此時(shí)，在周邊電路區(qū)域2A中，n+型半導(dǎo)體區(qū)域8對(duì)于柵極電極GE的側(cè)壁部的側(cè)壁絕緣膜SW以自對(duì)準(zhǔn)地形成。由此，在周邊電路區(qū)域2A中，在柵極電極GE的兩側(cè)形成LDD結(jié)構(gòu)的源極、漏極區(qū)域(7、8)。通過(guò)上述工序，由n_型半導(dǎo)體區(qū)域7b和雜質(zhì)濃度比該n_型半導(dǎo)體區(qū)域7b高的高雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域Sb構(gòu)成作為存儲(chǔ)器晶體管的漏極區(qū)域起作用的n型的漏極區(qū)域MD，由n_型半導(dǎo)體區(qū)域7a和雜質(zhì)濃度比該n_型半導(dǎo)體區(qū)域7a高的高雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域8a構(gòu)成作為存儲(chǔ)器晶體管的源極區(qū)域起作用的n型的源極區(qū)域MS。接著，進(jìn)行用于將對(duì)源極區(qū)域MS (n_型半導(dǎo)體區(qū)域7a和n+型半導(dǎo)體區(qū)域8a)、漏極區(qū)域MD (n_型半導(dǎo)體區(qū)域7b和n+型半導(dǎo)體區(qū)域Sb)以及源極、漏極區(qū)域(7、8)導(dǎo)入的雜質(zhì)活性化的熱處理。通過(guò)以上的工序，在存儲(chǔ)單元區(qū)域IA中形成非易失性存儲(chǔ)器的存儲(chǔ)單元MC，在周邊電路區(qū)域2A中形成n溝道型MISFETQn。此外，在周邊電路區(qū)域3A中形成電容元件C。
接著，根據(jù)需要，進(jìn)行例如使用了稀釋氟酸等濕蝕刻，從而清洗半導(dǎo)體基板I的主表面。由此，η+型半導(dǎo)體區(qū)域8a的上表面、η+型半導(dǎo)體區(qū)域Sb的上表面、控制柵電極CG的上表面以及存儲(chǔ)器柵電極MG的上表面被清洗，擦除自然氧化膜等雜物。此外，η+型半導(dǎo)體區(qū)域8的上表面以及柵極電極GE的上表面被清洗，擦除自然氧化膜等雜物。接著，如圖35和圖36所示，使用自對(duì)準(zhǔn)硅化物(Salicide)技術(shù)，在存儲(chǔ)器柵電極MG、n+型半導(dǎo)體區(qū)域8a以及η+型半導(dǎo)體區(qū)域Sb的上部分別形成金屬硅化物層(金屬硅化物膜)11。此外，在柵極電極GE以及η+型半導(dǎo)體區(qū)域8的上部分別形成金屬硅化物層11。此外，在電容元件C的上部電極Pa的上部形成金屬硅化物層11。通過(guò)該金屬硅化物層11，能夠?qū)U(kuò)散電容或接觸電容等低電阻化。該金屬硅化物層11能夠如下形成。例如，在半導(dǎo)體基板I的主面的整個(gè)面上形成金屬膜(未圖示)，并對(duì)半導(dǎo)體基板I實(shí)施熱處理，從而使存儲(chǔ)器柵電極MG、柵極電極GE、η+型半導(dǎo)體區(qū)域8、8a、8b以及上部電極Pa的上層部分與所述金屬膜反應(yīng)。由此，在存儲(chǔ)器柵電極MG、柵極電極GE、n+型半導(dǎo)體區(qū)域8、8a、8b以及上部電極Pa的上部，分別形成金屬硅化物層11。所述金屬膜例如由鈷(Co)膜或者鎳(Ni)膜等構(gòu)成,能夠使用派射(sputtering)法等形成。這里，如上所述，由于將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低(H5s < HMG、參照?qǐng)D3)，所以存儲(chǔ)器柵電極MG也延伸于井壁膜(側(cè)壁膜)5s的上方，井壁膜5s的側(cè)壁以及上部被形成存儲(chǔ)器柵電極MG的硅膜6所覆蓋。其結(jié)果，能夠?qū)⒋鎯?chǔ)器柵電極MG的表面的金屬硅化物層11的形成區(qū)域較大地確保為與井壁膜5s的膜厚(柵極長(zhǎng)度方向的膜厚)對(duì)應(yīng)的量。接著，在擦除了未反應(yīng)的金屬膜之后，在半導(dǎo)體基板I的主面的整個(gè)面上，作為絕緣膜(層間絕緣膜)12，例如使用CVD法等而形成例如氧化硅膜的單體膜或者氮化硅膜與在該氮化硅膜上比該氮化硅膜厚地形成的氧化硅膜的層疊膜。在該絕緣膜12的形成之后，根據(jù)需要而使用CMP (chemical Mechanical Polishing,化學(xué)機(jī)械拋光)法等而將絕緣膜12的上表面平坦化。接著，通過(guò)對(duì)絕緣膜12進(jìn)行干蝕刻，從而在絕緣膜12上形成接觸孔(開(kāi)口部、貫通孔)。接著，在接觸孔內(nèi)，形成阻擋(barrier)導(dǎo)體膜13a和主導(dǎo)體膜13b的層疊膜。接著，通過(guò)CMP法或者回蝕法等擦除在絕緣膜12上的不需要的主導(dǎo)體膜13b以及阻擋導(dǎo)體膜13a，從而形成插銷(xiāo)(plug)PG。該插銷(xiāo)PG還形成于例如η+型半導(dǎo)體區(qū)域8、8a、8b的上部。此外，雖然在圖35和圖36所示的截面中沒(méi)有出現(xiàn)，但插銷(xiāo)PG還形成于例如控制柵電極CG、存儲(chǔ)器柵電極MG以及柵極電極GE的上部等。另外，作為阻擋導(dǎo)體膜13a，例如能夠使用鈦膜、氮化鈦膜或者它們的層疊膜。此外，作為主導(dǎo)體膜13b，能夠使用鎢膜等。接著， 如圖37和圖38所示，在埋入了插銷(xiāo)PG的絕緣膜12上形成第I層布線(xiàn)(Ml)。例如使用鑲嵌技術(shù)(這里是單鑲嵌技術(shù))而形成第I層布線(xiàn)。首先，在埋入了插銷(xiāo)PG的絕緣膜上形成槽用絕緣膜14，在該槽用絕緣膜14上使用光刻技術(shù)以及干蝕刻技術(shù)而形成布線(xiàn)槽。接著，在包括布線(xiàn)槽的內(nèi)部的半導(dǎo)體基板I的主面上形成阻擋導(dǎo)體膜(未圖示)，接著，通過(guò)CVD法或者濺射法等而在阻擋導(dǎo)體膜上形成銅的種子層(Seed Layer)(未圖示)。接著，使用電鍍法等而在種子層上形成鍍銅的膜，通過(guò)鍍銅膜而埋入布線(xiàn)槽的內(nèi)部。之后，通過(guò)CMP法而擦除在布線(xiàn)槽內(nèi)以外的區(qū)域的鍍銅的膜、種子層以及阻擋金屬膜，從而形成以銅作為主導(dǎo)電材料的第I層布線(xiàn)。另外，作為阻擋導(dǎo)體膜，例如能夠使用氮化鈦膜、鉭膜或者氮化鉭膜等。之后，通過(guò)雙鑲嵌法等而形成第2層之后的布線(xiàn)，但在這里省略其說(shuō)明。另外，除了上述鑲嵌技術(shù)之外，各個(gè)布線(xiàn)還能夠通過(guò)對(duì)布線(xiàn)用的導(dǎo)電性膜進(jìn)行圖案形成而形成。此時(shí)，作為導(dǎo)電性膜，例如能夠使用鎢或者鋁等。(變形例的說(shuō)明)相對(duì)于如上所述的在控制柵電極CG上具有氮化硅膜CP2和氧化硅膜CPl的圖3的結(jié)構(gòu)，也可以是如圖39所示那樣省略了氮化硅膜CP2和氧化硅膜CPl的結(jié)構(gòu)。圖39是表示本實(shí)施方式的半導(dǎo)體裝置的其他存儲(chǔ)單元結(jié)構(gòu)的主要部分剖視圖。此時(shí)，能夠適當(dāng)調(diào)整控制柵電極CG的高度，也可以將控制柵電極CG的高度設(shè)為與在設(shè)置了氮化硅膜CP2時(shí)的氮化硅膜CP2的高度相同。此外，優(yōu)選將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為控制柵電極CG的高度HCG的90% 以上(H5s > O. 9 XHCG)ο此外，在圖3所示的結(jié)構(gòu)中，將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低(H5s < HMG、參照?qǐng)D3)，但也可以如上述圖7所示，將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)為與存儲(chǔ)器柵電極MG的高度HMG相同(H5s=HMG)。在這樣的形狀的存儲(chǔ)單元中，也能夠起到在上述〈1>欄中說(shuō)明的擦除特性的提高效果，是有用的。接著，以下說(shuō)明上述方式(參照?qǐng)D3等)的井壁膜5s的形狀的變形例。(變形例I)圖40 (A)和(B)是表示本實(shí)施方式的變形例I的半導(dǎo)體裝置的存儲(chǔ)單元的結(jié)構(gòu)的主要部分剖視圖。由于除了井壁膜5s的結(jié)構(gòu)之外，與上述方式(參照?qǐng)D3等)相同，所以省略其詳細(xì)的說(shuō)明。圖40 (A)所示的絕緣膜5是所謂的多層絕緣膜(0N0膜)。具體地說(shuō)，由作為第I膜(下層膜)5A的氧化硅膜、作為第2膜(中層膜)5N的氮化硅膜、作為第3膜(上層膜)5B的氧化硅膜構(gòu)成。第3膜(上層膜)5B由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成，且井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d分別由氧化硅膜構(gòu)成。第2膜5N是電荷儲(chǔ)存部。這里，在本實(shí)施方式中，井壁膜5s的側(cè)面成為了錐形形狀。換言之，井壁膜5s的膜厚從其上方到下方逐漸變大，井壁膜5s的側(cè)面與沉積膜5d (氮化硅膜(5N))所構(gòu)成的角(Θ I)大于 90。。在圖3所示的結(jié)構(gòu)中，示意性地垂直記載了井壁膜5s的側(cè)面，但由于難以進(jìn)行完全的各向異性蝕刻，稍微包括一些各向同性蝕刻的成分，所以蝕刻時(shí)間延長(zhǎng)的程度進(jìn)行橫向(柵極長(zhǎng)度方向)的蝕刻。其結(jié)果，在圖3所示的方式中，若蝕刻時(shí)間延長(zhǎng)，則也如圖40(B)所示，井壁膜5s的側(cè)面與沉積膜5d (氮化硅膜(5N))所構(gòu)成的角(Θ 2)大于90°。相對(duì)于該圖40 (B)，在圖40 (A)中，錐形形狀緩慢，所構(gòu)成的角度比圖40 (B)時(shí)大(Θ1> Θ2)。換言之，與圖40 (B)的情況 相比，存儲(chǔ)器柵電極MG的角部更大地圓形化。通過(guò)設(shè)為上述結(jié)構(gòu)，能夠緩沖在存儲(chǔ)器柵電極MG的角部中的電場(chǎng)集中，能夠抑制FN隧道效應(yīng)的產(chǎn)生。由此，能夠高效地進(jìn)行擦除(空穴注入)，能夠提高擦除特性。以下說(shuō)明為了緩沖錐形角度、換言之將上部和下部的膜厚差增大的方法。
在上述方式(參照?qǐng)D3等)中，在氧化硅膜(5s)的回蝕工序中，將氧化硅膜(5s)從其表面起進(jìn)行了各向異性蝕刻(圖18)，但在該蝕刻工序中，能夠通過(guò)調(diào)整蝕刻條件來(lái)緩沖錐形角度。例如，通過(guò)加入各向同性條件而緩沖錐形角度。例如，作為在上述方式(參照?qǐng)D3等)中說(shuō)明的蝕刻氣體的CF4和CHF3的混合氣體中，將CHF3的流量設(shè)為比CF4的流量多，從而各向同性的蝕刻成分增多，能夠緩沖錐形角度。(變形例2)圖41是表示本實(shí)施方式的變形例2的半導(dǎo)體裝置的存儲(chǔ)單元的結(jié)構(gòu)的主要部分首1J視圖。在上述方式(參照?qǐng)D3等)中，井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低且比控制柵電極CG的高度HCG高(HMG > H5s > HCG)，但也可以設(shè)定為比控制柵電極CG的高度HCG低(H5s < HCG、圖41)。另外，由于除了井壁膜5s的結(jié)構(gòu)之外，與上述方式(參照?qǐng)D3等)相同，所以省略其詳細(xì)的說(shuō)明。圖41所示的絕緣膜5是所謂的多層絕緣膜(0N0膜)。具體地說(shuō)，由作為第I膜(下層膜)5A的氧化硅膜、作 為第2膜(中層膜)5N的氮化硅膜、作為第3膜(上層膜)5B的氧化硅膜構(gòu)成。第3膜(上層膜)5B由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成，且井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d分別由氧化硅膜構(gòu)成。第2膜5N是電荷儲(chǔ)存部。這里，在本實(shí)施方式中，井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比控制柵電極CG的高度HCG低(H5s < HCG)。具體地說(shuō)，井壁膜(側(cè)壁膜)5s為控制柵電極CG的高度HCG的30%程度以下，只有在存儲(chǔ)器柵電極MG的角部配置了井壁膜(側(cè)壁膜)5s。根據(jù)這樣的結(jié)構(gòu)，存儲(chǔ)器柵電極MG的角部也通過(guò)井壁膜(側(cè)壁膜)5s直接圓形化，能夠緩沖在該部位中的電場(chǎng)集中。因此，能夠抑制FN隧道效應(yīng)的產(chǎn)生，能夠提高擦除特性。這樣，為了降低井壁膜(側(cè)壁膜)5s的高度H5s，需要將回蝕量增多，蝕刻的控制性變得困難。因此，預(yù)先加厚氧化硅膜(5s)的膜厚，例如設(shè)為存儲(chǔ)器柵電極MG的膜厚的15%以上左右，從而能夠僅在存儲(chǔ)器柵電極MG的角部殘留井壁膜(側(cè)壁膜)5s。殘留的井壁膜(側(cè)壁膜)5s的膜厚(柵極長(zhǎng)度方向的膜厚)成為例如存儲(chǔ)器柵電極MG的膜厚的10%以上。(變形例3)在上述方式(參照?qǐng)D3等)中，為了簡(jiǎn)化附圖，大致垂直記載了存儲(chǔ)器柵電極MG的源極區(qū)域(MS)側(cè)的端部(側(cè)面)。但是，也可以如圖42中的箭頭所示，存儲(chǔ)器柵電極MG的端部對(duì)應(yīng)于井壁膜(側(cè)壁膜)5s的形狀而向源極區(qū)域(MS)側(cè)突出(參照?qǐng)D中的箭頭部分)。圖42是表示本實(shí)施方式的半導(dǎo)體裝置的其他結(jié)構(gòu)(變形例3)的主要部分剖視圖。(實(shí)施方式2)在實(shí)施方式I中，在構(gòu)成絕緣膜(0N0膜)5的第I膜(下層膜)5A、第2膜(中層膜)5N以及第3膜(上層膜)5B中，將第3膜由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成，但也可以將第I膜5A由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成。換言之，在實(shí)施方式I中，在絕緣膜(0N0膜)5的存儲(chǔ)器柵電極MG側(cè)(外側(cè)、上層側(cè))設(shè)置了井壁膜(側(cè)壁膜)5s，但也可以在絕緣膜(0N0膜)5的控制柵電極CG側(cè)(內(nèi)側(cè)、下層側(cè))設(shè)置井壁膜(側(cè)壁膜)5s。
圖43和圖44是表示本實(shí)施方式的半導(dǎo)體裝置的主要部分剖視圖，圖45是圖43的存儲(chǔ)單元部的剖視圖。圖43表示共享漏極區(qū)域(MD)的兩個(gè)存儲(chǔ)單元MC的主要部分剖視圖，圖44的左部表示η溝道型MISFETQn的主要部分剖視圖，圖44的右部表示電容元件C的主要部分剖視圖。另外，由于除了絕緣膜5的結(jié)構(gòu)(井壁膜5s的位置)之外，與實(shí)施方式I (參照?qǐng)DΓ3等)相同，所以省略其詳細(xì)的說(shuō)明。圖45所示的絕緣膜5是所謂的多層絕緣膜(0N0膜)。具體地說(shuō)，由作為第I膜(下層膜)5A的氧化硅膜、作為第2膜(中層膜)5N的氮化硅膜、作為第3膜(上層膜)5B的氧化硅膜構(gòu)成。第I膜(上層膜)5A由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成，且井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d分別由氧化硅膜構(gòu)成。第2膜5N是電荷儲(chǔ)存部。如上所述，第I膜5A由井壁膜5s和沉積膜5d的層疊膜構(gòu)成。該第I膜5A包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部)；位于半導(dǎo)體基板I (P型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。此外，換言之，第I膜5A包括位于第2膜5N的縱部與控制柵電極CG的側(cè)壁之間的縱部(垂直部)；位于第2膜5N的橫部與半導(dǎo)體基板I (P型阱PWl)之間的橫部(水平部)。該第I膜5A的縱部由井壁膜5s和沉積膜5d的縱部的層疊部構(gòu)成，橫部由沉積膜5d的橫部構(gòu)成。這里，井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低(HMG> H5s)。

由此，通過(guò)將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低(H5s <HMG)，存儲(chǔ)器柵電極MG還延伸于井壁膜(側(cè)壁膜)5s的上方。其結(jié)果，能夠?qū)⒋鎯?chǔ)器柵電極MG的形成區(qū)域以及在其表面形成的金屬硅化物層(11)的形成區(qū)域較大地確保為與井壁膜5s的膜厚(柵極長(zhǎng)度方向的膜厚)對(duì)應(yīng)的量。由此，能夠減小存儲(chǔ)器柵電極MG的電阻，提高存儲(chǔ)器動(dòng)作特性。另外，若考慮回蝕工序的蝕刻控制性，則優(yōu)選將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比控制柵電極CG的高度HCG高(H5s > HCG)。說(shuō)明第I膜5A的膜厚。第I膜的縱部的最大膜厚(Tl)成為井壁膜5s的最大膜厚Ts與氧化硅膜(沉積膜)5d的縱部的膜厚Td之和(Ts+Td)。此外，第I膜的橫部的膜厚(T2)成為氧化硅膜(沉積膜)5d的縱部的膜厚Td。由此，第I膜的縱部的膜厚比橫部的膜厚厚。經(jīng)由該第I膜5A的橫部，通過(guò)隧道效應(yīng)，空穴(hole)注入到第2膜(電荷儲(chǔ)存部)5N，進(jìn)行寫(xiě)入電荷儲(chǔ)存部中的電子的擦除動(dòng)作。關(guān)于存儲(chǔ)單元的動(dòng)作如在實(shí)施方式I中所說(shuō)明那樣。因此，優(yōu)選至少該橫部(沉積膜5d、隧道氧化膜)的膜厚為2nm以下。另外，縱部的膜厚(柵極長(zhǎng)度方向的厚度)也可以是2nm以上。此外，第2膜(中層膜)5N配置在第I膜5A上，且包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部);位于半導(dǎo)體基板I (P型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。此外，換言之，第2膜5N包括位于第I膜5A的縱部與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部);位于第I膜5A的橫部與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。
第3膜(下層膜)5B包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部);位于半導(dǎo)體基板I (P型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。
本實(shí)施方式的存儲(chǔ)單元的“寫(xiě)入”、“擦除”以及“讀出”動(dòng)作如在實(shí)施方式I的“動(dòng)作說(shuō)明”欄中所說(shuō)明那樣。即，寫(xiě)入使用被稱(chēng)為所謂的SSI方式的熱電子寫(xiě)入，擦除使用基于利用了直接隧道效應(yīng)的空穴注入的擦除方式。在本實(shí)施方式中，也能夠如在實(shí)施方式I的〈1>欄中所說(shuō)明那樣，提高擦除特性。此外，也能夠如在實(shí)施方式I的〈2>欄中所說(shuō)明那樣，減小存儲(chǔ)器柵電極MG的電阻，較大地確保金屬硅化物層11的形成區(qū)域。關(guān)于本實(shí)施方式的存儲(chǔ)單元的制造工序，除了絕緣膜5的形成工序之外，與在實(shí)施方式I (參照?qǐng)D擴(kuò)圖14、圖23 圖38等)中說(shuō)明的工序相同。接著，參照?qǐng)D46 圖53，說(shuō)明本實(shí)施方式的半導(dǎo)體裝置的制造方法，尤其是說(shuō)明絕緣膜5的形成工序，且更明確該半導(dǎo)體裝置的結(jié)構(gòu)。圖46 圖53是表示本實(shí)施方式的半導(dǎo)體裝置的存儲(chǔ)單元的制造工序的主要部分剖視圖。與實(shí)施方式I相同地，在半導(dǎo)體基板I的主面(P型阱PW1、PW2的主面)上，形成絕緣膜(柵極絕緣膜)3以及控制柵電極CG等(參照?qǐng)D Γ圖12)。另外，還能夠省略在控制柵電極CG上的氮化硅膜CP2和氧化硅膜CPl (參照?qǐng)D54)。接著，在包括控制柵電極CG (4)的表面(上表面和側(cè)面)上的半導(dǎo)體基板I上，形成絕緣膜5(5Α、5Ν、5Β)。參照?qǐng)D44 圖51詳細(xì)說(shuō)明該絕緣膜5的形成工序。另外，在這些圖中，為了容易理解附圖，將控制柵電極CG的寬度(柵極長(zhǎng)度)顯示為比其他部位短。首先，在對(duì)半導(dǎo)體基板I的主面進(jìn)行了清洗處理之后，如圖46所示，在包括控制柵電極CG的上表面和側(cè)面上的半導(dǎo)體基板1(ρ型阱PWl)上，通過(guò)CVD法以例如IOnm左右的膜厚堆積氧化硅膜(5s)。接著，將氧化硅膜(5s)從其表面起進(jìn)行各向異性蝕刻(回蝕)。通過(guò)這個(gè)工序，如圖47所示，在控制柵電極CG的兩側(cè)的側(cè)壁部，能夠殘留由氧化硅膜(5s)構(gòu)成的井壁膜5s。作為上述各向異性的蝕刻，例如能夠?qū)F4和CHF3的混合氣體作為蝕刻氣體，在等離子下進(jìn)行干蝕刻。此時(shí)，增加回蝕量，且直到井壁膜(側(cè)壁膜)5s的上部低于氮化硅膜(間隙絕緣膜)CP2的上部(上表面)為止進(jìn)行回蝕。由此，通過(guò)調(diào)整井壁膜(側(cè)壁膜)5s的高度H5s，井壁膜(側(cè)壁膜)5s的高度H5s低于存儲(chǔ)器柵電極MG的高度HMG (H5s < HMG,參照?qǐng)D45等)。另外，此時(shí)，在周邊電路區(qū)域3A中，在構(gòu)成電容元件C的下部電極Pb的側(cè)壁部中也形成井壁膜(側(cè)壁膜)5s。這里，井壁膜(側(cè)壁膜)5s的高度H5s低于下部電極Pb的高度HPb (H5s < HPb,參照?qǐng)D44)。由此，通過(guò)調(diào)整井壁膜(側(cè)壁膜)5s的高度H5s，井壁膜(側(cè)壁膜)5s的高度H5s低于存儲(chǔ)器柵電極MG的高度HMG (H5s < HMG)。此外，為了消除對(duì)于在形成井壁膜5s時(shí)的半導(dǎo)體基板I的蝕刻損壞，也可以在形成井壁膜5s之后，進(jìn)行犧牲氧化以及犧牲氧化膜的蝕刻。接著，如圖48所示，在井壁膜5s上，通過(guò)CVD法例如以1. 6nm左右的膜厚形成氧化娃膜(沉積膜)5d。由該井壁膜5s和氧化娃膜5d構(gòu)成用于構(gòu)成絕緣膜(0N0膜)5的第I膜(下層膜)5Α。如上所述，為了使用直接隧道擦除方法，優(yōu)選構(gòu)成絕緣膜(0Ν0膜)5的第I膜(下層膜)的橫部(氧化硅膜5d)的膜厚為2nm以下。接著，如圖49所示，在氧化硅膜(沉積膜5d)5A上，通過(guò)CVD法例如以.16nm左右的膜厚堆積氮化硅膜5N。該氮化硅膜5N經(jīng)由氧化硅膜5A位于控制柵電極CG的上表面和側(cè)面的上部以及半導(dǎo)體基板I (P型阱PWl)的上部。如上所述，該氮化硅膜5N成為存儲(chǔ)單元的電荷儲(chǔ)存部，成為構(gòu)成絕緣膜(0N0膜)5的第2膜(中層膜)。接著，如圖50所示，在氮化硅膜5N上，通過(guò)CVD法例如以3nm左右的膜厚堆積氧化娃膜5B。該氧化娃膜5B經(jīng)由氧化娃膜5A和氮化娃膜5N,位于控制柵電極CG的上表面和側(cè)面的上部以及半導(dǎo)體基板I (P型阱PWl)的上部。通過(guò)以上的工序，能夠形成由第I膜(井壁膜5s以及氧化硅膜5d，氧化硅膜5A)、第2膜(氮化硅膜5N)以及第3膜(氧化硅膜5B)構(gòu)成的絕緣膜(0N0膜)5。另外，在本實(shí)施方式中，作為絕緣膜5的內(nèi)部的電荷儲(chǔ)存部(電荷儲(chǔ)存層、具有陷阱能級(jí)的絕緣膜)而形成了氮化硅膜5N，但例如也可以使用氧化鋁膜、氧化鉿膜或者氧化鉭膜等其他絕緣膜。這些膜是具有比氮化硅膜高的介電常數(shù)的高介電常數(shù)膜。此外，也可以使用具有硅納米點(diǎn)的絕緣膜而形成電荷儲(chǔ)存層。此外，在存儲(chǔ)單元區(qū)域IA中形成的絕緣膜5作為存儲(chǔ)器柵電極MG的柵極絕緣膜起作用，具有電荷保持(電荷儲(chǔ)存)功能。因此，至少具有三層的層疊結(jié)構(gòu)，且構(gòu)成為與外側(cè)的層(氧化硅膜5A、5B)的勢(shì)壘高度相比，內(nèi)側(cè)的層(氮化硅膜5N)的勢(shì)壘高度更低。接著，如圖51所不，作為導(dǎo)電性膜(導(dǎo)電體膜)而形成娃膜6。作為該娃膜6,例如使用CVD法等以約5(Γ約200nm的膜厚形成多晶硅膜。作為硅膜6，也可以堆積非晶硅膜，并實(shí)施熱處理而使其結(jié)晶化。另外，也可以根據(jù)需要而在該硅膜6中導(dǎo)入雜質(zhì)。接著，對(duì)存儲(chǔ)單元區(qū)域IA的硅膜6進(jìn)行回蝕(圖52)。之后，通過(guò)蝕刻而擦除控制柵電極CG的上部的絕緣膜5 (圖53)，但關(guān)于上述絕緣膜5的形成工序之后的工序，與在實(shí)施方式I中參照?qǐng)D23 圖38說(shuō)明的工序相同，所以在此省略其說(shuō)明。(變形例的說(shuō)明)如上所述，與在控制柵電極CG上具有氮化硅膜CP2和氧化硅膜CPl的圖45的結(jié)構(gòu)相比，也可以是如圖54所示那樣省略了氮化硅膜CP2和氧化硅膜CPl的結(jié)構(gòu)。此時(shí)，能夠適當(dāng)調(diào)整控制柵電極CG的高度，也可以將控制柵電極CG的高度設(shè)為與在設(shè)置了氮化硅膜CP2時(shí)的氮化硅膜CP2的高度成為相同程度。此外，優(yōu)選將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為控制柵電極CG的高度HCG的.90% 以上(H5s > O. 9XHCG)ο接著，以下說(shuō)明上述方式(參照?qǐng)D45等)的井壁膜5s的形狀的變形例。(變形例A)圖55是表示本實(shí)施方式的變形例A的半導(dǎo)體裝置的存儲(chǔ)單元的結(jié)構(gòu)的主要部分剖視圖。由于除了井壁膜5s的結(jié)構(gòu)之外，與上述方式(參照?qǐng)D45等)相同，所以省略其詳細(xì)的說(shuō)明。圖55所示的絕緣膜5是所謂的多層絕緣膜(0N0膜)。具體地說(shuō)，由作為第I膜(下層膜)5A的氧化硅膜、作為第2膜(中層膜)5N的氮化硅膜、作為第3膜(上層膜)5B的氧化硅膜構(gòu)成。第I膜(上層膜)5A由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成，且井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d分別由氧化硅膜構(gòu)成。第2膜5N是電荷儲(chǔ)存部。這里，在本變形例A中，井壁膜5s的側(cè)面成為了錐形形狀。換言之，井壁膜5s的膜厚從其上部到下部逐漸變大，井壁膜5s的側(cè)面與沉積膜5d (氮化硅膜(5N))所構(gòu)成的角(Θ3)大于90°。換言之，與圖43以及圖45等所示的情況相比，存儲(chǔ)器柵電極MG的角部更大地圓形化。通過(guò)設(shè)為上述結(jié)構(gòu)，能夠緩沖在存儲(chǔ)器柵電極MG的角部中的電場(chǎng)集中，能夠抑制FN隧道效應(yīng)的產(chǎn)生。由此，能夠高效地進(jìn)行擦除(空穴注入)，能夠提高擦除特性。以下說(shuō)明為了緩沖錐形角度、換言之將上部和下部的膜厚差增大的方法。 在上述方式中，在氧化硅膜(5s )的回蝕工序中，將氧化硅膜(5s )從其表面起進(jìn)行了各向異性蝕刻(圖45)，但在該蝕刻工序中，也可以加入各向同性條件而進(jìn)一步緩沖錐形角度。例如，作為在上述方式(參照?qǐng)D45等)中說(shuō)明的蝕刻氣體的CF4和CHF3的混合氣體中，將CHF3的流量設(shè)為比CF4的流量多，從而各向同性的蝕刻成分增多，能夠緩沖錐形角度。(變形例B)圖56是表示本實(shí)施方式的變形例B的半導(dǎo)體裝置的存儲(chǔ)單元的結(jié)構(gòu)的主要部分剖視圖。由于除了井壁膜5s的結(jié)構(gòu)之外，與上述方式(參照?qǐng)D45等)相同，所以省略其詳細(xì)的說(shuō)明。在上述方式、即圖45所示的結(jié)構(gòu)中，將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低(H5s < HMG、參照?qǐng)D45)，但也可以如上述圖56所示，將井壁膜(側(cè)壁膜)5s的高度H5s設(shè)為與存儲(chǔ)器柵電極MG的高度HMG相同(H5s=HMG)。在這樣的形狀的存儲(chǔ)單元中，也能夠起到在上述〈1>欄中說(shuō)明的擦除特性的提高效果，是有用的。此時(shí)，對(duì)在控制柵電極CG的上部形成的氧化硅膜(5s)進(jìn)行回蝕，直到成為與氮化硅膜(間隙絕緣膜)CP2的上部(上表面)成為相同程度。作為各向異性的蝕刻條件，例如能夠?qū)F4和CHF3的混合氣體作為蝕刻氣體，在等離子下進(jìn)行干蝕刻。之后，通過(guò)形成沉積膜(堆積膜)5d，從而形成由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成的第I膜(下層膜)5A。在該第I膜5A中，位于其下方的膜比其上方的膜的膜厚厚井壁膜(側(cè)壁膜)5s的膜厚量。(實(shí)施方式3)以下，參照附圖詳細(xì)說(shuō)明本實(shí)施方式的半導(dǎo)體裝置(半導(dǎo)體存儲(chǔ)裝置)的結(jié)構(gòu)和制造方法。結(jié)構(gòu)說(shuō)明圖57和圖58是表示本實(shí)施方式的半導(dǎo)體裝置的主要部分剖視圖，圖59是圖57的存儲(chǔ)單元部的剖視圖。首先，在本實(shí)施方式中說(shuō)明的半導(dǎo)體裝置包括非易失性存儲(chǔ)器(非易失性半導(dǎo)體存儲(chǔ)裝置、EEPR0M、閃存、非易失性存儲(chǔ)元件)以及周邊電路。非易失性存儲(chǔ)器是作為電荷儲(chǔ)存部而使用了陷阱性絕緣膜(可儲(chǔ)存電荷的絕緣膜)的存儲(chǔ)器。此外，存儲(chǔ)單元MC是分柵型的存儲(chǔ)單元。即，是連接了具有控制柵電極(選擇柵電極)CG的控制晶體管(選擇晶體管)和具有存儲(chǔ)器柵電極(存儲(chǔ)器用柵電極)MG的存儲(chǔ)器晶體管的兩個(gè)MISFET的存儲(chǔ)單元。
這里，將具備包括電荷儲(chǔ)存部(電荷儲(chǔ)存層)的柵極絕緣膜以及存儲(chǔ)器柵電極MG的MISFET (Metal Insulation Semiconductor Field Effect Transistor,金屬絕緣半導(dǎo)體場(chǎng)效應(yīng)晶體管)稱(chēng)為存儲(chǔ)器晶體管(存儲(chǔ)用晶體管)，此外，將具備柵極絕緣膜以及控制柵電極CG的MISFET稱(chēng)為控制晶體管(選擇晶體管、存儲(chǔ)單元選擇用晶體管)。周邊電路是用于驅(qū)動(dòng)非易失性存儲(chǔ)器的電路，例如由各種邏輯電路等構(gòu)成。各種邏輯電路例如由后述的η溝道型MISFETQn或ρ溝道型MISFET等構(gòu)成。此外，還形成后述的電容元件(這里是PIP :Poly-1nsulator-poly,多晶娃-絕緣層-多晶娃)C等。如圖57和圖58所示，本實(shí)施方式的半導(dǎo)體裝置具備在半導(dǎo)體基板I的存儲(chǔ)單元區(qū)域Al配置的非易失性存儲(chǔ)器的存儲(chǔ)單元MC ;在周邊電路區(qū)域2A配置的η溝道型MISFETQn ；以及在周邊電路區(qū)域3Α配置的電容元件C。圖57表示共·享漏極區(qū)·域(MD)的兩個(gè)存儲(chǔ)單元MC的主要部分剖視圖，圖58的左部表示η溝道型MISFETQn的主要部分剖視圖，圖58的右部表示電容元件C的主要部分剖視圖。如圖57所示，兩個(gè)存儲(chǔ)單元夾著漏極區(qū)域(MD (8b))大致對(duì)稱(chēng)地配置。另外，在存儲(chǔ)單元區(qū)域IA還配置了多個(gè)存儲(chǔ)單元MC。例如，在圖57所示的存儲(chǔ)單元區(qū)域IA的左側(cè)的存儲(chǔ)單元MC的進(jìn)一步左側(cè)，沿著圖57中的左右方向(柵極長(zhǎng)度方向)，以源極區(qū)域(MS)以及共享的漏極區(qū)域(MD)交替地配置的方式配置存儲(chǔ)單元MC，從而構(gòu)成存儲(chǔ)單元串。此外，在與圖57的紙面垂直的方向(柵極寬度方向)上，也配置了多個(gè)存儲(chǔ)單元串。由此，多個(gè)存儲(chǔ)單元MC形成為陣列狀。如圖58所示，在半導(dǎo)體基板(半導(dǎo)體晶片)1中形成了用于分離元件的元件分離區(qū)域2，從通過(guò)該元件分離區(qū)域2劃分(分離)的活性區(qū)域中露出ρ型阱PW2。另外，雖然在存儲(chǔ)單元區(qū)域IA中示出的截面部(圖57)中沒(méi)有出現(xiàn)元件分離區(qū)域2，但陣列狀地形成存儲(chǔ)單元MC的存儲(chǔ)單元區(qū)域整體(P型阱PWl)通過(guò)元件分離區(qū)域2而劃分。此外，例如在存儲(chǔ)單元串之間(其中，除了源極區(qū)域(MS)之外)配置元件分離區(qū)域2等，在需要電分離的部位適當(dāng)?shù)嘏渲迷蛛x區(qū)域2。此外，電容元件C在元件分離區(qū)域2上形成。首先，說(shuō)明存儲(chǔ)單元區(qū)域IA的存儲(chǔ)單元MC的結(jié)構(gòu)(參照?qǐng)D57、圖59)。存儲(chǔ)單元MC包括在半導(dǎo)體基板I (P型阱PWl)的上方配置的控制柵電極(第I柵電極)CG ;以及在半導(dǎo)體基板I (ρ型阱PWl)的上方配置且與控制柵電極CG相鄰的存儲(chǔ)器柵電極(第2柵電極)MG。在該控制柵電極CG的上部，配置了薄的氧化硅膜CPl以及氮化硅膜(間隙絕緣膜)CP2。存儲(chǔ)單元MC還包括在控制柵電極CG與半導(dǎo)體基板I (ρ型阱PWl)之間配置的絕緣膜3 ;在存儲(chǔ)器柵電極MG與半導(dǎo)體基板I (P型阱PWl)之間配置且在存儲(chǔ)器柵電極MG與控制柵電極CG之間配置的絕緣膜5。此外，存儲(chǔ)單元MC還包括在半導(dǎo)體基板I的P型阱PWl中形成的源極區(qū)域MS以及漏極區(qū)域MD?？刂茤烹姌OCG以及存儲(chǔ)器柵電極MG以在它們的相對(duì)側(cè)面(側(cè)壁)之間經(jīng)由絕緣膜5的狀態(tài)，在半導(dǎo)體基板I的主面上沿著圖57中的左右方向(柵極長(zhǎng)度方向)排列配置?？刂茤烹姌OCG以及存儲(chǔ)器柵電極MG的延伸方向是與圖57的紙面垂直的方向(柵極寬度方向)。控制柵電極CG以及存儲(chǔ)器柵電極MG在漏極區(qū)域MD和源極區(qū)域MS之間的半導(dǎo)體基板I (P型阱PWl)的上部經(jīng)由絕緣膜3、5 (其中，控制柵電極CG經(jīng)由絕緣膜3，存儲(chǔ)器柵電極MG經(jīng)由絕緣膜5)而形成。存儲(chǔ)器柵電極MG位于源極區(qū)域MS側(cè)，控制柵電極CG位于漏極區(qū)域MD側(cè)。另外，在本說(shuō)明書(shū)中，以動(dòng)作時(shí)為基準(zhǔn)定義了源極區(qū)域MS以及漏極區(qū)域MD。將在后述的寫(xiě)入動(dòng)作時(shí)施加高電壓的半導(dǎo)體區(qū)域統(tǒng)一稱(chēng)為源極區(qū)域MS，將在寫(xiě)入動(dòng)作時(shí)施加低電壓的半導(dǎo)體區(qū)域統(tǒng)一稱(chēng)為漏極區(qū)域MD。控制柵電極CG與存儲(chǔ)器柵電極MG在它們之間經(jīng)由絕緣膜5而相互相鄰，在控制柵電極CG的側(cè)壁部經(jīng)由絕緣膜5以井壁隔離狀配置存儲(chǔ)器柵電極MG。此外，絕緣膜5延伸于存儲(chǔ)器柵電極MG與半導(dǎo)體基板I (P型阱PWl)之間的區(qū)域以及存儲(chǔ)器柵電極MG與控制柵電極CG之間的區(qū)域的兩個(gè)區(qū)域。如后所述，該絕緣膜5由多個(gè)絕緣膜的層疊膜構(gòu)成。在控制柵電極CG與半導(dǎo)體基板I (P型阱PWl)之間形成的絕緣膜3 (即，控制柵電極CG之下的絕緣膜3)作為控制晶體管的柵極絕緣膜起作用，在存儲(chǔ)器柵電極MG與半導(dǎo)體基板I (ρ型阱PWl)之間的絕緣膜5 (即，存儲(chǔ)器柵電極MG之下的絕緣膜5)作為存儲(chǔ)器晶體管的柵極絕緣膜(在內(nèi)部具有電荷儲(chǔ)存部的柵極絕緣膜)起作用。絕緣膜3例如能夠由氧化硅膜或者氮氧化硅膜等形成。此外，作為絕緣膜3，還可以使用上述氧化硅膜或者氮氧化硅膜等以外的、氧化鉿膜、氧化鋁膜(氧化鋁)或者氧化鉭膜等，具有比氮化硅膜高的介電常數(shù)的金屬氧化膜。 絕緣膜5是具有電荷阻擋膜和電荷儲(chǔ)存膜的多層絕緣膜。這里，使用ONO(oxide-nitride-oxide,氧化物-氮化物_氧化物)膜。具體地說(shuō)，由作為第I膜(下層膜)5A的氧化硅膜、作為第2膜(中層膜)5N的氮化硅膜、作為第3膜(上層膜)5B的氮氧化硅膜(SiON)構(gòu)成。第I膜(下層膜)5A由井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d的層疊膜構(gòu)成，且井壁膜(側(cè)壁膜)5s和沉積膜(堆積膜)5d分別由氧化硅膜構(gòu)成。第2膜5N是電荷儲(chǔ)存部。第I膜(下層膜)5A包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部);位于半導(dǎo)體基板I (P型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。換言之，第I膜5A是從控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間到半導(dǎo)體基板I與存儲(chǔ)器柵電極MG的底部之間連續(xù)地形成的絕緣膜。該第I膜5A的縱部由井壁膜5s和沉積膜5d的縱部的層疊部構(gòu)成，橫部由沉積膜5d的橫部構(gòu)成。此外，第2膜(中層膜)5N配置在第I膜5A上，且包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部);位于半導(dǎo)體基板I (P型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。換言之，第2膜5N是從控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間到半導(dǎo)體基板I與存儲(chǔ)器柵電極MG的底部之間連續(xù)地形成的絕緣膜。此外，換言之，第2膜5N包括位于第I膜5A的縱部與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部)；位于第I膜5A的橫部與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。此外，第3膜5B包括位于控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部)；位于半導(dǎo)體基板I (P型阱PWl)與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。換言之，第3膜5B是從控制柵電極CG的側(cè)壁與存儲(chǔ)器柵電極MG的側(cè)壁之間到半導(dǎo)體基板I與存儲(chǔ)器柵電極MG的底部之間連續(xù)地形成的絕緣膜。此外，換言之，第3膜5B包括位于第2膜5N的縱部與存儲(chǔ)器柵電極MG的側(cè)壁之間的縱部(垂直部)；位于第2膜5N的橫部與存儲(chǔ)器柵電極MG的底部(底面)之間的橫部(水平部)。
從存儲(chǔ)器柵電極MG經(jīng)由所述第3膜(隧道膜)5B的角部，空穴(hole)通過(guò)FN隧道效應(yīng)而注入到第2膜(電荷儲(chǔ)存部)5N，進(jìn)行寫(xiě)入電荷儲(chǔ)存部中的電子的擦除動(dòng)作。關(guān)于存儲(chǔ)單元的動(dòng)作在后面敘述。因此，優(yōu)選第3膜(隧道膜)5B的膜厚為5nm以上且15nm以下。作為該第3膜(隧道膜)5B，也可以使用氧化硅膜，但通過(guò)使用氮氧化硅膜，勢(shì)壘高度減小。由此，通過(guò)減小電膜厚，空穴的注入(透過(guò))變得容易，能夠提高擦除特性。此外，由于在擦除動(dòng)作時(shí)，阻止來(lái)自半導(dǎo)體基板I (P型阱PWl)的電子的注入，所以?xún)?yōu)選第I膜(沉積膜5d) 5A的膜厚為2nm以上。此外，從動(dòng)作電壓的低電壓化的觀點(diǎn)出發(fā)，優(yōu)選第I膜(沉積膜5d) 5A的膜厚為6nm以下。此外，井壁膜(側(cè)壁膜)5s的高度H5s設(shè)定為比存儲(chǔ)器柵電極MG的高度HMG低。優(yōu)選地，井壁膜(側(cè)壁膜)5s的高度H5s為第I膜5A的沉積膜5d的膜厚以上的膜厚且絕緣膜5的膜厚(除了井壁膜5s之外的ONO的總膜厚)以下的膜厚。具體地說(shuō)，優(yōu)選為IOnm以上且20nm以下。此外，優(yōu)選地，井壁膜(側(cè)壁膜)5s的寬度W5s為第I膜5A的沉積膜5d的膜厚以上的膜厚且絕緣膜5的膜厚(0N0的總膜厚)以下的膜厚。具體地說(shuō)，優(yōu)選為IOnm以上且20nm以下。這樣，通過(guò)將井壁膜(側(cè)壁膜)5s的高度H5s和寬度W5s設(shè)為第I膜5A的沉積膜5d的膜厚以上例如IOnm以上，從而能夠高精度地加工井壁膜(側(cè)壁膜)5s。此外，通過(guò)將井壁膜(側(cè)壁膜)5s的高度H5s和寬度W5s設(shè)為絕緣膜5的膜厚(0N0的總膜厚)以下的膜厚例如20nm以下，從而能夠穩(wěn)定地提高寫(xiě)入動(dòng)作(電子的注入)和上述擦除動(dòng)作(空穴的注入)的雙方的特性。另外，在上述中，作為絕緣膜5的形狀，與在圖59等中示出的一側(cè)的存儲(chǔ)單元對(duì)應(yīng)地說(shuō)明了各個(gè)層疊膜(5A、5N、5B)的形狀，但例如在圖57中示出的左側(cè)的存儲(chǔ)單元中，各個(gè)層疊膜的形狀成為夾著漏極區(qū)域(MD (Sb))大致線(xiàn)對(duì)稱(chēng)的形狀。由此，通過(guò)將氮化硅膜(5N)設(shè)為由氧化硅膜(5A)和氧化硅膜(5B)夾著的結(jié)構(gòu)，能夠?qū)Φ枘?5N)儲(chǔ)存電荷。換言之，在絕緣膜5中氮化硅膜(5N)是用于儲(chǔ)存電荷的絕緣膜，作為電荷儲(chǔ)存層(電荷儲(chǔ)存部)起作用。即，氮化硅膜(5N)是在絕緣膜5中形成的陷阱性絕緣膜，位于氮化硅膜(5N)的上下的氧化硅膜(5A、5B)作為電荷阻塞層(電荷阻塞膜、電荷閉塞層)起作用。該氧化硅膜(5A)、氮化硅膜(5N)以及氧化硅膜(5B)的層疊膜也被稱(chēng)為ONO膜。另外，這里是將絕緣膜5作為ONO膜進(jìn)行了說(shuō)明，但若由具有電荷儲(chǔ)存功能的絕緣膜構(gòu)成第2膜5N、使用與第2膜5N不同的絕緣膜構(gòu)成第I膜5A以及第3膜5B (5s、5d)，則也可以是其他絕緣膜的組合。例如，作為具有電荷儲(chǔ)存功能的絕緣膜(電荷儲(chǔ)存層)，例如可以使用氧化鋁膜、氧化鉿膜或者氧化鉭膜等絕緣膜。這些膜是具有比氮化硅膜高的介電常數(shù)的高介電常數(shù)膜。此外，也可以將具有硅納米點(diǎn)的絕緣膜作為電荷儲(chǔ)存層而使用。在上述絕緣膜5中，存儲(chǔ)器柵電極MG與半導(dǎo)體基板I (P型阱PWl)之間的絕緣膜5，以保持了電荷(電子)的狀態(tài)或者未保持電荷的狀態(tài)，作為存儲(chǔ)器晶體管的柵極絕緣膜起作用。此外，存儲(chǔ)器柵電極MG與控制柵電極CG之間的絕緣膜5作為用于將存儲(chǔ)器柵電極MG與控制柵電極CG之間絕緣(電分離)的絕緣膜起作用。在存儲(chǔ)器柵電極MG的下方的絕緣膜5的下方，形成存儲(chǔ)器晶體管的溝道區(qū)域，在控制柵電極CG的下方的絕緣膜3的下方，形成控制晶體管的溝道區(qū)域。在控制柵電極CG的下方的絕緣膜3的下方的控制晶體管的溝道形成區(qū)域中，根據(jù)需要而形成用于調(diào)整控制晶體管的閾值的半導(dǎo)體區(qū)域(P型半導(dǎo)體區(qū)域或者η型半導(dǎo)體區(qū)域)。在存儲(chǔ)器柵電極MG的下方的絕緣膜5的下方的存儲(chǔ)器晶體管的溝道形成區(qū)域中，根據(jù)需要而形成用于調(diào)整存儲(chǔ)器晶體管的閾值的半導(dǎo)體區(qū)域(P型半導(dǎo)體區(qū)域或者η型半導(dǎo)體區(qū)域)。如上所述，在寫(xiě)入動(dòng)作時(shí)，源極區(qū)域MS是施加高電壓的半導(dǎo)體區(qū)域，漏極區(qū)域MD是施加低電壓的半導(dǎo)體區(qū)域。這些區(qū)域MS、MD由導(dǎo)入了 η型雜質(zhì)的半導(dǎo)體區(qū)域(η型雜質(zhì)擴(kuò)散層)構(gòu)成。漏極區(qū)域MD是LDD (lightly doped drain,輕摻雜漏極)結(jié)構(gòu)的區(qū)域。S卩，漏極區(qū)域MD包括n_型半導(dǎo)體區(qū)域(低濃度雜質(zhì)擴(kuò)散層)7b、和具有比n_型半導(dǎo)體區(qū)域7b高的雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域(高濃度雜質(zhì)擴(kuò)散層)Sb。與n_型半導(dǎo)體區(qū)域7b相比，n+型半導(dǎo)體區(qū)域8b的結(jié)深度深且雜質(zhì)濃度高。此外，源極區(qū)域MS也是LDD結(jié)構(gòu)的區(qū)域。即，源極區(qū)域MS包括n_型半導(dǎo)體區(qū)域(低濃度雜質(zhì)擴(kuò)散層)7a、和具有比n_型半導(dǎo)體區(qū)域7a高的雜質(zhì)濃度的η.型半導(dǎo)體區(qū)域(高濃度雜質(zhì)擴(kuò)散層)8a。與n_型半導(dǎo)體區(qū)域7a相比，n+型半導(dǎo)體區(qū)域8a的結(jié)深度深且雜質(zhì)濃度高。 在存儲(chǔ)器柵電極MG以及控制柵電極CG的合成圖案的側(cè)壁部，形成了由氧化硅等絕緣體(氧化硅膜、絕緣膜)構(gòu)成的側(cè)壁絕緣膜(井壁、井壁隔離)SW。S卩，在經(jīng)由絕緣膜5與控制柵電極CG相鄰的一側(cè)的相反側(cè)的存儲(chǔ)器柵電極MG的側(cè)壁(側(cè)面)上以及經(jīng)由絕緣膜5與存儲(chǔ)器柵電極MG相鄰的一側(cè)的相反側(cè)的控制柵電極CG的側(cè)壁(側(cè)面)上，形成了側(cè)壁絕緣膜SW。源極區(qū)域MS的n_型半導(dǎo)體區(qū)域7a對(duì)于存儲(chǔ)器柵電極MG的側(cè)壁以自對(duì)準(zhǔn)地形成，n+型半導(dǎo)體區(qū)域8a對(duì)于存儲(chǔ)器柵電極MG側(cè)的側(cè)壁絕緣膜SW的側(cè)面以自對(duì)準(zhǔn)地形成。因此，低濃度的n_型半導(dǎo)體區(qū)域7a形成在存儲(chǔ)器柵電極MG側(cè)的側(cè)壁絕緣膜SW的下方。此夕卜，高濃度的n+型半導(dǎo)體區(qū)域8a形成在低濃度的η—型半導(dǎo)體區(qū)域7a的外側(cè)。因此，低濃度的η—型半導(dǎo)體區(qū)域7a形成為與存儲(chǔ)器晶體管的溝道區(qū)域相鄰，高濃度的n+型半導(dǎo)體區(qū)域8a形成為接觸到低濃度的n_型半導(dǎo)體區(qū)域7a，且從存儲(chǔ)器晶體管的溝道區(qū)域隔著n_型半導(dǎo)體區(qū)域7a的間隔。漏極區(qū)域MD的n_型半導(dǎo)體區(qū)域7b對(duì)于控制柵電極CG的側(cè)壁以自對(duì)準(zhǔn)地形成，n+型半導(dǎo)體區(qū)域8b對(duì)于控制柵電極CG側(cè)的側(cè)壁絕緣膜SW的側(cè)面以自對(duì)準(zhǔn)地形成。因此，低濃度的n_型半導(dǎo)體區(qū)域7b形成在控制柵電極CG側(cè)的側(cè)壁絕緣膜SW的下方。此外，高濃度的n+型半導(dǎo)體區(qū)域Sb形成在低濃度的n_型半導(dǎo)體區(qū)域7b的外側(cè)。因此，低濃度的n_型半導(dǎo)體區(qū)域7b形成為與控制晶體管的溝道區(qū)域相鄰，高濃度的n+型半導(dǎo)體區(qū)域Sb形成為接觸到低濃度的n_型半導(dǎo)體區(qū)域7b，且從控制晶體管的溝道區(qū)域隔著n_型半導(dǎo)體區(qū)域7b的間隔。雖然控制柵電極CG由導(dǎo)電性膜(導(dǎo)電體膜)構(gòu)成，但優(yōu)選是由多晶硅膜這樣的硅膜4構(gòu)成。娃膜4例如是η型的娃膜(導(dǎo)入了 η型雜質(zhì)的多晶娃膜、摻雜聚娃膜),導(dǎo)入η型雜質(zhì)而成為了低電阻率。存儲(chǔ)器柵電極MG由導(dǎo)電性膜(導(dǎo)電體膜)構(gòu)成，如圖57和圖58所不，例如由多晶硅膜這樣的硅膜6形成。在該存儲(chǔ)器柵電極MG中，也可以含有雜質(zhì)例如η型雜質(zhì)。其中，在存儲(chǔ)器柵電極MG的下部，優(yōu)選η型雜質(zhì)的濃度小，優(yōu)選是本征半導(dǎo)體(雜質(zhì)濃度極小的半導(dǎo)體、非摻雜的半導(dǎo)體)。這樣，通過(guò)減小存儲(chǔ)器柵電極MG的下部的η型雜質(zhì)的濃度，從而在擦除動(dòng)作時(shí)，不會(huì)將空穴與從η型雜質(zhì)產(chǎn)生的電子進(jìn)行再結(jié)合，高效地注入到第2膜(電荷儲(chǔ)存部)5Ν，注入到電荷儲(chǔ)存部。在存儲(chǔ)器柵電極MG的上部(上表面)和η+型半導(dǎo)體區(qū)域8a以及n+型半導(dǎo)體區(qū)域8b的上表面(表面),形成了金屬娃化物層(金屬娃化物膜)11。金屬娃化物層11例如由鈷娃化物層或者鎳硅化物層等構(gòu)成。通過(guò)金屬硅化物層11，能夠?qū)U(kuò)散電阻或接觸電阻設(shè)為低電阻化。此外，從盡可能防止存儲(chǔ)器柵電極MG與控制柵電極CG之間的短路的觀點(diǎn)出發(fā)，也有在存儲(chǔ)器柵電極MG和控制柵電極CG的一方或者雙方的上部不形成金屬硅化物層11的情況。接著，說(shuō)明周邊電路區(qū)域2A的η溝道型MISFETQn。如圖58的左側(cè)所示，η溝道型MISFETQn配置在周邊電路區(qū)域2A。該η溝道型MISFETQn包括在半導(dǎo)體基板I (ρ型阱PW2)的上方配置的柵電極GE、在柵電極GE與半導(dǎo)體基板I (ρ型阱PW2)之間配置的絕緣膜3、在柵電極GE的兩側(cè)的半導(dǎo)體基板I (ρ型阱PW2)中形成的源極、漏極區(qū)域(7、8)。柵電極GE的延伸方向?yàn)榕c圖57的紙面垂直的方向(柵極寬度方向)。在柵電極GE與半導(dǎo)體基板I (ρ型阱PW2)之間配置的絕緣膜3作為η溝道型MISFETQn的柵極絕緣膜起作用。在柵電極GE的下方的絕緣膜3的下方，形成η溝道型MISFETQn的溝道區(qū)域。源極、漏極區(qū)域(7、8)具有LDD結(jié)構(gòu)，且由η+型半導(dǎo)體區(qū)域8和η_型半導(dǎo)體區(qū)域7構(gòu)成。與η_型半導(dǎo)體區(qū)域7相比，η.型半導(dǎo)體區(qū)域8的結(jié)深度深且雜質(zhì)濃度高。在柵電極GE的側(cè)壁部，形成了由氧化硅等絕緣體(氧化硅膜、絕緣膜)構(gòu)成的側(cè)壁絕緣膜(井壁、井壁隔離)SW 。η_型半導(dǎo)體區(qū)域7對(duì)于柵電極GE的側(cè)壁以自對(duì)準(zhǔn)地形成。因此，低濃度的η_型半導(dǎo)體區(qū)域7形成在柵電極GE的側(cè)壁部的側(cè)壁絕緣膜SW的下方。因此，低濃度的η_型半導(dǎo)體區(qū)域7形成為與MISFET的溝道區(qū)域相鄰。此外，η+型半導(dǎo)體區(qū)域8對(duì)于側(cè)壁絕緣膜SW的側(cè)面以自對(duì)準(zhǔn)地形成。由此，低濃度的η—型半導(dǎo)體區(qū)域7形成為與MISFET的溝道區(qū)域相鄰，高濃度的η+型半導(dǎo)體區(qū)域8形成為接觸到低濃度的η_型半導(dǎo)體區(qū)域7，且從MISFET的溝道區(qū)域隔著η—型半導(dǎo)體區(qū)域7的間隔。雖然柵電極GE由導(dǎo)電性膜(導(dǎo)電體膜)構(gòu)成，但例如與上述控制柵電極CG同樣地，優(yōu)選是由η型多晶硅膜(導(dǎo)入了 η型雜質(zhì)的多晶硅膜、摻雜聚硅膜)這樣的硅膜4構(gòu)成。在柵電極GE的上部(上表面)和η+型半導(dǎo)體區(qū)域8的上表面(表面)形成了金屬硅化物層11。金屬硅化物層11例如由鈷硅化物層或者鎳硅化物層等構(gòu)成。通過(guò)金屬硅化物層11，能夠?qū)U(kuò)散電阻或接觸電阻設(shè)為低電阻化。接著，說(shuō)明周邊電路區(qū)域3Α的電容元件C。如圖58的右側(cè)所示，電容元件C配置在周邊電路區(qū)域3Α。在這里，該電容元件C具有PIP結(jié)構(gòu)。具體地說(shuō)，具有上部電極Pa和下部電極？13，在這些電極之間作為電容絕緣膜而配置了上述絕緣膜5(54(58、5(1)、5隊(duì)58)。與上述柵電極GE和上述控制柵電極CG相同地，下部電極Pb由η型多晶硅膜(導(dǎo)入了 η型雜質(zhì)的多晶娃膜、摻雜聚娃膜)這樣的娃膜4構(gòu)成。此外，與上述存儲(chǔ)器柵電極MG相同地,上部電極Pa由多晶硅膜這樣的硅膜6構(gòu)成。另外，在下部電極Pb的下層配置了絕緣膜(3)。此外，在上部電極Pa的表面配置了金屬硅化物層11。
在下部電極Pb的上表面配置了絕緣膜5 (5A(5d)、5N、5B)，在下部電極Pb的側(cè)面配置了絕緣膜5 (5A (5s、5d)、5N、5B)。這里，在下部電極Pb的側(cè)面，以覆蓋絕緣膜5的方式配置上部電極Pa，在上部電極Pa中從下部電極Pb的側(cè)面向半導(dǎo)體基板I上延伸的部分具有角部，在這個(gè)部分容易集中電場(chǎng)，所以存在電容元件C的可靠性降低的顧慮。但是，如本實(shí)施方式的電容元件C這樣，通過(guò)在下部電極Pb的側(cè)面配置絕緣膜5 (5s)，能夠緩沖下部電極的角部中的電場(chǎng)，且能夠提高電容元件C的可靠性。此外，通過(guò)在下部電極Pb的側(cè)面配置絕緣膜5，從而電容元件C的側(cè)面的電容值減小，只有下部電極Pb與上部電極Pa在平面上重疊的區(qū)域作為電容產(chǎn)生貢獻(xiàn)，所以電容元件C的電容的設(shè)計(jì)值中的誤差減小，能夠提高半導(dǎo)體裝置的合格率。動(dòng)作說(shuō)明圖60是存儲(chǔ)單元MC的等效電路圖。如圖所示，在漏極區(qū)域(MD)與源極區(qū)域(MS)之間，存儲(chǔ)器晶體管和控制晶體管串聯(lián)連接，構(gòu)成一個(gè)存儲(chǔ)單元。圖61是表示在本實(shí)施方式的“寫(xiě)入”、“擦除”以及“讀出”時(shí)對(duì)于選擇存儲(chǔ)單元的各個(gè)部位的電壓的施加條件的一例的表。在圖61的表中，記載了在“寫(xiě)入”、“擦除”以及“讀出”時(shí)的各個(gè)時(shí)期，對(duì)存儲(chǔ)器柵電極MG施加的電壓Vmg、對(duì)源極區(qū)域(源極區(qū)域MS)施加的電壓Vs、對(duì)控制柵電極CG施加的電壓Vcg、對(duì)漏極區(qū)域(漏極區(qū)域MD)施加的電壓Vd (例如，Vdd=L 5V)以及對(duì)ρ型阱PWl施加的電壓Vb。另外，在圖61的表中示出的是電壓的施加條件的優(yōu)選的一例，并不限定于此，可以根據(jù)需要進(jìn)行各種變更。此外，在本實(shí)施方式中，將作為對(duì)于存儲(chǔ)器晶體管的絕緣膜5中的電荷儲(chǔ)存層(電荷儲(chǔ)存部)的氮化硅膜(5N)的電子的注入定義為“寫(xiě)入”，將空穴(hole)的注入定義為“擦除”。寫(xiě)入方式能夠使用被稱(chēng)為所謂的SSI(Source Side Injection,源極側(cè)注入)方式的熱電子寫(xiě)入。例如將圖61的“寫(xiě)入”欄中所示的電壓施加到要進(jìn)行寫(xiě)入的選擇存儲(chǔ)單元的各個(gè)部位，并對(duì)選擇存儲(chǔ)單元的 絕緣膜5中的氮化娃膜(5N)中注入電子(electron)。熱電子在兩個(gè)柵電極(存儲(chǔ)器柵電極MG以及控制柵電極CG)之間的下方的溝道區(qū)域(源極、漏極之間)產(chǎn)生，對(duì)作為存儲(chǔ)器柵電極MG的下方的絕緣膜5中的電荷儲(chǔ)存層(電荷儲(chǔ)存部)的氮化硅膜(5N)注入熱電子。被注入的熱電子(電子)被捕獲到絕緣膜5中的氮化硅膜(5N)中的陷阱能級(jí)，其結(jié)果，存儲(chǔ)器晶體管的閾值電壓上升。擦除方法能夠使用利用了 FN隧道效應(yīng)的從存儲(chǔ)器柵電極MG側(cè)注入空穴的擦除方式。詳細(xì)的在后面敘述。在使用了這樣的擦除方法的情況下，與使用了所謂的BTBT(Band-To-BandTunneling,帶間隧道效應(yīng))擦除的情況(參照?qǐng)D6 (B))相比，能夠降低耗電流。在讀出時(shí)，例如將圖61的“讀出”欄所示的電壓施加到要進(jìn)行讀出的選擇存儲(chǔ)單元的各個(gè)部位。通過(guò)將在讀出時(shí)對(duì)存儲(chǔ)器柵電極MG施加的電壓Vmg設(shè)為寫(xiě)入狀態(tài)中的存儲(chǔ)器晶體管的閾值電壓與擦除狀態(tài)中的存儲(chǔ)器晶體管的閾值電壓之間的值，從而能夠根據(jù)在存儲(chǔ)單元中是否流過(guò)電流來(lái)判別寫(xiě)入狀態(tài)和擦除狀態(tài)。圖62是表示本實(shí)施方式以及比較例的存儲(chǔ)單元部的擦除狀態(tài)的主要部分剖視圖。圖63是示意性地表示本實(shí)施方式以及比較例的存儲(chǔ)單元部的擦除工序時(shí)的空穴的分布的剖視圖。圖62 (A)表示本實(shí)施方式的比較例的存儲(chǔ)單元部的擦除狀態(tài)。在該比較例中，如圖所示，成為省略了井壁膜5s的結(jié)構(gòu)。在該比較例的存儲(chǔ)單元中，說(shuō)明使用了從半導(dǎo)體基板側(cè)注入空穴的擦除方式(第I隧道擦除方式)的情況。此時(shí)，對(duì)存儲(chǔ)器柵電極MG (Vmg)例如施加一 IlV的負(fù)電位，將ρ型阱PWl (Vb)例如設(shè)為OV (參照?qǐng)D5)。由此，經(jīng)由氮化硅膜(5N)，通過(guò)直接隧道效應(yīng)而產(chǎn)生的空穴(h)注入到電荷儲(chǔ)存部(絕緣膜5中的氮化硅膜(5N))，抵消氮化硅膜(5N)中的電子(electron)，或者，注入的空穴被捕獲到氮化硅膜(5N)中的陷阱能級(jí)。由此，存儲(chǔ)器晶體管的閾值電壓下降(成為擦除狀態(tài))。此時(shí)，在實(shí)施方式I和2中，為了抑制從存儲(chǔ)器柵電極MG側(cè)注入電子(e)而設(shè)置了井壁膜5s (參照?qǐng)D7、 圖45等)。另一方面，在本實(shí)施方式的存儲(chǔ)單元部中，能夠使用從存儲(chǔ)器柵電極MG側(cè)注入空穴的擦除方式(第2隧道擦除方式)。此時(shí)，例如對(duì)存儲(chǔ)器柵電極MG(Vmg)例如施加+12V的正電位，將P型阱PWl (Vb)例如設(shè)為OV (參照?qǐng)D61)。由此，經(jīng)由氮化硅膜(5N)，通過(guò)FN隧道效應(yīng)而產(chǎn)生的空穴(h)注入到電荷儲(chǔ)存部(絕緣膜5中的氮化硅膜(5N))，抵消氮化硅膜(5N)中的電子(election)，或者，注入的空穴被捕獲到氮化硅膜(5N)中的陷阱能級(jí)。由此，存儲(chǔ)器晶體管的閾值電壓下降(成為擦除狀態(tài))。此時(shí)，為了抑制從半導(dǎo)體基板側(cè)通過(guò)FN隧道而注入電子(e)，優(yōu)選將氮化硅膜(5N)的下層的氧化硅膜(5A)的膜厚設(shè)為2nm以上6nm以下，將Vmg與Vb的電位差設(shè)為8 16V。此外，通過(guò)在本實(shí)施方式的存儲(chǔ)單元部中設(shè)置井壁膜5s，能夠分散電場(chǎng)的集中部位，在更寬的溝道區(qū)域(寬度Db)中注入空穴，擦除特性提高。S卩，如示意性地表示本實(shí)施方式以及比較例的存儲(chǔ)單元部的擦除工序時(shí)的空穴的分布的圖63所示，在比較例的存儲(chǔ)單元部中，氮化硅膜(5N)的角部(圖中的虛線(xiàn)圈部)為I處，其角度Qa成為90°左右。另一方面，在設(shè)置了井壁膜5s的本實(shí)施方式中，氮化娃膜(5N)的角部(圖中的虛線(xiàn)圈部)分散為2處，其角度0b大于90°。因此，在比較例的存儲(chǔ)單元部中，空穴分布區(qū)域hA窄，空穴被集中注入。將空穴分布區(qū)域hA的柵極長(zhǎng)度方向(圖的左右方向)的寬度設(shè)為Da。即，空穴分布區(qū)域hA中的每單位體積的空穴的量(空穴濃度)增大。此外，該空穴濃度在角部中大，且隨著遠(yuǎn)離角部而減小。另一方面，在本實(shí)施方式的存儲(chǔ)單元部中，空穴分布區(qū)域hA比上述比較例的情況更寬(Db > Da)。換言之，在更寬的溝道區(qū)域中產(chǎn)生擦除(FN擦除)。此外，雖然空穴濃度減小，但氮化硅膜(5N)的角部(圖中的虛線(xiàn)圈部)分散為2處，從而在溝道區(qū)域中空穴濃度的濃度差被緩沖，與比較例的情況相比，空穴濃度的分布更加均勻化。因此，能夠在更加寬闊的溝道區(qū)域中進(jìn)行更加均勻的空穴的注入，能夠提高擦除特性。尤其隨著存儲(chǔ)單元部的微細(xì)化，存儲(chǔ)器柵電極MG的柵極長(zhǎng)度傾向于縮小。由此，即使是在存儲(chǔ)器柵電極MG的柵極長(zhǎng)度成為微細(xì)化的情況下，也能夠通過(guò)在更加寬闊的溝道區(qū)域中進(jìn)行更加均勻的空穴的注入，從而能夠提高存儲(chǔ)單元部的擦除特性。這樣，在本實(shí)施方式中采用了上述第2隧道擦除方式的情況下，設(shè)為具有上述井壁膜5s的結(jié)構(gòu)，從而能夠提高其擦除特性。當(dāng)然，通過(guò)在本實(shí)施方式的結(jié)構(gòu)中設(shè)置井壁膜5s，在存儲(chǔ)器柵電極MG的角部與半導(dǎo)體基板(PWl)之間，能夠加大絕緣膜5的角部的上表面和下表面的距離Dl (參照?qǐng)D59)。因此，即使是在使用了上述第I隧道擦除方式的情況下，也能夠如在實(shí)施方式I和2中詳細(xì)說(shuō)明地那樣，緩沖角部中的電場(chǎng)集中，能夠提高擦除特性。制法說(shuō)明接著，參照?qǐng)D64 圖93，說(shuō)明本實(shí)施方式的半導(dǎo)體裝置的制造方法的同時(shí)進(jìn)一步明確該半導(dǎo)體裝置的結(jié)構(gòu)。圖64 圖93是表示本實(shí)施方式的半導(dǎo)體裝置的制造工序的主要部分剖視圖。其中，圖70 圖77是存儲(chǔ)單元區(qū)域的主要部分剖視圖。另外，如上所述，IA表示存儲(chǔ)單元區(qū)域，2A以及3A表示周邊電路區(qū)域，在2A中形成了 η溝道型MISFETQn，在3A中形成了電容元件C。首先，如圖64和圖65所示，作為半導(dǎo)體基板(半導(dǎo)體晶片)1，準(zhǔn)備例如由具有約f約10 Ω cm的電阻率的ρ型的單晶硅構(gòu)成的硅基板。另外，也可以使用硅基板以外的半導(dǎo)體基板I。接著，在半導(dǎo)體基板I的主面形成元件分離區(qū)域2。例如，通過(guò)在半導(dǎo)體基板I中形成元件分離槽，在該元件分離槽的內(nèi)部埋入絕緣膜，從而形成元件分離區(qū)域2(圖65)。這樣的元件分離法被稱(chēng)為STI (Shallow Trench Isolation,淺溝槽隔離)法。除此之外,還可以使用LOCOS (Local Oxidization of Silicon,娃的局部氧化)法等形成元件分離區(qū)域2。另外，雖然在存儲(chǔ)單元區(qū)域IA中示出的截面部(圖64)中沒(méi)有出現(xiàn)元件分離區(qū)域2，但可以如上所述那樣配置元件分離區(qū)域2等，在需要電分離的部位適當(dāng)?shù)嘏渲迷蛛x區(qū)域2。接著，在半導(dǎo)體基板I的存儲(chǔ)單元區(qū)域IA中形成P型阱PWl，在半導(dǎo)體基板I的周邊電路區(qū)域2A中形成ρ型阱PW2。P型阱PW1、PW2是通過(guò)將ρ型雜質(zhì)(例如，硼(B)等)進(jìn)行離子注入而形成。另外，在這里，如圖65所示，在周邊電路區(qū)域3Α中形成的元件分離區(qū)域2的下部也薄薄地配置了 ρ型阱PW2。接著，通過(guò)稀釋氟酸清洗等而清洗了半導(dǎo)體基板I (P型阱PW1、PW2)的表面之后，如圖66和圖67所示，在半導(dǎo)體基板I的主面(P型阱PWl、PW2的表面)，作為絕緣膜(柵極絕緣膜)3，例如通過(guò)熱氧化法以約2 約3nm的膜厚形成氧化硅膜。作為絕緣膜3，除了氧化硅膜之外，還可以使用氮氧化硅膜等其他絕緣膜。此外，除此之外，也可以形成氧化鉿膜、氧化鋁膜(氧化鋁)或者氧化鉭膜等，具有比氮化硅膜高的介電常數(shù)的金屬氧化膜以及氧化膜等與金屬氧化膜的層疊膜。此外，除了熱氧化法之外，還可以使用CVD (Chemical VaporDeposition,化學(xué)氣相沉積)法形成。此外，也可以將存儲(chǔ)單元區(qū)域IA上的絕緣膜(柵極絕緣膜)3和周邊電路區(qū)域2A上的絕緣膜(柵極絕緣膜)3設(shè)為不同的膜厚，此外也可以設(shè)為由不同的膜種構(gòu)成。 接著，在半導(dǎo)體基板I的全部面上，作為導(dǎo)電性膜(導(dǎo)電體膜)而形成硅膜4。作為該硅膜4，例如使用CVD法等以約10(Γ約200nm的膜厚形成多晶硅膜。作為硅膜4，也可以堆積非晶硅膜并實(shí)施熱處理，從而使其結(jié)晶化。該硅膜4在存儲(chǔ)單元區(qū)域IA中成為控制柵電極CG，在周邊電路區(qū)域2A中成為η溝道型MISFETQn的柵電極GE，在周邊電路區(qū)域3A中成為電容元件C的下部電極Pb。接著，將η型雜質(zhì)(例如砒(As)或者磷(P)等)注入到存儲(chǔ)單元區(qū)域IA的硅膜4中。接著，將硅膜4的表面例如6nm左右進(jìn)行熱氧化，形成薄的氧化硅膜CPl。另外，也可以使用CVD法形成該氧化硅膜CPl。接著，在氧化硅膜CPl的上部，使用CVD法等形成約8(Γ約90nm的氮化硅膜(間隙絕緣膜)CP2。
接著，在控制柵電極CG的形成預(yù)定區(qū)域，使用光刻法形成光刻膠膜(未圖示)，并將該光刻膠膜作為掩膜而蝕刻氮化硅膜CP2、氧化硅膜CPl以及硅膜4。之后，通過(guò)灰化(Ashing)等而擦除光刻膠膜，從而形成控制柵電極CG (例如，柵極長(zhǎng)度為SOnm左右)。將這樣的從光刻到光刻膠膜的擦除為止的一系列的工序稱(chēng)為圖案形成(patterning)。另外，這里，雖然在控制柵電極CG的上部形成了氮化硅膜CP2以及氧化硅膜CP1，但也可以省略這些膜(參照?qǐng)D95)。此時(shí)，可以適當(dāng)?shù)卣{(diào)整控制柵電極CG的高度，也可以將控制柵電極CG的高度設(shè)為與設(shè)置了氮化硅膜CP2時(shí)的氮化硅膜CP2的高度成為相同的程度。這里，在存儲(chǔ)單元區(qū)域IA中，在控制柵電極CG之下殘留的絕緣膜3成為控制晶體管的柵極絕緣膜。另外，除了被控制柵電極CG覆蓋的部分以外的絕緣膜3，可通過(guò)之后的圖案形成工序等而擦除。接著，通過(guò)蝕刻而擦除周邊電路區(qū)域3A的氮化硅膜CP2以及氧化硅膜CPl (參照?qǐng)D 69)。接著，如圖68和圖69所示，在包括控制柵電極CG (4)的表面(上表面和側(cè)面)上的半導(dǎo)體基板I上，形成絕緣膜5(5A、5N、5B)。關(guān)于該絕緣膜5的形成工序，參照作為存儲(chǔ)單元區(qū)域IA的主要部分剖視圖的圖70 圖77詳細(xì)說(shuō)明。另外，在圖70 圖77中，為了容易理解附圖，將控制柵電極CG的寬度(柵極長(zhǎng)度)顯示為比其他部位短。首先，在對(duì)半導(dǎo)體基板I的主面進(jìn)行了清洗處理之后，如圖70所示，在包括控制柵電極CG的上表面和側(cè)面上的半導(dǎo)體基板I (P型阱PWl)上，通過(guò)CVD法以例如約IOnnT約30nm的膜厚堆積氧化硅膜(5s)。接著，將氧化硅膜(5s)從其表面起進(jìn)行各向異性蝕刻(回蝕)。通過(guò)這個(gè)工序，如圖71所示，在控制柵電極CG的兩側(cè)的側(cè)壁部，能夠殘留由氧化硅膜(5s)構(gòu)成的井壁膜5s。具體地說(shuō)，井壁膜(側(cè)壁膜)5s的高度H5s和寬度W5s優(yōu)選為IOnm以上且20nm以下。作為上述各向異性的蝕刻，例如能夠?qū)F4和CHF3的混合氣體作為蝕刻氣體，在等離子下進(jìn)行干蝕刻。接著，如圖72所示，在包括控制柵電極CG的上表面和側(cè)面上的半導(dǎo)體基板I (ρ型阱PWl)以及井壁膜5s上，通過(guò)CVD法例如以4nm左右的膜厚形成氧化硅膜(沉積膜)5d。由該井壁膜5s和氧化硅膜5d構(gòu)成用于構(gòu)成絕緣膜(0N0膜)5的第I膜(下層膜)。該氧化娃膜(沉積膜)5d也可以通過(guò)熱氧化法(優(yōu)選是ISSG (In Situ SteamGeneration,原位蒸汽產(chǎn)生)氧化)形成(參照?qǐng)D94)。另外,在圖72中，表示了通過(guò)CVD法形成時(shí)的氧化硅膜5A (5s、5d)的形狀。如上所述，為了使擦除特性?xún)?yōu)異，構(gòu)成絕緣膜(0N0膜)5的第I膜(下層膜)的氧化硅膜(沉積膜)5d的膜厚優(yōu)選為2nm以上且6nm以下。接著，如圖73所示，在氧化硅膜(沉積膜5d) 5A上，通過(guò)CVD法以例如7nm左右的膜厚堆積氮化硅膜5N。該氮化硅膜5N經(jīng)由氧化硅膜5A位于控制柵電極CG的上表面和側(cè)面的上部以及半導(dǎo)體基板I (P型阱PWl)的上部。如上所述，該氮化硅膜5N成為存儲(chǔ)單元的電荷儲(chǔ)存部，成為構(gòu)成絕緣膜(0N0膜)5的第2膜(中層膜)。接著，如圖74所示，在氮化硅膜5N上，作為第3膜5B，通過(guò)CVD法例如以約5ηπΓ約15nm的膜厚堆積氮氧化硅膜。該第3膜(氮氧化硅膜)5B經(jīng)由氧化硅膜5A和氮化硅膜5N，位于控制柵電極CG的上表面和側(cè)面的上部以及半導(dǎo)體基板I (P型阱PWl)的上部。如上所述，為了從存儲(chǔ)器柵電極MG經(jīng)由該第3膜(隧道膜)5B，通過(guò)FN隧道效應(yīng)而將空穴(hole)高效地注入到第2膜(電荷儲(chǔ)存部)5N，優(yōu)選第3膜的勢(shì)壘高度比較小。因此，通過(guò)作為第3膜5B而使用氮氧化膜，能夠提高擦除特性。通過(guò)以上的工序，能夠形成由第I膜(井壁膜5s、氧化硅膜5d以及氧化硅膜5A)、第2膜(氮化硅膜5N)以及第3膜(氧化硅膜5B)構(gòu)成的絕緣膜(0N0膜)5。另外，在上述工序中，在形成了井壁膜5s之后形成了氧化硅膜5d，但也可以在形成了氧化硅膜5d之后在其上部形成井壁膜5s。其中，在形成了井壁膜5s之后形成氧化硅膜5d時(shí)，形成井壁膜5s時(shí)的蝕刻的控制性更好。此外，在本實(shí)施方式中，作為絕緣膜5的內(nèi)部的電荷儲(chǔ)存部(電荷儲(chǔ)存層、具有陷阱能級(jí)的絕緣膜)而形成了氮化硅膜5N，但例如也可以使用氧化鋁膜、氧化鉿膜或者氧化鉭膜等其他絕緣膜。這些膜是具有比氮化硅膜高的介電常數(shù)的高介電常數(shù)膜。此外，也可以使用具有硅納米點(diǎn)的絕緣膜而形成電荷儲(chǔ)存層。此外，在存儲(chǔ)單元區(qū)域IA中形成的絕緣膜5作為存儲(chǔ)器柵電極MG的柵極絕緣膜起作用，具有電荷保持(電荷儲(chǔ)存)功能。因此，至少具有三層的層疊結(jié)構(gòu)，且構(gòu)成為與外側(cè)的層(氧化硅膜5A、5B)的勢(shì)壘高度相比，內(nèi)側(cè)的層(氮化硅膜5N)的勢(shì)壘高度更低。接著，如圖75所不，作為導(dǎo)電性膜(導(dǎo)電體膜)而形成娃膜6。作為該娃膜6,例如使用CVD法等以約5(Γ約200nm的膜厚形成非摻雜的多晶硅膜。作為硅膜6，也可以堆積非晶硅膜，并實(shí)施熱處理而使其結(jié)晶化。接著，對(duì)存儲(chǔ)單元區(qū)域IA的硅膜6進(jìn)行回蝕(圖76)。之后，通過(guò)蝕刻而擦除控制柵電極CG的上部等絕緣膜5 (圖77)，關(guān)于上述硅膜6的形成工序之后的工序，參照?qǐng)D78 圖93進(jìn)一步詳細(xì)說(shuō)明。如 圖78和圖79所示，在絕緣膜5的上部，作為硅膜6，例如使用CVD法等以約50 約200nm的膜厚形成多晶娃膜。作為娃膜6,也可以堆積非晶娃膜,并實(shí)施熱處理而使其結(jié)晶化。此外，如后所述，該硅膜6在存儲(chǔ)單元區(qū)域IA中成為存儲(chǔ)器柵電極MG(例如，柵極長(zhǎng)度為50nm左右)，在周邊電路區(qū)域3A中成為電容元件C的上部電極Pa。接著，如圖80和圖81所示，對(duì)存儲(chǔ)單元區(qū)域IA的硅膜6進(jìn)行回蝕(選擇性地擦除)。在該回蝕工序中，通過(guò)各向異性的干蝕刻而將硅膜6從其表面起擦除預(yù)定的膜厚。通過(guò)這個(gè)工序，在控制柵電極CG的兩側(cè)的側(cè)壁部，能夠經(jīng)由絕緣膜5以井壁隔離狀地殘留硅膜6 (參照?qǐng)D80、圖76)。此時(shí)，在周邊電路區(qū)域2A中，硅膜6被蝕刻，硅膜4的上部的氮化硅膜CP2露出(圖81)。另外，周邊電路區(qū)域3A由光刻膠膜(未圖示)等覆蓋，不進(jìn)行硅膜6的蝕刻。當(dāng)然，在想要將上部電極Pa圖案形成為期望的形狀的情況下，也可以利用這個(gè)工序而進(jìn)行圖案形成。通過(guò)殘留在所述控制柵電極CG的兩方的側(cè)壁部中的一方的側(cè)壁部的硅膜6，形成存儲(chǔ)器柵電極MG。此外，通過(guò)殘留在另一個(gè)側(cè)壁部的硅膜6，形成硅隔離SPl (圖80)。存儲(chǔ)器柵電極MG和硅隔離SPl在控制柵電極CG的相互成為相反側(cè)的側(cè)壁部中形成，夾著控制柵電極CG而成為大致對(duì)稱(chēng)的結(jié)構(gòu)。所述存儲(chǔ)器柵電極MG的下方的絕緣膜5成為存儲(chǔ)器晶體管的柵極絕緣膜。對(duì)應(yīng)于硅膜6的堆積膜厚而決定存儲(chǔ)器柵極長(zhǎng)度(存儲(chǔ)器柵電極MG的柵極長(zhǎng)度)。接著，如圖82和圖83所示，通過(guò)蝕刻而擦除控制柵電極CG的上部的絕緣膜5。由此，控制柵電極CG的上部的氮化硅膜CP2露出，ρ型阱PWl露出(參照?qǐng)D82、圖77)。此時(shí)，在周邊電路區(qū)域2A中，絕緣膜5被蝕刻，硅膜4露出。接著，在周邊電路區(qū)域2A中，在硅膜4中導(dǎo)入雜質(zhì)。例如，在η溝道型MISFETQn的形成預(yù)定區(qū)域的硅膜4中，注入磷等η型雜質(zhì)。另外，雖然未圖示，但在ρ溝道型MISFETQn的形成預(yù)定區(qū)域中，注入逆導(dǎo)電型(P型)的雜質(zhì)。接著，在硅膜4的η溝道型MISFETQn的柵極電極GE的形成預(yù)定區(qū)域中，使用光刻法而形成光刻膠膜(未圖示)，并將該光刻膠膜作為掩膜而蝕刻硅膜4。之后，通過(guò)灰化等而擦除光刻膠膜，形成柵極電極GE (圖83)。在柵極電極GE的下方殘留的絕緣膜3成為η溝道型MISFETQn的柵極絕緣膜。另外，由柵極電極GE覆蓋的部分以外的絕緣膜3既可以在所述柵極電極GE的形成時(shí)擦除，也可以通過(guò)之后的圖案形成工序等而擦除。接著，如圖84和圖85所示，在存儲(chǔ)單元區(qū)域IA中，通過(guò)在控制柵電極CG側(cè)的半導(dǎo)體基板I (P型阱PWl)中注入砒(As)或者磷(P)等η型雜質(zhì)，從而形成η_型半導(dǎo)體區(qū)域7a和n_型半導(dǎo)體區(qū)域7b。此時(shí)，n_型半導(dǎo)體區(qū)域7a對(duì)于存儲(chǔ)器柵電極MG的側(cè)壁(與經(jīng)由絕緣膜5相鄰于控制柵電極CG的一側(cè)相反側(cè)的側(cè)壁)以自對(duì)準(zhǔn)地形成。此外，η—型半導(dǎo)體區(qū)域7b對(duì)于控制柵電極CG的側(cè)壁(與經(jīng)由絕緣膜5相鄰于存儲(chǔ)器柵電極MG的一側(cè)相反側(cè)的側(cè)壁)以自對(duì)準(zhǔn)地形成。此外，在周邊電路區(qū)域2A中，通過(guò)在柵極電極GE的兩側(cè)的半導(dǎo)體基板I (ρ型阱PW2)中注入砒(As)或者磷(P)等n型雜質(zhì)，從而形成η_型半導(dǎo)體區(qū)域7。此時(shí)，η—型半導(dǎo)體區(qū)域7對(duì)于柵極電極GE的側(cè)壁以自對(duì)準(zhǔn)地形成。η—型半導(dǎo)體區(qū)域7a、η—型半導(dǎo)體區(qū)域7b以及η—型半導(dǎo)體區(qū)域7也可以通過(guò)相同的離子注入工序而形成，但在這里是通過(guò)不同的離子注入工序而形成。這樣通過(guò)不同的離子注入工序而形成，能夠?qū)ⅵ恰桶雽?dǎo)體區(qū)域7a、η—型半導(dǎo)體區(qū)域7b以及η—型半導(dǎo)體區(qū)域7分別以期望的雜質(zhì)濃度以及期望的結(jié)深度而形成。接著，如圖86和圖87所示，在存儲(chǔ)單元區(qū)域IA中，在控制柵電極CG和存儲(chǔ)器柵電極MG經(jīng)由絕緣膜5而相鄰的圖案(合成圖案)的側(cè)壁部中，形成例如由氧化硅等絕緣膜構(gòu)成的側(cè)壁絕緣膜SW。此外，在周邊電路區(qū)域2Α中，在柵極電極GE的側(cè)壁部中，形成側(cè)壁絕緣膜SW。例如通過(guò)在半導(dǎo)體基板I的主面的整個(gè)面上堆積氧化硅膜等絕緣膜，并對(duì)該絕緣膜進(jìn)行回蝕，從而在所述合成圖案(CG、MG)的側(cè)壁部以及柵極電極GE的側(cè)壁部中形成側(cè)壁絕緣膜SW。作為側(cè)壁絕緣膜SW，除了氧化硅膜之外，還可以使用氮化硅膜或者氧化硅膜和氮化硅膜的層疊膜等而形成。接著，如圖88和圖89所示，通過(guò)將控制柵電極CG、存儲(chǔ)器柵電極MG以及側(cè)壁絕緣膜SW作為掩膜，將砒(As)或者磷(P)等η型雜質(zhì)注入半導(dǎo)體基板I (ρ型阱PWl)中，從而形成高雜質(zhì)濃度的η+型半導(dǎo)體區(qū)域8a以及η+型半導(dǎo)體區(qū)域Sb。此時(shí)，在存儲(chǔ)單元區(qū)域IA中，η+型半導(dǎo)體區(qū)域8a對(duì)于存儲(chǔ)器柵電極MG側(cè)的側(cè)壁絕緣膜SW以自對(duì)準(zhǔn)地形成。此夕卜，在存儲(chǔ)單元區(qū)域IA中，η+型半導(dǎo)體區(qū)域Sb對(duì)于控制柵電極CG側(cè)的側(cè)壁絕緣膜SW以自對(duì)準(zhǔn)地形成。η+型半導(dǎo)體區(qū)域8a作為與n_型半導(dǎo)體區(qū)域7a相比雜質(zhì)濃度高且結(jié)深度深的半導(dǎo)體區(qū)域而形成。η+型半導(dǎo)體區(qū)域8b作為與ιΓ型半導(dǎo)體區(qū)域7b相比雜質(zhì)濃度高且結(jié)深度深的半導(dǎo)體區(qū)域而形成。此外，此時(shí)，由于存儲(chǔ)器柵電極MG露出，所以η型雜質(zhì)還注入到存儲(chǔ)器柵電極MG的上部。但是，在存儲(chǔ)器柵電極MG的下部中，η型雜質(zhì)的擴(kuò)散量少，優(yōu)選是本征半導(dǎo)體(非摻雜的半導(dǎo)體)。這樣，通過(guò)減小存儲(chǔ)器柵電極MG的下部的η型雜質(zhì)的濃度，從而在擦除動(dòng)作時(shí)，不會(huì)將空穴與從η型雜質(zhì)產(chǎn)生的電子進(jìn)行再結(jié)合，高效地注入到第2膜(電荷儲(chǔ)存部)5N，注入到電荷儲(chǔ)存部。此外，在周邊電路區(qū)域2A中，通過(guò)在柵極電極GE的兩側(cè)的半導(dǎo)體基板I (P型阱PW2)中注入砒(As)或者磷(P)等η型雜質(zhì)，從而形成η+型半導(dǎo)體區(qū)域8。此時(shí)，在周邊電路區(qū)域2Α中，η+型半導(dǎo)體區(qū)域8對(duì)于柵極電極GE的側(cè)壁部的側(cè)壁絕緣膜SW以自對(duì)準(zhǔn)地形成。由此，在周邊電路區(qū)域2Α中，在柵極電極GE的兩側(cè)形成LDD結(jié)構(gòu)的源極、漏極區(qū)域(7、8)。通過(guò)上述工序，由η_型半導(dǎo)體區(qū)域7b和雜質(zhì)濃度比該n_型半導(dǎo)體區(qū)域7b高的高雜質(zhì)濃度的η+型半導(dǎo)體區(qū)域Sb構(gòu)成作為存儲(chǔ)器晶體管的漏極區(qū)域起作用的η型的漏極區(qū)域MD，由η_型半導(dǎo)體區(qū)域7a和雜質(zhì)濃度比該n_型半導(dǎo)體區(qū)域7a高的高雜質(zhì)濃度的η+型半導(dǎo)體區(qū)域8a構(gòu)成作為存儲(chǔ)器晶體管的源極區(qū)域起作用的η型的源極區(qū)域MS。接著，進(jìn)行用于將導(dǎo)入到源極區(qū)域MS (n_型半導(dǎo)體區(qū)域7a和η+型半導(dǎo)體區(qū)域8a)、漏極區(qū)域MD (η—型半導(dǎo)體區(qū)域7b和η+型半導(dǎo)體區(qū)域Sb)以及源極、漏極區(qū)域(7、8)的雜質(zhì)活性化的熱處理。通過(guò)以上的工序，在存儲(chǔ)單元區(qū)域IA中形成非易失性存儲(chǔ)器的存儲(chǔ)單元MC，在周邊電路區(qū)域2Α中形成η溝道型MISFETQn。此外，在周邊電路區(qū)域3A中形成電容元件C。接著，根據(jù)需要，進(jìn)行例如使用了稀釋氟酸等濕蝕刻，從而清洗半導(dǎo)體基板I的主表面。由此，η+型半導(dǎo)體區(qū)域8a的上表面、η+型半導(dǎo)體區(qū)域Sb的上表面、控制柵電極CG的上表面以及存儲(chǔ)器柵電極MG的上表面被清洗，擦除自然氧化膜等雜物。此外，η+型半導(dǎo)體區(qū)域8的上表面以及柵極電極GE的上表面被清洗，擦除自然氧化膜等雜物。接著，如圖90和圖91所示，使用自對(duì)準(zhǔn)硅化物技術(shù)，在存儲(chǔ)器柵電極MG、η+型半導(dǎo)體區(qū)域8a以及η+型半導(dǎo)體區(qū)域8b的上部分別形成金屬硅化物層(金屬硅化物膜)11。此外，在柵極電極GE以及η+ 型半導(dǎo)體區(qū)域8的上部分別形成金屬硅化物層11。此外，在電容元件C的上部電極Pa的上部形成金屬硅化物層11。通過(guò)該金屬硅化物層11，能夠?qū)U(kuò)散電容或接觸電容等低電阻化。該金屬硅化物層11能夠如下形成。例如，在半導(dǎo)體基板I的主面的整個(gè)面上形成金屬膜(未圖示)，并對(duì)半導(dǎo)體基板I實(shí)施熱處理，從而使存儲(chǔ)器柵電極MG、柵極電極GE、η+型半導(dǎo)體區(qū)域8、8a、8b以及上部電極Pa的上層部分與所述金屬膜反應(yīng)。由此，在存儲(chǔ)器柵電極MG、柵極電極GE、n+型半導(dǎo)體區(qū)域8、8a、8b以及上部電極Pa的上部，分別形成金屬硅化物層11。所述金屬膜例如由鈷(Co)膜或者鎳(Ni)膜等構(gòu)成，能夠使用濺射法等形成。接著，在擦除了未反應(yīng)的金屬膜之后，在半導(dǎo)體基板I的主面的整個(gè)面上，作為絕緣膜(層間絕緣膜)12，例如使用CVD法等而形成例如氧化硅膜的單體膜、或者氮化硅膜與在該氮化硅膜上比該氮化硅膜厚地形成的氧化硅膜的層疊膜。在該絕緣膜12的形成之后，根據(jù)需要而使用CMP (chemical Mechanical Polishing,化學(xué)機(jī)械拋光)法等而將絕緣膜12的上表面平坦化。接著，通過(guò)對(duì)絕緣膜12進(jìn)行干蝕刻，從而在絕緣膜12上形成接觸孔(開(kāi)口部、貫通孔)。接著，在接觸孔內(nèi)，形成阻擋導(dǎo)體膜13a和主導(dǎo)體膜13b的層疊膜。接著，通過(guò)CMP法或者回蝕法等而擦除在絕緣膜12上的不需要的主導(dǎo)體膜13b以及阻擋導(dǎo)體膜13a，從而形成插銷(xiāo)PG。該插銷(xiāo)PG還形成于例如n+型半導(dǎo)體區(qū)域8、8a、8b的上部。此外，雖然在圖90和圖91所示的截面中沒(méi)有出現(xiàn)，但插銷(xiāo)PG還形成于例如控制柵電極CG、存儲(chǔ)器柵電極MG以及柵極電極GE的上部等。另外，作為阻擋導(dǎo)體膜13a，例如能夠使用鈦膜、氮化鈦膜或者它們的層疊膜。此外，作為主導(dǎo)體膜13b，能夠使用鎢膜等。接著，如圖92和圖93所示，在埋入了插銷(xiāo)PG的絕緣膜12上形成第I層布線(xiàn)(Ml)。例如使用鑲嵌技術(shù)(這里是單鑲嵌技術(shù))而形成第I層布線(xiàn)。首先，在埋入了插銷(xiāo)PG的絕緣膜上形成槽用絕緣膜14，在該槽用絕緣膜14上使用光刻技術(shù)以及干蝕刻技術(shù)而形成布線(xiàn)槽。接著，在包括布線(xiàn)槽的內(nèi)部的半導(dǎo)體基板I的主面上形成阻擋導(dǎo)體膜(未圖示)，接著，通過(guò)CVD法或者濺射法等而在阻擋導(dǎo)體膜上形成銅的種子層(未圖示)。接著，使用電鍍法等而在種子層上形成鍍銅膜，通過(guò)鍍銅膜而埋入布線(xiàn)槽的內(nèi)部。之后，通過(guò)CMP法而擦除在布線(xiàn)槽內(nèi)以外的區(qū)域的鍍銅膜、種子層以及阻擋金屬膜，從而形成以銅作為主導(dǎo)電材料的第I層布線(xiàn)。另外，作為阻擋導(dǎo)體膜，例如能夠使用氮化鈦膜、鉭膜或者氮化鉭膜等。之后，通過(guò)雙鑲嵌法等而形成第2層之后的布線(xiàn)，但在這里省略其說(shuō)明。另外，除了上述鑲嵌技術(shù)之外，各個(gè)布線(xiàn)還能夠通過(guò)對(duì)布線(xiàn)用的導(dǎo)電性膜進(jìn)行圖案形成而形成。此時(shí)，作為導(dǎo)電性膜，例如能夠使用鎢或者鋁等。(變形例的說(shuō)明)圖94 圖96是表示本實(shí)施方式的半導(dǎo)體裝置的其他存儲(chǔ)單元結(jié)構(gòu)的主要部分剖視圖?！吹?例〉如上所述，在構(gòu)成絕緣膜(0N0膜)5的第I膜(下層膜)中的氧化硅膜(沉積膜)5d能夠通過(guò)熱氧化法或者CVD法形成。在圖72等中表示了通過(guò)CVD法形成時(shí)的氧化硅膜(沉積膜)5d的形狀，但在通過(guò)熱氧化法形成了氧化硅膜(沉積膜)5d的情況下，成為圖94所示的結(jié)構(gòu)。此時(shí)，如圖所示，在控制柵電極CG的側(cè)面以及半導(dǎo)體基板I (P型阱PWl)上形成氧化硅膜(沉積膜)5d。在該圖94所示的結(jié)構(gòu)中，也能夠起到與在實(shí)施方式3中說(shuō)明的效果相同的效果?！吹? 例〉相對(duì)于如上所述的在控制柵電極CG上具有氮化硅膜CP2和氧化硅膜CPl的圖59的結(jié)構(gòu)，也可以是如圖95所示那樣省略了氮化硅膜CP2和氧化硅膜CPl的結(jié)構(gòu)?！吹?例〉在圖59等中，將井壁膜5s記載為曲面狀(在其剖視圖中為圓弧狀)，但關(guān)于井壁膜5s的形狀，并不限定于這個(gè)形狀。參照?qǐng)D96說(shuō)明井壁膜5s的形狀例。圖96 (A)是與圖59等相同地將井壁膜5s的截面形狀設(shè)為圓弧狀的圖，換言之是將井壁膜5s的側(cè)面設(shè)為圓形化的圖。此外，圖96 (B)是將井壁膜5s的截面形狀設(shè)為錐形狀的圖(參照?qǐng)D63)，換言之是將井壁膜5s的側(cè)面傾斜的圖。在所述圖96 (A)以及(B)的形狀中，如上所述，氮化硅膜(5N)的角部(圖中的虛線(xiàn)圈部)分散為2處，在溝道區(qū)域中空穴濃度的濃度差被緩沖。因此，能夠在更加寬闊的溝道區(qū)域中進(jìn)行更加均勻的空穴的注入，能夠提高擦除特性。
此外，如圖96 (C)所示，也可以將井壁膜5s的截面形狀設(shè)為錐形狀，將井壁膜5s的寬度W5s設(shè)為大于高度H5s。此外，如圖96 (D)所示，也可以將井壁膜5s的截面形狀設(shè)為具有180°以上的角度的大致四角形狀。此時(shí)，井壁膜5s的側(cè)面成為凹下的形狀。在所述圖96 (C)以及(D)的形狀中，氮化硅膜(5N)的角部(圖中的虛線(xiàn)圈部)也分散為2處，在溝道區(qū)域中空穴濃度的濃度差被緩沖。因此，能夠在更加寬闊的溝道區(qū)域中進(jìn)行更加均勻的空穴的注入，能夠提高擦除特性。以上，將由本發(fā)明人做出的發(fā)明基于其實(shí)施方式具體地進(jìn)行了說(shuō)明，但本發(fā)明并不限定于上述實(shí)施方式，在不脫離其意旨的范圍內(nèi)，當(dāng)然可以進(jìn)行各種變形。此外，并不限制組裝在上述實(shí)施方式中說(shuō)明的半導(dǎo)體裝置(非易失性存儲(chǔ)器)的電子設(shè)備，但例如非接觸IC卡對(duì)低耗電的要求高，適合使用上述實(shí)施方式的半導(dǎo)體裝置。附記I一種半導(dǎo)體裝置的制造方法，包括(a)在半導(dǎo)體基板上經(jīng)由第I絕緣膜而形成第I柵電極的工序；(b)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成在內(nèi)部具有電荷儲(chǔ)存部的所述第2絕緣膜的工序；以及(c)在所述第I柵電極的側(cè)壁部經(jīng)由所述第2絕緣膜而形成第2柵電極的工序，所述(b)工序是形成具有第I膜、第2膜以及第3膜的所述第2絕緣膜的工序，且包括(bl)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成第I膜的工序；(b2)在所述第I膜上形成成為所述電荷儲(chǔ)存部的第2膜的工序；(b3)在所述第2膜上形成第I堆積膜的工序；(b4)通過(guò)對(duì)所述第I堆積膜進(jìn)行各向異性蝕刻，從而在所述第I柵電極的側(cè)壁部經(jīng)由所述第I膜和所述第2膜而形成側(cè)壁膜的工序；以及(b5)通過(guò)在所述第2膜和所述側(cè)壁膜上形成第2堆積膜，從而形成具有所述側(cè)壁膜和所述第2堆積膜的第3膜的工序。附記2如附記I所述的半導(dǎo)體裝置的制造方法，其中，所述第I膜的膜厚為2nm以下。附記3一種半導(dǎo)體裝置的制造方法，包括(a)在半導(dǎo)體基板上經(jīng)由第I絕緣膜而形成第I柵電極的工序；(b)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成在內(nèi)部具有電荷儲(chǔ)存部的所述第2絕緣膜的工序；以及(c)在所述第I柵電極的側(cè)壁部經(jīng)由所述第2絕緣膜而形成第2柵電極的工序，所述(b)工序是形成具有第I膜、第2膜以及第3膜的所述第2絕緣膜的工序，且包括(bl)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成第I堆積膜的工序;(b2)通過(guò)對(duì)所述第I堆積膜進(jìn)行各向異性蝕刻，從而在所述第I柵電極的側(cè)壁部形成側(cè)壁膜的工序；以及(b3)通過(guò)在所述半導(dǎo)體基板上、所述第I柵電極的表面以及所述側(cè)壁膜上形成第2堆積膜，從而形成具有所述側(cè)壁膜和所述第2堆積膜的第I膜的工序。(b4)在所述第I膜上形成成為所述電荷儲(chǔ)存部的第2膜的工序；以及(b5)在所述第2膜上形成第3膜的工序。附記4如附記3所述的半導(dǎo)體裝置的制造方法，其中，所述第2堆積膜的膜厚為2nm以下。附記5一種半導(dǎo)體裝置，包括半導(dǎo)體基板；第I柵電極，配置在所述半導(dǎo)體基板的上方；第2柵電極，在 所述半導(dǎo)體基板的上方配置成與所述第I柵電極相鄰；第I絕緣膜，在所述第I柵電極與所述半導(dǎo)體基板之間形成；以及第2絕緣膜，在所述第2柵電極與所述半導(dǎo)體基板之間以及所述第I柵電極與所述第2柵電極之間形成且在其內(nèi)部具有電荷儲(chǔ)存部，所述第2絕緣膜具有第I 膜；第2膜，成為在所述第I膜上配置的所述電荷儲(chǔ)存部；以及第3膜，配置在所述第2膜上，所述第I膜具有側(cè)壁膜，位于所述第I柵電極與所述第2柵電極之間；以及堆積膜，位于所述第2柵電極與所述半導(dǎo)體基板之間，在所述電荷儲(chǔ)存部中儲(chǔ)存有電子，通過(guò)隧道效應(yīng)而將空穴從所述第2柵電極側(cè)經(jīng)由所述第3膜注入到所述電荷儲(chǔ)存部，從而擦除在所述電荷儲(chǔ)存部中儲(chǔ)存的電子。附記6如附記5所述的半導(dǎo)體裝置，其中，所述堆積膜還延伸于所述側(cè)壁膜與所述第2柵電極之間。附記7如附記5所述的半導(dǎo)體裝置，其中，所述側(cè)壁部的高度和寬度為IOnm以上且20nm以下。附記8如附記5所述的半導(dǎo)體裝置，其中，位于所述第2柵電極與所述半導(dǎo)體基板之間的所述堆積膜的膜厚為6nm以下。附記9如附記8所述的半導(dǎo)體裝置，其中，位于所述第2柵電極與所述半導(dǎo)體基板之間的所述堆積膜的膜厚為2nm以上。附記10
如附記5所述的半導(dǎo)體裝置，其中，所述第3膜是氮氧化硅膜。附記11如附記10所述的半導(dǎo)體裝置，其中，所述第I膜的所述堆積膜是氧化硅膜。附記12如附記5所述的半導(dǎo)體裝置，其中，所述第2柵電極包括雜質(zhì)離子，所述第2柵電極的下部的雜質(zhì)濃度低于所述第2柵電極的上部的雜質(zhì)濃度。附記13如附記12所述的半導(dǎo)體裝置，其中，所述雜質(zhì)離子是η型的雜質(zhì)離子。附記14如附記13所述的半導(dǎo)體裝 置，其中，所述第2柵電極的下部是本征半導(dǎo)體。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括 半導(dǎo)體基板； 第I柵電極，配置在所述半導(dǎo)體基板的上方； 第2柵電極，在所述半導(dǎo)體基板的上方配置成與所述第I柵電極相鄰； 第I絕緣膜，在所述第I柵電極與所述半導(dǎo)體基板之間形成；以及第2絕緣膜，在所述第2柵電極與所述半導(dǎo)體基板之間以及所述第I柵電極與所述第2柵電極之間形成且在其內(nèi)部具有電荷儲(chǔ)存部， 所述第2絕緣膜具有 第I膜； 第2膜，成為在所述第I膜上配置的所述電荷儲(chǔ)存部；以及 第3膜，配置在所述第2膜上， 所述第3膜具有 側(cè)壁膜，位于所述第I柵電極與所述第2柵電極之間；以及 堆積膜，位于所述第2柵電極與所述半導(dǎo)體基板之間。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中， 所述堆積膜還延伸于所述側(cè)壁膜與所述第2柵電極之間。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中， 所述側(cè)壁膜具有其膜厚從其上方到下方變厚的錐形形狀。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其中， 所述側(cè)壁膜的上部配置在比所述第2柵電極的上部低的位置。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其中， 在所述第I柵電極上配置第3絕緣膜， 所述側(cè)壁膜的上部配置在比所述第3絕緣膜的上部低的位置。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其中， 所述側(cè)壁膜的上部配置在比所述第I柵電極的上部低的位置。
7.如權(quán)利要求3所述的半導(dǎo)體裝置，其中， 所述側(cè)壁膜的側(cè)面與所述堆積膜的表面所構(gòu)成的角度為90°以上，所述堆積膜位于所述第2柵電極與所述半導(dǎo)體基板之間。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其中， 位于所述第I柵電極與所述第2柵電極之間的所述第I膜的膜厚為2nm以下。
9.如權(quán)利要求1所述的半導(dǎo)體裝置，其中， 在所述電荷儲(chǔ)存部中儲(chǔ)存有電子， 將通過(guò)隧道效應(yīng)而在所述半導(dǎo)體基板中產(chǎn)生的空穴經(jīng)由位于所述第I柵電極與所述第2柵電極之間的所述第I膜而注入到所述電荷儲(chǔ)存部，從而擦除在所述電荷儲(chǔ)存部中儲(chǔ)存的電子。
10.一種半導(dǎo)體裝置，包括 半導(dǎo)體基板； 第I柵電極，配置在所述半導(dǎo)體基板的上方； 第2柵電極，在所述半導(dǎo)體基板的上方配置成與所述第I柵電極相鄰；第I絕緣膜，在所述第I柵電極與所述半導(dǎo)體基板之間形成；以及第2絕緣膜，在所述第2柵電極與所述半導(dǎo)體基板之間以及所述第I柵電極與所述第2柵電極之間形成且在其內(nèi)部具有電荷儲(chǔ)存部， 所述第2絕緣膜具有 第I膜； 第2膜，成為在所述第I膜上配置的所述電荷儲(chǔ)存部；以及 第3膜，配置在所述第2膜上， 在所述第I膜中， 與位于所述第2柵電極與所述半導(dǎo)體基板之間的第I部分的膜厚相比，位于所述第I柵電極與所述第2柵電極之間的第2部分的膜厚更厚，所述第2部分是位于所述第I部分的下方的膜， 在所述電荷儲(chǔ)存部中儲(chǔ)存有電子， 將通過(guò)隧道效應(yīng)而在所述半導(dǎo)體基板中產(chǎn)生的空穴經(jīng)由所述第I部分而注入到所述電荷儲(chǔ)存部，從而擦除在所述電荷儲(chǔ)存部中儲(chǔ)存的電子。
11.如權(quán)利要求10所述的半導(dǎo)體裝置，其中， 所述第I膜具有 側(cè)壁膜，位于所述第I柵電極與所述第2柵電極之間；以及 堆積膜，位于所述第2柵電極與所述半導(dǎo)體基板之間。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述堆積膜還延伸于所述側(cè)壁膜與所述第2柵電極之間。
13.如權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述側(cè)壁膜具有其膜厚從所述第I柵電極的上方到下方變厚的錐形形狀。
14.如權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述側(cè)壁膜的上部配置在比所述第2柵電極的上部低的位置。
15.如權(quán)利要求11所述的半導(dǎo)體裝置，其中， 在所述第I柵電極上配置第3絕緣膜， 所述側(cè)壁膜的上部配置在比所述第3絕緣膜的上部低的位置。
16.如權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述側(cè)壁膜的上部配置在比所述第I柵電極的上部低的位置。
17.如權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述側(cè)壁膜的側(cè)面與所述堆積膜的表面所構(gòu)成的角度為90°以上，所述堆積膜位于所述第2柵電極與所述半導(dǎo)體基板之間。
18.如權(quán)利要求11所述的半導(dǎo)體裝置，其中， 位于所述第2柵電極與所述半導(dǎo)體基板之間的所述堆積膜的膜厚為2nm以下。
19.一種半導(dǎo)體裝置的制造方法，包括 Ca)在半導(dǎo)體基板上經(jīng)由第I絕緣膜而形成第I柵電極的エ序； (b)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成在內(nèi)部具有電荷儲(chǔ)存部的所述第2絕緣膜的エ序；以及 (c)在所述第I柵電極的側(cè)壁部經(jīng)由所述第2絕緣膜而形成第2柵電極的エ序，所述(b)エ序是形成具有第I膜、第2膜以及第3膜的所述第2絕緣膜的エ序，且包括 (bl)在所述半導(dǎo)體基板上以及所述第I柵電極的表面和側(cè)面形成第I膜的エ序； (b2)在所述第I膜上形成成為所述電荷儲(chǔ)存部的第2膜的エ序； (b3)在所述第2膜上形成第I堆積膜的エ序； (b4)通過(guò)對(duì)所述第I堆積膜進(jìn)行各向異性蝕刻，從而在所述第I柵電極的側(cè)壁部經(jīng)由所述第I膜和所述第2膜而形成側(cè)壁膜的エ序；以及 (b5)通過(guò)在所述第2膜和所述側(cè)壁膜上形成第2堆積膜，從而形成具有所述側(cè)壁膜和所述第2堆積膜的第3膜的エ序。
20.如權(quán)利要求19所述的半導(dǎo)體裝置的制造方法，其中， 所述(C)エ序包括 (Cl)在所述第2絕緣膜上形成導(dǎo)電性膜的エ序；以及 (c2)通過(guò)對(duì)所述導(dǎo)電性膜進(jìn)行各向異性蝕刻，在所述第I柵電極的側(cè)壁部經(jīng)由所述第2絕緣膜而保留所述導(dǎo)電性膜，從而形成所述第2柵電極的エ序。
全文摘要
一種半導(dǎo)體裝置以及半導(dǎo)體裝置的制造方法，能夠提高半導(dǎo)體裝置的特性。半導(dǎo)體裝置包括絕緣膜(3)，在控制柵電極(CG)與半導(dǎo)體基板之間形成；絕緣膜(5)，在存儲(chǔ)器柵電極(MG)與半導(dǎo)體基板之間以及控制柵電極(CG)與存儲(chǔ)器柵電極(MG)之間形成且在其內(nèi)部具有電荷儲(chǔ)存部。絕緣膜(5)具有第1膜(5A)、成為在第1膜(5A)上配置的電荷儲(chǔ)存部的第2膜(5N)、在第2膜(5N)上配置的第3膜(5B)，第3膜(5B)具有位于控制柵電極(CG)與存儲(chǔ)器柵電極(MG)之間的井壁膜(5s)、位于存儲(chǔ)器柵電極(MG)與半導(dǎo)體基板之間的沉積膜(5d)。根據(jù)該結(jié)構(gòu)，能夠加大絕緣膜(5)的角部的距離(D1)，能夠緩沖電場(chǎng)集中。
文檔編號(hào)H01L27/115GK103035650SQ201210369919
公開(kāi)日2013年4月10日 申請(qǐng)日期2012年9月28日 優(yōu)先權(quán)日2011年10月4日
發(fā)明者細(xì)田直宏, 岡田大介, 片山弘造 申請(qǐng)人:瑞薩電子株式會(huì)社