半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體器件，包括：襯底上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底中的源漏區(qū)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底上的柵極側(cè)墻，其特征在于：源漏區(qū)和柵極側(cè)墻上具有多層結(jié)構(gòu)的應(yīng)力襯層，至少包括第一襯層、第二襯層、第三襯層。依照本發(fā)明的半導(dǎo)體器件及其制造方法，通過在兩個(gè)襯層中插入高應(yīng)力襯層，有效提高了器件的載流子遷移率，并且防止了應(yīng)力材料中其它元素離子對(duì)于器件其他部件造成不良影響。
【專利說明】 半導(dǎo)體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種具有多個(gè)應(yīng)力襯層的半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0002]當(dāng)器件物理柵極長度持續(xù)等比例縮減并且試圖保持器件的良好性能時(shí)，載流子遷移率增強(qiáng)技術(shù)對(duì)于CMOS器件等比例縮小而言是至關(guān)重要的。應(yīng)變硅技術(shù)通過增大載流子遷移率來有效提高了器件的開關(guān)速度。
[0003]單軸應(yīng)變硅工藝應(yīng)用于幾乎所有的高性能邏輯技術(shù)中。其通過在器件結(jié)構(gòu)上施加張應(yīng)力氮化硅蓋層而向溝道引入應(yīng)力，以便增強(qiáng)NMOS載流子遷移率。類似地，在器件結(jié)構(gòu)上施加壓應(yīng)力氮化硅蓋層從而增強(qiáng)PMOS載流子遷移率。采用現(xiàn)有的工藝技術(shù)，對(duì)于NMOS而言可以在氮化硅薄膜內(nèi)產(chǎn)生高達(dá)約1.4GPa的張應(yīng)力，而對(duì)于PMOS而言則可以高達(dá)約
3.0GPa的壓應(yīng)力。因此，對(duì)于CMOS而言，通常需要通過選擇性沉積以及刻蝕在NMOS區(qū)上形成張應(yīng)力的氮化硅接觸刻蝕停止層(CESL)而在PMOS區(qū)上形成壓應(yīng)力的氮化硅CESL。這不僅增加了工藝步驟的復(fù)雜度、時(shí)間成本，而且存在工藝均勻性的問題。
[0004]類金剛石無定形碳(DLC)是一種已知的存在高達(dá)IOGPa的非常高本征壓應(yīng)力的材料，其明顯高于當(dāng)前氮化硅的接觸刻蝕停止層(CESL)所能提供的應(yīng)力。此外，DLC的介電常數(shù)低于氮化硅，具有額外的優(yōu)點(diǎn)。因此當(dāng)前DLC用作應(yīng)力提供層越來越普遍。
[0005]然而，DLC中含有的C可能會(huì)擴(kuò)散到器件下層結(jié)構(gòu)中，影響后期IC制造工藝的穩(wěn)定性和設(shè)備的安全性，例如C可能會(huì)改變溝道、源漏區(qū)摻雜濃度引起器件性能的漂移，C可能在后期的刻蝕接觸孔等過程中被刻蝕氣體帶入反應(yīng)腔內(nèi)而沉積。
[0006]總而言之，現(xiàn)有的單軸應(yīng)變技術(shù)不夠高效、安全，亟待改進(jìn)。

【發(fā)明內(nèi)容】

[0007]因此，本發(fā)明的目的在于克服上述困難，提供一種能高效、安全地增強(qiáng)溝道區(qū)載流子遷移率的半導(dǎo)體器件及其制造方法。
[0008]本發(fā)明提供了一種半導(dǎo)體器件，包括:襯底上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底中的源漏區(qū)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底上的柵極側(cè)墻，其特征在于:源漏區(qū)和柵極側(cè)墻上具有多層結(jié)構(gòu)的應(yīng)力襯層，至少包括第一襯層、第二襯層、第三襯層。
[0009]其中，對(duì)于PMOS而言，第二襯層的應(yīng)力大于第一和/或第三襯層。
[0010]其中，第一襯層和/或第三襯層為氧化硅、氮化硅、氮氧化硅及其組合。
[0011]其中，第二襯層為氮化硅、DLC及其組合。
[0012]其中，第一襯層和/或第三襯層的厚度為I?IOnm,第二襯層的厚度為20?30nm。
[0013]其中，第二襯層的應(yīng)力為4?lOGPa。
[0014]本發(fā)明還提供了一種半導(dǎo)體器件制造方法，包括:在襯底上形成柵極堆疊結(jié)構(gòu)；在柵極堆疊結(jié)構(gòu)兩側(cè)襯底中形成源漏區(qū)以及在柵極堆疊結(jié)構(gòu)兩側(cè)的襯底上形成柵極側(cè)墻；在源漏區(qū)和柵極側(cè)墻上依次形成第一襯層、第二襯層、第三襯層，構(gòu)成多層結(jié)構(gòu)的應(yīng)力襯層。
[0015]其中，通過LPCVD、PECVD、HDPCVD、MBE、ALD、磁控濺射、磁過濾脈沖陰極真空弧放電(FCVA)技術(shù)形成多層結(jié)構(gòu)的應(yīng)力襯層。
[0016]其中，第一襯層和/或第三襯層為氧化硅、氮化硅、氮氧化硅及其組合。
[0017]其中，第二襯層為氮化硅、DLC及其組合。
[0018]其中，第一襯層和/或第三襯層的厚度為I?IOnm,第二襯層的厚度為20?30nm。
[0019]其中，對(duì)于PMOS而言，第二襯層的應(yīng)力大于第一和/或第三襯層。
[0020]其中，第二襯層的應(yīng)力為4?lOGPa。
[0021]其中，柵極堆疊結(jié)構(gòu)為假柵極堆疊結(jié)構(gòu)，并且形成多層結(jié)構(gòu)的應(yīng)力襯層之后進(jìn)一步包括步驟:在應(yīng)力襯層上形成層間介質(zhì)層；去除假柵極堆疊結(jié)構(gòu)，在層間介質(zhì)層中留下柵極溝槽；在柵極溝槽中形成最終的柵極堆疊結(jié)構(gòu)。
[0022]依照本發(fā)明的半導(dǎo)體器件及其制造方法，通過在兩個(gè)襯層中插入高應(yīng)力襯層，有效提高了器件的載流子遷移率，并且防止了應(yīng)力材料對(duì)于器件其他部件造成不良影響。
【專利附圖】

【附圖說明】
[0023]以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中:
[0024]圖1至圖11分別顯示了依照本發(fā)明的半導(dǎo)體器件制作方法各步驟的剖面示意圖?！揪唧w實(shí)施方式】
[0025]以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了能高效、安全地增強(qiáng)溝道區(qū)載流子遷移率的半導(dǎo)體器件及其制造方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請(qǐng)中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或工藝步驟。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或工藝步驟的空間、次序或?qū)蛹?jí)關(guān)系。
[0026]首先，參照?qǐng)D1，形成基礎(chǔ)結(jié)構(gòu)，也即在襯底上形成偽柵極堆疊結(jié)構(gòu)、在偽柵極堆疊結(jié)構(gòu)兩側(cè)的襯底中形成源漏區(qū)、在偽柵極堆疊結(jié)構(gòu)兩側(cè)的襯底上形成柵極側(cè)墻。提供襯底1，襯底I可以是體S1、絕緣層上Si (SOI)等常用的半導(dǎo)體硅基襯底，或者體Ge、絕緣體上Ge (GeOI)，也可以是S iGe、GaAs、GaN、InSb、InAs等化合物半導(dǎo)體襯底，襯底的選擇依據(jù)其上要制作的具體半導(dǎo)體器件的電學(xué)性能需要而設(shè)定。在本發(fā)明中，實(shí)施例所舉的半導(dǎo)體器件例如為場效應(yīng)晶體管(MOSFET)，因此從與其他工藝兼容以及成本控制的角度考慮，優(yōu)選體硅或SOI作為襯底I的材料。優(yōu)選地，襯底I具有摻雜以形成阱區(qū)(未示出)，例如PMOS器件中η襯底中的P-阱區(qū)。在襯底I上通過LPCVD、PECVD, HDPCVD, RTO等常規(guī)工藝沉積形成襯墊層2，其材質(zhì)包括氮化物(例如Si3N4或SiNx，其中X為I?2)、氧化物(例如SiO或SiO2)或氮氧化物(例如SiON)，并優(yōu)選Si02。襯墊層2用于稍后刻蝕的停止層，以保護(hù)襯底1，其厚度依照刻蝕工藝需要而設(shè)定。隨后在襯墊層2上通過LPCVD、PECVD, HDPCVD,MBE、ALD、蒸發(fā)、濺射等常規(guī)工藝沉積形成偽柵極層3，其材質(zhì)包括多晶硅、非晶硅、微晶硅、非晶碳、非晶鍺等及其組合，用在后柵工藝中以便控制柵極形狀。刻蝕襯墊層2與偽柵極層3，余下的堆疊結(jié)構(gòu)構(gòu)成偽柵極堆疊結(jié)構(gòu)2/3。以偽柵極堆疊結(jié)構(gòu)2/3為掩模，進(jìn)行第一次源漏離子注入，在偽柵極堆疊結(jié)構(gòu)兩側(cè)的襯底I中形成輕摻雜、淺Pn結(jié)的源漏擴(kuò)展區(qū)4L(也即LDD結(jié)構(gòu))。隨后在整個(gè)器件表面沉積絕緣隔離材料并刻蝕，僅在偽柵極堆疊結(jié)構(gòu)周圍的襯底I上形成柵極側(cè)墻5。柵極側(cè)墻5的材質(zhì)包括氮化物、氧化物、氮氧化物、DLC及其組合，其與襯墊層2和偽柵極層3材質(zhì)均不同，便于選擇性刻蝕。特別地，柵極側(cè)墻5可以包括多層結(jié)構(gòu)(未示出)，例如具有垂直部分以及水平部分的剖面為L形的第一柵極側(cè)墻，以及位于第一柵極側(cè)墻水平部分上的高應(yīng)力的第二柵極側(cè)墻，第二柵極側(cè)墻的材質(zhì)可包括SiN或類金剛石無定形碳(DLC)，應(yīng)力優(yōu)選大于2GPa。以柵極側(cè)墻5為掩模，進(jìn)行第二次源漏離子注入，在柵極側(cè)墻5兩側(cè)的襯底I中形成重?fù)诫s、深pn結(jié)的源漏重?fù)诫s區(qū)4H。源漏擴(kuò)展區(qū)4L與源漏重?fù)诫s區(qū)4H共同構(gòu)成MOSFET的源漏區(qū)4，其摻雜類型和濃度、深度依照MOSFET器件電學(xué)特性需要而定。
[0027]其次，參照?qǐng)D2，在整個(gè)器件上形成第一襯層。通過LPCVD、PECVD、HDPCVD、MBE、ALD等常規(guī)工藝，形成第一襯層6A，覆蓋了源漏區(qū)4、柵極側(cè)墻5以及偽柵極層3。第一襯層6A的材質(zhì)可以是氧化硅、氮化硅、氮氧化硅及其組合。優(yōu)選地，第一襯層6A的材質(zhì)是氮化硅，并且更優(yōu)選地具有應(yīng)力，其絕對(duì)值例如大于lGPa。對(duì)于PMOS而言，第一襯層6A可以具有壓應(yīng)力，絕對(duì)值例如大于3GPa。此外，層6A也可以是不具有應(yīng)力的氧化物襯墊層，僅用于阻擋、屏蔽稍后的DLC層中C的擴(kuò)散。第一襯層6A的厚度例如是I?10nm。
[0028]參照?qǐng)D3，在第一襯層6A上形成第二襯層6B，其中第二襯層6B的應(yīng)力高于第一襯層6A的應(yīng)力。對(duì)于PMOS而言，通過PECVD、磁控濺射方法、磁過濾脈沖陰極真空弧放電(FCVA)技術(shù)，在第一襯層6A上形成DLC材質(zhì)的第二襯層6B，其厚度例如是20?30nm。通過控制沉積工藝參數(shù)，使得應(yīng)力層6B的壓應(yīng)力大于2GPa，并優(yōu)選為4?lOGPa。該P(yáng)MOS區(qū)域的DLC層6B可以對(duì)襯底溝道區(qū)施加足夠大的應(yīng)力以增強(qiáng)空穴的載流子遷移率，并且由于其下方層6A的阻擋，C的擴(kuò)散不會(huì)影響溝道區(qū)性能。此外，層6B還可以是DLC與氮化硅的組合，或者是應(yīng)力高于層6A/層6C的摻雜有其他元素的氮化硅(例如摻雜C、F、S、P等其他元素以便提高氮化硅應(yīng)力)。
[0029]參照?qǐng)D4，在第二襯層6B上形成第三襯層6C。通過LPCVD、PECVD, HDPCVD, MBE、ALD等常規(guī)工藝，形成第三襯層6C。第三襯層6C的材質(zhì)可以是氧化硅、氮化硅、氮氧化硅及其組合，并且優(yōu)選地與第一襯層6A材質(zhì)相同。例如，第三襯層6C的材質(zhì)是氮化硅，并且更優(yōu)選地具有應(yīng)力，其絕對(duì)值例如大于lGPa。對(duì)于PMOS而言，第三襯層6C可以具有壓應(yīng)力，絕對(duì)值例如大于3GPa。此外，層6C也可以是不具有應(yīng)力的氧化物襯墊層，僅用于阻擋、屏蔽DLC層6B中C等其他離子的擴(kuò)散。第三襯層6C的厚度例如是I?10nm。
[0030]參照?qǐng)D5，在整個(gè)器件上形成層間介質(zhì)層(ILD) 7，并且平坦化直至暴露第一襯層6A。通過旋涂、噴涂、絲網(wǎng)印刷、CVD沉積等常規(guī)工藝，形成低k材料的ILD7，低k材料包括但不限于有機(jī)低k材料(例如含芳基或者多元環(huán)的有機(jī)聚合物)、無機(jī)低k材料(例如二氧化硅、無定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、摻C 二氧化硅、摻F多孔無定形碳、多孔金剛石、多孔有機(jī)聚合物)。采用回刻、CMP等技術(shù)平坦化ILD7、第三襯層6C、第二襯層6B等各層,直至暴露第一襯層6A。
[0031]參照?qǐng)D6，刻蝕暴露的第一襯層6A的一部分，在ILD7中形成第一開口 7A，露出假柵極層3。在本發(fā)明一個(gè)實(shí)施例中，ILD7是氧化娃材質(zhì),層6A是氮化娃材質(zhì),而下方的層3是多晶硅、非晶硅材質(zhì)，各層材料不同因此刻蝕選擇比較高。采用碳氟基等離子刻蝕、或者濕法腐蝕(熱磷酸，或者強(qiáng)氧化劑與強(qiáng)酸的組合(例如硫酸+雙氧水))，選擇性去除暴露的第一襯層6A。
[0032]參照?qǐng)D7，去除假柵極堆疊結(jié)構(gòu)，在ILD7中留下第二開口 7B，作為柵極溝槽。暴露襯底I。對(duì)于硅材質(zhì)的假柵極層3而言，可以采用TMAH濕法腐蝕去除。對(duì)于其他材質(zhì)的假柵極層3，可以采用碳氟基等離子體刻蝕。對(duì)于氧化硅材質(zhì)的墊氧化層2，可以采用HF基濕法腐蝕液去除。
[0033]參照?qǐng)D8，在柵極溝槽7B中沉積柵極堆疊結(jié)構(gòu)8。通過PECVD、HDPCVD、MOCVD、MBE、ALD等工藝，在柵極溝槽7B側(cè)壁以及底部沉積較薄的柵極絕緣層8A，通常為氧化硅或者高k材料，其中高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金屬氧化物(主要為副族和鑭系金屬元素氧化物，例如 Al2O3' Ta2O5' TiO2' Zn。、ZrO2, HfO2, Ce02、Y2O3' La2O3)、鈣鈦礦相氧化物(例如PbZrxTinO3 (PZT) ,BaxSr1^xTiO3 (BST))。在柵極絕緣層8A上通過PECVD、HDPCVD, MOCVD, MBE、ALD、蒸發(fā)、濺射等工藝形成柵極功函數(shù)調(diào)節(jié)層8B，其材質(zhì)可以是T1、Ta、TiN, TaN, TiAl及其組合。在柵極功函數(shù)調(diào)節(jié)層8B上通過PECVD、HDPCVD, MOCVD, MBE、ALD、蒸發(fā)、濺射等工藝沉積蓋層SC，其可以是氮化硅等絕緣材質(zhì)以保護(hù)金屬柵極，也可以是用作柵極電阻調(diào)節(jié)層的金屬，所述金屬包括Al、T1、Cu、Au、Mo、W及其組合。隨后CMP平坦化各層直至暴露ILD7。
[0034]參照?qǐng)D9，在整個(gè)結(jié)構(gòu)上沉積接觸刻蝕停止層(CESL) 9，并刻蝕形成接觸孔7C。通過PECVD等常規(guī)方法沉積氮化硅材質(zhì)的CESL9，其可以具有應(yīng)力，其厚度例如為10~50nm。通過常規(guī)的光刻/刻蝕技術(shù)，例如采用碳氟基氣體的RIE干法刻蝕，依次刻蝕CESL9、ILD7、襯層6C/6B/6A，直至暴露襯底I中的源漏區(qū)4 (重?fù)诫s區(qū)4H)，形成源漏接觸孔7C。
[0035]參照?qǐng)D10，在接觸孔7C中形成金屬硅化物。在源漏接觸孔7C中先沉積N1、Pt、Co,Ti等金屬(未示出)及其組合，在450~850°C下退火，使得金屬與襯底I中的Si反應(yīng)形成相應(yīng)的金屬硅化物10，用于降低源漏接觸電阻。隨后通過濕法腐蝕來剝除未反應(yīng)的金屬。`
[0036]參照?qǐng)D11，在接觸孔7C中形成接觸塞11。例如先通過PECVD、蒸發(fā)、濺射等常規(guī)工藝形成阻擋層11A，其材質(zhì)例如TiN、TaN，厚度例如I~7nm。在阻擋層IlA上通過蒸發(fā)、濺射等工藝形成金屬接觸層11B，其材質(zhì)例如W、Cu、Al、T1、Mo及其組合。采用CMP或者回刻技術(shù)，平坦化層IlBUlA直至暴露CESL9或者ILD7。
[0037]最終形成的器件結(jié)構(gòu)如圖11所示，包括襯底上的柵極堆疊結(jié)構(gòu)8、柵極堆疊結(jié)構(gòu)8兩側(cè)襯底中的源漏區(qū)4、柵極堆疊結(jié)構(gòu)8兩側(cè)襯底上的柵極側(cè)墻5，其特征在于源漏區(qū)4和柵極側(cè)墻5上具有多層結(jié)構(gòu)的襯層6。其中對(duì)于PMOS而言,襯層6至少包括第一襯層6A、第二襯層6B、第三襯層6C，其中第二襯層6B的應(yīng)力大于第一和/或第三襯層，第二襯層6B的材質(zhì)優(yōu)選為DLC，第一、第三襯層的材質(zhì)為氧化硅、氮化硅、氮氧化硅及其組合。對(duì)其余各個(gè)部件及其材料、幾何參數(shù)在制造方法中已詳細(xì)描述，在此不再贅述。
[0038]依照本發(fā)明的半導(dǎo)體器件及其制造方法，通過在兩個(gè)襯層中插入高應(yīng)力襯層，有效提高了器件的載流子遷移率，并且防止了應(yīng)力材料對(duì)于器件其他部件造成不良影響。
[0039]盡管已參照一個(gè)或多個(gè)示例性實(shí)施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對(duì)器件結(jié)構(gòu)和/或工藝流程做出各種合適的改變和等價(jià)方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開的特定實(shí)施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施例。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括:襯底上的柵極堆疊結(jié)構(gòu)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底中的源漏區(qū)、柵極堆疊結(jié)構(gòu)兩側(cè)襯底上的柵極側(cè)墻，其特征在于:源漏區(qū)和柵極側(cè)墻上具有多層結(jié)構(gòu)的應(yīng)力襯層，至少包括第一襯層、第二襯層、第三襯層。
2.如權(quán)利要求1的半導(dǎo)體器件，其中，對(duì)于PMOS而言，第二襯層的應(yīng)力大于第一和/或第三襯層。
3.如權(quán)利要求1的半導(dǎo)體器件，其中，第一襯層和/或第三襯層為氧化硅、氮化硅、氮氧化硅及其組合。
4.如權(quán)利要求1的半導(dǎo)體器件，其中，第二襯層為氮化硅、DLC及其組合。
5.如權(quán)利要求1的半導(dǎo)體器件，其中，第一襯層和/或第三襯層的厚度為I?10nm，第二襯層的厚度為20?30nm。
6.如權(quán)利要求1的半導(dǎo)體器件，其中，第二襯層的應(yīng)力為4?lOGPa。
7.一種半導(dǎo)體器件制造方法，包括: 在襯底上形成柵極堆疊結(jié)構(gòu)； 在柵極堆疊結(jié)構(gòu)兩側(cè)襯底中形成源漏區(qū)以及在柵極堆疊結(jié)構(gòu)兩側(cè)的襯底上形成柵極側(cè)墻； 在源漏區(qū)和柵極側(cè)墻上依次形成第一襯層、第二襯層、第三襯層，構(gòu)成多層結(jié)構(gòu)的應(yīng)力襯層。
8.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，通過LPCVD、PECVD,HDPCVD, MBE、ALD、磁控濺射、磁過濾脈沖陰極真空弧放電(FCVA)技術(shù)形成多層結(jié)構(gòu)的應(yīng)力襯層。
9.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，第一襯層和/或第三襯層為氧化硅、氮化硅、氮氧化硅及其組合。
10.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，第二襯層為氮化硅、DLC及其組合。
11.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，第一襯層和/或第三襯層的厚度為I?IOnm,第二襯層的厚度為20?30nm。
12.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，對(duì)于PMOS而言，第二襯層的應(yīng)力大于第一和/或第三襯層。
13.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，第二襯層的應(yīng)力為4?lOGPa。
14.如權(quán)利要求8的半導(dǎo)體器件制造方法，其中，柵極堆疊結(jié)構(gòu)為假柵極堆疊結(jié)構(gòu)，并且形成多層結(jié)構(gòu)的應(yīng)力襯層之后進(jìn)一步包括步驟:在應(yīng)力襯層上形成層間介質(zhì)層；去除假柵極堆疊結(jié)構(gòu)，在層間介質(zhì)層中留下柵極溝槽；在柵極溝槽中形成最終的柵極堆疊結(jié)構(gòu)。
【文檔編號(hào)】H01L29/78GK103681844SQ201210345742
【公開日】2014年3月26日 申請(qǐng)日期:2012年9月17日 優(yōu)先權(quán)日:2012年9月17日
【發(fā)明者】王桂磊, 李俊峰, 趙超 申請(qǐng)人:中國科學(xué)院微電子研究所