專利名稱：垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)器件和體集成電路，特別涉及在同一襯底上集成高壓功率器件和低壓器件的技術(shù)。
背景技術(shù)：
本發(fā)明所稱的高壓功率器件(或稱為大功率器件、高壓器件等)，通常指的是VDM0SFET(垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管)器件，低壓器件通常指CM0SFET (互補金屬氧化物半導(dǎo)體場效應(yīng)晶體管)和/或雙極型(Bipolar)晶體管器件。傳統(tǒng)的集成電路通常用于小信號處理，實現(xiàn)信號整形放大、邏輯運算、傳輸存儲等信號處理功能，實際系統(tǒng)中還需要分離的功率器件實現(xiàn)功率驅(qū)動。前者通常稱為低壓器件(或小功率器件)，后者稱為高壓功率器件。隨著集成電路技術(shù)的不斷進步，前者的集成度越 來越高，后者的功率需求越來越大。近年來，為適應(yīng)集成電路內(nèi)既有小信號處理電路又有功率驅(qū)動器件的要求，出現(xiàn)了各種功率集成電路，將高、低壓器件集成在同一襯底芯片上，使得“信息”和“功率”合為一體。為了實現(xiàn)在同一芯片上集成高壓功率器件和低壓控制電路，人們在高、低壓器件集成技術(shù)領(lǐng)域作了深入的研究并取得了長足進步?，F(xiàn)有技術(shù)的主要工藝有兩種一種是BCD 工藝，即可集成 Bipolar、CMOS、DMOS (double-diffusion metal-oxi de-semi conductor)的工藝技術(shù)。另一種是CMOS工藝，即在原有的CMOS工藝下集成高壓功率器件，目前前者相對于后者更為普遍。隨著高、低壓器件集成工藝技術(shù)的發(fā)展，器件隔離和降低器件之間的串擾成為功率集成電路中的主要問題。就目前技術(shù)而言，主要的隔離方式有三種結(jié)隔離、自隔離和介質(zhì)隔離，介質(zhì)隔離可以很好的抑制襯底效應(yīng)和泄漏電流，但是工藝過于復(fù)雜、成本高。然而結(jié)隔離可實現(xiàn)性能和成本的折中，是目前使用最為普遍的隔離技術(shù)。在高、低壓器件集成工藝技術(shù)中，低壓器件主要是CMOS器件和Bipolar器件，減少掩膜版次和工藝步驟，降低難度以及降低成本是設(shè)計的重點。高壓功率器件主要用作開關(guān)，它占據(jù)了芯片的大部分面積，因此高壓功率器件是整個芯片設(shè)計的關(guān)鍵。DM0SFET (雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管)由于其高速開關(guān)特性、大電流驅(qū)動能力、低導(dǎo)通電阻和高擊穿電壓，在高壓功率器件中被廣泛應(yīng)用。DM0SFET主要有兩種類型，一種就是VDM0SFET，另一種為LDM0SFET (橫向雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。VDM0SFET具有高電流密度、低導(dǎo)通電阻和高擊穿電壓，但是采用CZ (直拉法)硅作為襯底制作的VDM0SFET，由于CZ硅摻雜濃度較高，需要外延，用外延層作為漂移區(qū)，一般耐壓值只有60-100V。器件耐壓與漂移區(qū)厚度成正比，需要的耐壓越高，漂移區(qū)就越厚，從而需要更厚的外延層，不但工藝復(fù)雜，成本也相應(yīng)增加。就目前的工藝技術(shù)，這種VDM0SFET器件耐壓通常低于200V。LDM0SFET由于能夠滿足更高耐壓的需求，更容易與CMOS工藝兼容而被廣泛采用，但是更高的耐壓，需要更長的漂移區(qū)，導(dǎo)致占用芯片面積大，成本高，而且導(dǎo)通電阻較大。VDM0SFET器件無論是作為分離器件或集成電路中的大功率器件，包括P溝道器件和N溝道器件，這兩種器件襯底材料類型有所不同，制造工藝相同或相應(yīng)。由于在當前半導(dǎo)體技術(shù)條件下，襯底中電子的漂移率遠大于空穴的漂移率，絕大多數(shù)VDMOSFET器件采用N型襯底材料制作，下面的描述也以N型襯底為例進行說明，本領(lǐng)域技術(shù)人員應(yīng)當明白，本發(fā)明并不局限于N型襯底材料，其技術(shù)原理同樣適用于P型襯底材料。圖I示出了現(xiàn)有技術(shù)的VDMOSFET結(jié)構(gòu)示意圖。在N型襯底802正面的器件功能區(qū)包括Pbody(P型體硅)702、N型外延層801，以及接觸區(qū)502、終端截止環(huán)601等。在這些功能區(qū)下面有外延層801作為器件的漂移區(qū)，襯底背面通過N型高摻雜注入形成注入?yún)^(qū)603。圖I中，S為源極、D為漏極、G為柵極，其他圖標分別為場氧101、鈍化層102、柵氧201、多晶柵301、金屬電極401。圖I所示器件，采用CZ硅襯底制作，外延層801為器件漂移區(qū)，器件耐壓與其厚度成正比，要提高耐壓勢必增加漂移區(qū)801厚度，將導(dǎo)致成本增加，通常器件耐壓值只有60-1OOV。圖2為包括VDMOSFET的集成高、低壓器件的集成電路結(jié)構(gòu)剖面圖，除了上面描述的VDMOSFET，還包括CMOS低壓器件，即LV-NM0SFET和LV-PM0SFET。圖2中，襯底正面功能 區(qū)還包括N+隱埋層602、P外延層703，P阱701。這種高、低壓器件集成工藝技術(shù)同樣采用CZ硅制作高壓器件，由于CZ法制作的硅片摻雜濃度高，需要外延。圖中N型外延層801作為漂移區(qū)起耐壓作用。圖3為另一種傳統(tǒng)的集成高、低壓器件的集成電路結(jié)構(gòu)剖面圖。這種高、低壓器件集成工藝技術(shù)同樣采用N型外延層801作為漂移區(qū)起耐壓作用，因此同樣存在高壓功率管耐壓較低的問題。而且這種高、低壓器件集成工藝技術(shù)的high-side部分即HV-NM0SFET、HV-PM0SFET可以正常工作，但是low-side部分中LV-PM0SFET在VDMOSFET的漏極加高電壓時可能存在LV-PM0SFET的源、漏穿通或LV-PM0SFET的源、漏與N型外延層801構(gòu)成的PN結(jié)擊穿，因此在高壓狀態(tài)下存在隱患，可能影響器件正常工作。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題，就是針對現(xiàn)有技術(shù)VDMOSFET器件工藝，用外延層作高壓器件漂移區(qū)存在的問題，以及LDM0SFET占用芯片面積大、成本高、導(dǎo)通電阻大的缺點，提供一種VDMOSFET器件制造方法，既可用于制造VDMOSFET分離器件，更適用于BCD和COM集成電路工藝中制作高壓器件。本發(fā)明解決所述技術(shù)問題，采用的技術(shù)方案是，垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，包括步驟a、在襯底正面形成器件的功能區(qū)并制作正面電極；b、在所述襯底背面形成注入?yún)^(qū)并制作背面電極；C、利用功能區(qū)和注入?yún)^(qū)之間的襯底材料作為器件的漂移區(qū)。本發(fā)明的半導(dǎo)體器件制造方法，在傳統(tǒng)的半導(dǎo)體工藝中，采用合適摻雜濃度的襯底制作VDM0SFET，直接以襯底材料作為器件的漂移區(qū)，不需要制作很厚的外延層，降低了工藝的復(fù)雜性，而且大大提高了器件的耐壓。優(yōu)選的，所述襯底材料采用FZ硅。FZ硅，即采用區(qū)熔法生產(chǎn)的硅，其雜質(zhì)濃度滿足制作VDMOSFET器件的要求，生產(chǎn)過程中不需要制作很厚的外延層作為漂移區(qū)，直接以襯底材料作為器件漂移區(qū)承受高壓，工藝簡單、耐壓高。進一步的，所述襯底為N型或P型材料，所述步驟b中，在N型襯底背面形成N+型注入?yún)^(qū)或在P型襯底背面形成P+型注入?yún)^(qū)。采用不同類型的襯底材料，可以制作不同導(dǎo)電類型的VDMOSFET器件。進一步的，在形成注入?yún)^(qū)之前對襯底背面進行減薄處理，調(diào)整襯底厚度。采用打磨、噴砂等工藝對襯底進行減薄處理，可以降低襯底厚度減小器件體積。進一步的，根據(jù)器件耐壓要求調(diào)整襯底厚度。本發(fā)明的技術(shù)方案，直接以襯底材料作為器件漂移區(qū)，由于襯底比較厚，耐壓通?？梢赃_到1200V以上，本發(fā)明可以通過減薄襯底調(diào)整器件耐壓，通過減薄襯底可以得到 600-1200V的器件耐壓，而且器件導(dǎo)通電阻仍然比LDM0SFET器件的導(dǎo)通電阻小。進一步的，在器件功能區(qū)和漂移區(qū)之間形成非連續(xù)的隱埋層，所述隱埋層材料導(dǎo)電類型與襯底材料導(dǎo)電類型相反。隱埋層由于提高了垂直寄生三極管的基區(qū)摻雜濃度，增加基區(qū)寬度，而且引入減速場，可以有效降低垂直寄生三極管的放大系數(shù)，從而有效降低器件的寄生三級管效應(yīng)，提升器件性能。進一步的，在所述功能區(qū)周邊形成隔離結(jié)，所述隔離結(jié)導(dǎo)電類型與所述隱埋層導(dǎo)電類型相同，所述隔離結(jié)與所述隱埋層相連。隔離結(jié)和隱埋層相連形成的區(qū)域，可以起到隔離高壓的作用，特別是在集成電路中，具有非常明顯的作用。優(yōu)選的，所述垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管制造方法用于B⑶集成電路或COMS集成電路生產(chǎn)工藝中，在所述BCD集成電路或COMS集成電路中形成高壓器件。本發(fā)明的器件制造方法，同樣適用于B⑶集成電路或COMS集成電路中制作高壓大功率器件，這種高壓大功率器件與小信號電路集成一體的芯片，也是本發(fā)明的主要應(yīng)用領(lǐng)域。進一步的，在所述B⑶集成電路或COMS集成電路中形成超結(jié)結(jié)構(gòu)。進一步的，在所述B⑶集成電路或COMS集成電路中形成槽柵結(jié)構(gòu)的VDMOSFET。超結(jié)結(jié)構(gòu)和槽柵結(jié)構(gòu)都是傳統(tǒng)半導(dǎo)體工藝中提高器件性能的技術(shù)，本發(fā)明的技術(shù)方案與這些半導(dǎo)體工藝具有更高的兼容性。特別是超結(jié)結(jié)構(gòu)，直接以襯底材料作為器件漂移區(qū)，可以非常方便的在漂移區(qū)注入雜質(zhì)形成超結(jié)結(jié)構(gòu)。在本發(fā)明中采用這些傳統(tǒng)工藝，可以進一步提聞器件性能。本發(fā)明的有益效果是，直接用襯底作為漂移區(qū)，一般襯底較厚可承受更高的電壓，而且可以根據(jù)不同耐壓需求，背面減薄襯底，得到耐壓600-1200V的高壓器件。本發(fā)明在保留在VDMOSFET器件導(dǎo)通電阻較小的優(yōu)勢前提條件下，提高了器件的耐壓，特別適用于BCD集成電路或COMS集成電路中制作高壓功率器件。本發(fā)明還具有工藝簡單，兼容性好的優(yōu)點。


圖I為現(xiàn)有技術(shù)VDMOSFET結(jié)構(gòu)示意圖；圖2為現(xiàn)有技術(shù)采用CMOS工藝集成的高壓器件和低壓控制電路結(jié)構(gòu)示意圖3為現(xiàn)有技術(shù)另一種采用CMOS工藝集成的高壓器件和低壓控制電路結(jié)構(gòu)示意圖；圖4為本發(fā)明的VDMOSFET結(jié)構(gòu)示意圖；圖5為采用本發(fā)明VDMOSFET為高壓器件和傳統(tǒng)低壓CMOS器件集成電路結(jié)構(gòu)示意圖；圖6為圖5所示集成電路構(gòu)成的高壓驅(qū)動電路示意圖；圖7為具有槽柵結(jié)構(gòu)的VDMOSFET集成電路結(jié)構(gòu)示意圖；圖8為具有超結(jié)結(jié)構(gòu)的VDMOSFET集成電路結(jié)構(gòu)示意圖。其中101——場氧；102——鈍化層；201——柵氧；301——多晶柵；302——場板；401——金屬電極；501——終端場限環(huán)；502——接觸區(qū)；503——P+隔離結(jié)；504——P+隱埋層；601——終端截止環(huán)；602——N+隱埋層；603——注入?yún)^(qū)；701——P阱；702——Pbody (P型體硅)；703——P型外延層；801——N型外延層；802——N型襯底；803——N-漂移區(qū)；漂移區(qū)的P柱90 ;襯底N柱91 ；S——源極；G——柵極；D——漏極；B——襯底電極。
具體實施例方式下面結(jié)合附圖及實施例，詳細描述本發(fā)明的技術(shù)方案。本發(fā)明的半導(dǎo)體器件制造方法工藝步驟包括首先，在N型襯底802正面通過注入、外延、退火、光刻等工藝形成器件的功能區(qū)，并通過金屬淀積等工藝制作正面電極，包括柵極G、源極S。這些功能區(qū)包括Pbody702、N型外延層801，以及接觸區(qū)502、P+隔離結(jié)503、P+隱埋層504、終端截止環(huán)601等，如圖4所
/Jn ο第二步，根據(jù)器件耐壓要求，對N型襯底802背面進行減薄處理，調(diào)整襯底厚度到適當尺寸，以滿足器件耐壓要求。采用高摻雜注入5價雜質(zhì)在襯底背面形成N+注入?yún)^(qū)603，并制作背面金屬電極，如圖4中的漏極D。第三步，利用功能區(qū)和注入?yún)^(qū)603之間的襯底材料作為器件的漂移區(qū)，得到本發(fā)明 VDMOSFET。從圖4所示的本發(fā)明的VDMOSFET器件結(jié)構(gòu)示意圖可以清楚的看出，本發(fā)明的VDMOSFET器件，只需要在N型襯底802正面形成一層很薄的N型外延層801，滿足器件功能區(qū)制作就可以了。VDMOSFET器件功能區(qū)和注入?yún)^(qū)之間沒有外延層，只有襯底材料作為器件的漂移區(qū)直接承受高壓。本發(fā)明的生產(chǎn)工藝不需要制作很厚的外延層，生產(chǎn)工藝大為簡化，而且由于襯底比較厚(大于外延層的厚度)，器件耐壓可以達到甚至超過1200V?，F(xiàn)有技術(shù)的VDMOSFET器件以外延層作為器件的漂移區(qū)，不但達不到如此高的耐壓，而且需要復(fù)雜的工藝形成很厚的外延層，以滿足器件漂移區(qū)的要求。本發(fā)明推薦的襯底材料采用FZ硅，其雜質(zhì)濃度比較低，可以滿足器件漂移區(qū)對雜質(zhì)濃度的要求，直接以FZ硅襯底材料作為器件的漂移區(qū)，不需要制作很厚的外延層作為漂移區(qū)。實施例I本例集成電路是一種采用高、低壓器件集成的半導(dǎo)體集成電路，本發(fā)明的技術(shù)方案用于制作集成電路中的高壓器件，即圖5中的VDMOSFET。圖5中的LV-NMOSFET (低壓N型金屬氧化物半導(dǎo)體場效應(yīng)管)，LV-PMOSFET (低壓P型金屬氧化物半導(dǎo)體場效應(yīng)管)的制作工藝與傳統(tǒng)的CMOS工藝相同,本例集成電路中形成有結(jié)終端(Junction Termination)。圖6示出了本例集成電路CM0SFET與VDMOSFET的電路拓撲圖。本例集成電路結(jié)構(gòu)如圖5所示其功能區(qū)包括場氧101，鈍化層102，柵氧201，多晶柵301，場板302，終端場限環(huán)501，接觸區(qū)502，P+隔離結(jié)503，P+隱埋層504，終端截止環(huán)601，？阱701，？130(^702州外延層801等。其中，金屬401為器件電極或接地端，型襯底802為N材料。圖5中，N外延層801位于N型襯底802之上，P+隱埋層504位于N外延層801和N型襯底802之間，N+注入?yún)^(qū)603位于N型襯底802背面，其電極為本例VDMOSFET的漏極D。P+隱埋層504與N+注入?yún)^(qū)603之間的襯底材料構(gòu)成VDMOSFET漂移區(qū)，直接承受高壓。P+隔離結(jié)503位于N外延層801之內(nèi)、P+隱埋層504之上，與P+隱埋層504 —起構(gòu)成隔離區(qū)。Pbody702位于VDMOSFET區(qū)P+隱埋層504之上，P阱701位于P+隔離結(jié)503和P+隱埋層504構(gòu)成的隔離區(qū)內(nèi)。終端場限環(huán)501位于襯底硅片外圍的N外延層801內(nèi)。VM0SFET, LV-NMOSFET、LV-PM0SFET柵極301和場板302分別位于柵氧201、場氧101之上。 NM0SFET源和漏位于P+隔離結(jié)503和P+隱埋層504構(gòu)成的隔離區(qū)N阱701內(nèi)，PM0SFET襯底接觸區(qū)位于P+隔離結(jié)503和P+隱埋層504構(gòu)成的隔離區(qū)N外延801內(nèi)，VDMOSFET源位于Pbody702內(nèi)，VDMOSFET漏極注入?yún)^(qū)603位于N型襯底802內(nèi)，終端截止環(huán)601位于硅片最外圍N外延層801內(nèi)。PM0SFET源、漏位于P+隔離結(jié)503和P+隱埋層504構(gòu)成的隔離區(qū)N外延801內(nèi)，VDMOSFET的Pbody接觸區(qū)502與VDMOSFET源鄰接。終端截止環(huán)601連接終端場板302，P+隔離結(jié)連接金屬位于CMOS區(qū)P+隔離結(jié)503之上。NM0SFET源、漏連接金屬位于NM0SFET源、漏之上。PM0SFET的源、漏、襯底連接金屬分別位于PM0SFET源、漏和襯底接觸區(qū)之上。VDMOSFET源連接金屬位于VDMOSFET源之上。VDMOSFET漏連接金屬位于VDMOSFET漏之下。鈍化層102覆蓋所有器件的柵301和終端場板302。N外延層801內(nèi)集成低壓CMOS器件、平面VDMOSFET和結(jié)終端，NM0SFET、PM0SFET、平面VDMOSFET的柵301以及場板302通過光刻有源區(qū)、生長柵氧、淀積多晶硅、再次光刻完成，平面VDMOSFET漏端與終端截止環(huán)601同電位，P+隔離結(jié)503接地。高壓功率器件VDMOSFET以N型襯底802作為漂移區(qū)起耐壓作用，一般襯底較厚，耐壓可達到1200V以上，而且根據(jù)不同耐壓需求采用背面減薄技術(shù)，碾磨襯底硅片到所需厚度，得到不同的耐壓值，工藝簡單、成本較低。并且仍然保留VDMOSFET導(dǎo)通電阻小，電流密度大的優(yōu)勢。本例高壓功率器件VDMOSFET制造工藝是，首先采用P型雜質(zhì)正面注入形成P+隱埋層504，然后外延形成N外延層801，在N外延層801上集成低壓CMOS器件、VDMOSFET正面的功能區(qū)。P+隱埋層504提高了垂直寄生npn三極管的基區(qū)摻雜濃度，增加了基區(qū)寬度，而且引入減速場，可以有效降低垂直寄生npn三極管的放大系數(shù)，從而有效降低器件的寄生三級管效應(yīng)，提聞器件性能。本例集成電路在制作過程中，采用背面減薄技術(shù)，碾磨硅片到所需厚度，然后在硅片背面采用高摻雜N型雜質(zhì)注入形成VDMOSFET的漏極注入?yún)^(qū)603。實施例2
本例集成電路結(jié)構(gòu)如圖7所示，其中的高壓大功率器件VDMOSFET具有槽柵結(jié)構(gòu)。參見圖7，VDMOSFET的柵電極301至于槽300中，并同樣被柵氧包圍。本例其他結(jié)構(gòu)參見實施例I的描述。實施例3本例集成電路中形成超結(jié)結(jié)構(gòu)，在N型襯底802內(nèi)引入超結(jié)，如圖8所示，在耗盡情況下，漂移區(qū)的P柱90與襯底N柱91全耗盡，器件的耐壓值只與漂移區(qū)厚度有關(guān)，與漂移區(qū)參雜濃度無關(guān)，這樣就可以進一步提高漂移區(qū)摻雜濃度來降低導(dǎo)通電阻，形成所謂CooI-MOSFET進一步提高VDMOSFET的性能。本例其他結(jié)構(gòu)參見實施例I的描述。本例集成電路中形成結(jié)終端(Junction Termination),包圍所有高、低壓器件,而 不僅僅包圍高壓功率器件，原因在于加在VDMOSFET漏603的高壓同樣作用在CMOS區(qū)的P+隔離結(jié)上，因此低壓CMOS器件需要結(jié)終端分擔耐壓。本發(fā)明集成電路主要工藝過程包括I)在N型襯底上采用P型雜質(zhì)注入形成P+隱埋層；2)在N型襯底上生長薄外延層；3)采用P型雜質(zhì)注入并在高溫下退火形成結(jié)隔離；4)采用P型雜質(zhì)注入并在高溫下退火形成Pbody區(qū)；5)采用P型雜質(zhì)注入并退火形成P阱；6)采用P型雜質(zhì)注入并退火形成終端場限環(huán)；7)通過光刻形成有源區(qū)；8)采用熱氧化生長柵氧化層；9)淀積多晶硅，對多晶硅注入摻雜；10)光刻多晶硅形成高、低壓的柵及終端的場板；11)采用N型雜質(zhì)離子注入形成VDMOSFET的源、NMOS的源、漏、PMOS的襯底接觸區(qū)、端的截止環(huán)；12)采用P型雜質(zhì)注入形成VDMOSFET的Pbody接觸區(qū)、PMOS的源、漏；13)淀積鈍化層，光刻接觸孔，淀積表面金屬并刻蝕，然后淀積鈍化層，刻蝕；14)在襯底背部碾磨，減薄襯底到所需厚度；15)在型襯底背面采用磷離子注入并退火形成VDMOSFET的漏區(qū)；16)淀積背面金屬并引出漏電極。上面描述的實施例是為了幫助讀者理解本發(fā)明的原理，本發(fā)明的保護范圍并不局限于這樣的特別陳述和實施例。凡是根據(jù)上述描述做出各種可能的等同替換或改變，均被認為屬于本發(fā)明的權(quán)利要求的保護范圍。
權(quán)利要求
1.垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，包括步驟 a、在襯底正面形成器件的功能區(qū)并制作正面電極； b、在所述襯底背面形成注入?yún)^(qū)并制作背面電極； C、利用功能區(qū)和注入?yún)^(qū)之間的襯底材料作為器件的漂移區(qū)。
2.根據(jù)權(quán)利要求I所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，所述襯底材料采用FZ硅。
3.根據(jù)權(quán)利要求I所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，所述襯底為N型或P型材料，所述步驟b中，在N型襯底背面形成N+型注入?yún)^(qū)或在P型襯底背面形成P+型注入?yún)^(qū)。
4.根據(jù)權(quán)利要求I所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，在形成注入?yún)^(qū)之前對襯底背面進行減薄處理，調(diào)整襯底厚度。
5.根據(jù)權(quán)利要求I所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，根據(jù)器件耐壓要求調(diào)整襯底厚度。
6.根據(jù)權(quán)利要求I所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，在器件功能區(qū)和漂移區(qū)之間形成非連續(xù)的隱埋層，所述隱埋層材料導(dǎo)電類型與襯底材料導(dǎo)電類型相反。
7.根據(jù)權(quán)利要求6所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，在所述功能區(qū)周邊形成隔離結(jié)，所述隔離結(jié)導(dǎo)電類型與所述隱埋層導(dǎo)電類型相同，所述隔離結(jié)與所述隱埋層相連。
8.根據(jù)權(quán)利要求I 7任意一項所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，所述垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法用于BCD集成電路或COMS集成電路生產(chǎn)工藝中，在所述BCD集成電路或COMS集成電路中形成高壓器件。
9.根據(jù)權(quán)利要求8所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，在所述BCD集成電路或COMS集成電路中形成超結(jié)結(jié)構(gòu)。
10.根據(jù)權(quán)利要求8所述的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，其特征在于，在所述BCD集成電路或COMS集成電路中形成槽柵結(jié)構(gòu)的VDM0SFET。
全文摘要
本發(fā)明涉及半導(dǎo)器件和體集成電路。本發(fā)明針對現(xiàn)有技術(shù)VDMOSFET器件工藝，用外延層作高壓器件漂移區(qū)存在的問題，公開了一種VDMOSFET器件制造方法，既可用于制造VDMOSFET分離器件，更適用于BCD和COM集成電路工藝中制作高壓器件。本發(fā)明的垂直雙擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管器件制造方法，在傳統(tǒng)的半導(dǎo)體工藝中，采用合適摻雜濃度的襯底制材料，直接以襯底材料作為器件的漂移區(qū)，不需要制作很厚的外延層，降低了工藝的復(fù)雜性，而且大大提高了器件的耐壓。本發(fā)明只需要在襯底正面形成一層很薄的外延層，滿足器件功能區(qū)制作就可以了。在器件功能區(qū)和注入?yún)^(qū)之間的襯底材料作為器件的漂移區(qū)直接承受高壓。
文檔編號H01L29/78GK102891088SQ20121034432
公開日2013年1月23日 申請日期2012年9月17日 優(yōu)先權(quán)日2012年9月17日
發(fā)明者方健, 賈姚瑤, 李源, 袁同偉, 黃帥, 張波 申請人:電子科技大學(xué)