半導體器件及其制造方法
【專利摘要】本申請公開了一種半導體器件及其制造方法。一種示例方法可以包括：在半導體襯底上形成柵極和源/漏區(qū)；在所述源/漏區(qū)上外延生長犧牲源/漏；在半導體襯底上形成層間電介質(zhì)層，并對其進行平坦化，以露出犧牲源/漏；以及去除至少一部分犧牲源/漏，并在去除所述至少一部分犧牲源/漏而形成的孔中填充導電材料。
【專利說明】半導體器件及其制造方法
【技術領域】
[0001]本公開涉及半導體領域，更具體地，涉及一種能夠改進接觸部形成的半導體器件及其制造方法。
【背景技術】
[0002]半導體器件在形成之后，需要形成接觸部以便與外部進行電連接。但是，常規(guī)的接觸部形成方法存在著一些問題。
[0003]具體地，圖1(a)示出了一個示例半導體器件的剖面圖。如圖1(a)所示，該半導體器件包括在半導體襯底100中形成的兩個單元器件，這兩個單元器件例如通過淺溝槽隔離(STI) 101而彼此隔離。每一單元器件包括在半導體襯底100上形成的柵極102 (柵極102的側(cè)面上形成有側(cè)墻103)以及在半導體襯底100中位于柵極102兩側(cè)形成的源/漏區(qū)104。這種半導體器件在本領域中是公知的，存在多種方法來制造這種半導體器件，在此不再贅述。
[0004]為了實現(xiàn)與外部的電連接，需要制造到柵極102、源/漏區(qū)104的接觸部。為此，優(yōu)選地，進行硅化處理以在柵極102頂部以及源/漏區(qū)104頂部形成金屬硅化物層105。然后，如圖1(b)所示，淀積層間電介質(zhì)層106。在層間電介質(zhì)層106中，在與柵極102、源/漏區(qū)104相對應的位置處，通過一個刻蝕步驟形成接觸孔，并以導電材料(通常采用W、TiN等)填充接觸孔來形成接觸部107-1和107-2。
[0005]但是，柵極102上的接觸部107-2和源/漏區(qū)104上的接觸部107_1具有不同的高度，因此相應接觸孔的深度不同。這種不同深度接觸孔的刻蝕和填充是困難的。
[0006]因此，需要一種新穎的半導體器件及其制造方法，其中能夠改進接觸部的形成。

【發(fā)明內(nèi)容】

[0007]本公開的目的在于提供一種半導體器件及其制造方法。
[0008]根據(jù)本公開的一個方面，提供了一種制造半導體器件的方法，包括:在半導體襯底上形成柵極和源/漏區(qū)；在所述源/漏區(qū)上外延生長犧牲源/漏；在半導體襯底上形成層間電介質(zhì)層，并對其進行平坦化，以露出犧牲源/漏；以及去除至少一部分犧牲源/漏，并在去除所述至少一部分犧牲源/漏而形成的孔中填充導電材料。
[0009]根據(jù)本公開的另一方面，提供了一種半導體器件，包括:半導體襯底；在半導體襯底上形成的柵極和源/漏區(qū)；對準于源/漏區(qū)且覆蓋范圍基本上與源/漏區(qū)一致的接觸栓塞，其中，所述接觸栓塞與柵極的頂面持平。
[0010]根據(jù)本公開的實施例，通過對準于源/漏區(qū)外延生長犧牲源/漏，并最終代之以接觸栓塞，使得源/漏區(qū)的高度得以“提升”至與柵極的高度相同。這樣，可以簡化隨后形成到柵極和源/漏區(qū)的接觸部時的工藝。此外，形成的接觸栓塞的覆蓋范圍與源/漏區(qū)的覆蓋范圍基本上一致，可以降低因接觸栓塞引起的寄生電容。
[0011]另外，根據(jù)本公開的實施例，可以對層間電介質(zhì)層、接觸栓塞所用的導電材料和/或柵極中的柵導體材料，采用帶應力的材料，以進一步改善器件性能。
【專利附圖】

【附圖說明】
[0012]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0013]圖1示出了根據(jù)現(xiàn)有技術的半導體器件接觸部形成的示意圖；
[0014]圖2示出了根據(jù)本公開實施例的半導體器件接觸部形成的示意圖；以及
[0015]圖3-6示出了根據(jù)本公開實施例的半導體器件接觸部形成改進例的示意圖。
【具體實施方式】
[0016]以下，通過附圖中示出的具體實施例來描述本公開。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術的描述，以避免不必要地混淆本公開的概念。
[0017]在附圖中示出了根據(jù)本公開實施例的半導體器件的各種結(jié)構(gòu)圖及截面圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據(jù)實際所需可以另外設計具有不同形狀、大小、相對位置的區(qū)域/層。
[0018]本公開的基本思想在于:在半導體器件所形成于的半導體襯底的有源區(qū)(限定了半導體器件的源/漏區(qū))上，通過外延生成形成犧牲源/漏。通過犧牲源/漏，來彌補源/漏區(qū)與柵極之間的高度差。隨后，去除犧牲源/漏并代之以導電材料，優(yōu)選地接著進行平坦化處理，形成接觸栓塞，從而使得柵極與源/漏區(qū)上形成的接觸栓塞高度相同，這有利于后續(xù)接觸部的形成。此外，由于外延生長選擇性地在半導體材料(有源區(qū))上進行(而不在圍繞有源區(qū)的電介質(zhì)如STI上進行)，從而形成的接觸栓塞的覆蓋范圍與源/漏區(qū)的覆蓋范圍基本上一致，因此可以降低因接觸栓塞引起的寄生電容。
[0019]由于半導體器件中各單元器件之間通常通過例如淺溝槽隔離(STI)這樣的結(jié)構(gòu)而彼此隔離，因此犧牲源/漏自對準于半導體器件的有源區(qū)。這是因為外延生長在晶體材料上進行，有源區(qū)通常為晶體材料如Si等但隔離結(jié)構(gòu)如STI等通常不是晶體材料。為了更好地限定犧牲源/漏，可以在柵極側(cè)墻的外側(cè)形成外側(cè)墻，該外側(cè)墻與柵極側(cè)墻分開。例如，該外側(cè)墻可以位于相應單元器件的外圍位置處，例如處于有源區(qū)端部處，從而該單元器件的源/漏區(qū)基本上位于該外側(cè)墻與柵極側(cè)墻之間。這樣，在外延生長過程中，由于柵極側(cè)墻和外側(cè)墻的限制作用，可以確保犧牲源/漏生長于器件的源/漏區(qū)上。
[0020]圖2示意性示出了根據(jù)本公開實施例的半導體器件制造方法各步驟中得到的結(jié)構(gòu)的相應視圖。
[0021]如圖2(a)所示，根據(jù)常規(guī)技術制造了半導體器件。該半導體器件包括在半導體襯底1000中形成的兩個單元器件，這兩個單元器件例如通過淺溝槽隔離(STI) 1001而彼此隔離。每一單元器件包括在半導體襯底1000上形成的柵極1002(柵極1002的側(cè)面上形成有側(cè)墻1003)以及在半導體襯底1000中位于柵極1002兩側(cè)形成的源/漏區(qū)1004。
[0022]這里需要指出的是，在該實施例中，半導體器件包括兩個單元器件。但是本公開并不局限于此。例如，本公開可以適用于包括更多單元器件的半導體器件，或者可以適用于僅包括一個單元器件的半導體器件。在本公開中，為了說明本公開在互補金屬氧化物半導體(CMOS)領域中的應用，假設圖2(a)中所示的兩個單元器件分別為η型器件和P型器件。例如，圖2(a)中左側(cè)的單元器件為η型器件，圖2(b)中右側(cè)的單元器件為P型器件。
[0023]為了方便說明，假設所述半導體器件以Si為基礎材料。例如，半導體襯底1000包括體Si，STI 1001包括SiO2，柵極1002包括SiO2的柵介質(zhì)層和多晶硅的柵導體層，側(cè)墻1003包括氮化物(如Si3N4)。當然，本公開并不局限于此。例如，半導體襯底1000可以包括各種其他半導體材料如Ge、SiGe、GaN等，柵極1002也可以包括高K柵介質(zhì)層和金屬柵導體層。
[0024]優(yōu)選地，為了在以下處理中保護柵極1002，還在柵極1002頂部形成保護帽1005。例如，該保護帽1005可以與側(cè)墻1003 —樣由氮化物構(gòu)成。
[0025]圖2(a)中所示的半導體器件本身對于本領域技術人員而言是公知的，且存在多種方法來制造這種半導體器件，在此不再贅述。
[0026]在該實施例中，為了更好地限定犧牲源/漏，優(yōu)選地形成外側(cè)墻。具體地，首先如圖2(b)所示，先在柵極側(cè)墻1003側(cè)面上形成犧牲側(cè)墻1006，然后再在犧牲側(cè)墻1006的側(cè)面上形成外側(cè)墻1007。例如，犧牲側(cè)墻1006可以包括氧化物如SiO2等，外側(cè)墻1007可以包括氮化物。這里需要指出的是，在此為了以下處理的方便，選擇外側(cè)墻1007的材料與柵極側(cè)墻1003的材料相同(在該實施例中，為氮化物)，但是也可以選擇外側(cè)墻1007的材料不同于柵極側(cè)墻1003的材料。接下來，如圖2(c)所示，例如通過選擇性刻蝕等方式去除犧牲側(cè)墻1006，這樣就留下了彼此相分開的柵極側(cè)墻1003和外側(cè)墻1007。
[0027]圖2((^ )示出了圖2(c)中所示結(jié)構(gòu)的頂視圖。如圖2((^ )所示，在半導體襯底1000上，有源區(qū)(限定了源/漏區(qū)1004)被STI 1001所包圍。柵極1002側(cè)面上形成有柵極側(cè)墻1003，而在柵極側(cè)墻`1003外側(cè)與柵極側(cè)墻1003相距一定距離處形成有外側(cè)墻1007。在該實施例中，外側(cè)墻1007位于單元器件的外圍位置處。特別是在圖中的水平方向(柵長的方向)，外側(cè)墻1007可以位于有源區(qū)的端部。因此，源/漏區(qū)1004基本上處于柵極側(cè)墻1003與外側(cè)墻1007之間。
[0028]接下來，如圖2(d)所示，在圖2(c)所示的結(jié)構(gòu)上外延生長犧牲源/漏1008。根據(jù)圖2(c')的頂視圖可以看出，器件中有源區(qū)(限定了源/漏區(qū)1004)露出在外，因此外延生長在有源區(qū)上進行。而其他區(qū)域基本上被STI 1001覆蓋，因此不會發(fā)生外延生長。結(jié)果，如圖2(d')中的頂視圖所示，所生長的犧牲源/漏1008自對準于源/漏區(qū)1004，且基本上與源/漏區(qū)1004完全重疊。犧牲源/漏1008的材料可以選擇為能夠有效地在半導體襯底1000上外延生長的材料。例如，在半導體襯底1000為Si襯底時，犧牲源/漏1008的材料也可以包括Si，或者可以包括其他半導體材料如SiGe、SiC等。
[0029]然后，如圖2(e)和2(e')所示，可以淀積層間電介質(zhì)(ILD)層1009。ILD層1009例如可以包括Si02、Si0C等電介質(zhì)材料。接著，可以進行平坦化處理如化學機械拋光(CMP)，使得整個器件的表面變得平坦，并且露出犧牲源/漏1008。這樣，隨后可以對犧牲源/漏1008進行替換處理。
[0030]從圖2(e)和2(e')中可以看到，通過這種平坦化處理，還去除了用于保護作用的保護帽1005，露出了柵極1002。在此，優(yōu)選地可以應用替代柵工藝。具體來說，例如原先形成的柵極1002包括SiO2的柵介質(zhì)層和多晶硅的柵導體層。在圖2(e)所示的平坦化步驟之后，去除SiO2的柵介質(zhì)層和多晶硅的柵導體層，并依次淀積高K柵介質(zhì)層和金屬柵電極層，然后進行構(gòu)圖，以形成最終的柵堆疊。優(yōu)選地，在高K柵介質(zhì)層和金屬柵電極層之間還可以形成功函數(shù)調(diào)節(jié)層。這種替代柵工藝本身在本領域中是公知的，在此不再詳細描述。
[0031]接下來，如圖2(f)和2(f')所示，通過選擇性刻蝕，例如通過HF溶液，去除犧牲源/漏1008。在圖2(f)和2 (f')中，示出了犧牲源/漏1008被完全去除，從而露出之下的源/漏區(qū)1004的情況。但是，本公開不限于此。例如，犧牲源/漏1008也可以只被去除一部分，從而留下一定厚度的犧牲源/漏。所述厚度可以根據(jù)器件性能優(yōu)化來確定。具體來說，留下的犧牲源/漏在如隨后所述的硅化處理中，可以有助于形成較厚的金屬硅化物，從而降低接觸電阻。或者，可以進行深刻蝕進入到源/漏區(qū)1004中。
[0032]然后，如圖2(g)和2(g')所示，在由于對犧牲源/漏1008的選擇性刻蝕而得到的孔中，填充導電材料如金屬等，以形成與源/漏區(qū)1004電連接的接觸栓塞1010。這種填充例如可以通過先淀積一層導電材料，然后進行平坦化來完成。
[0033]由于接觸栓塞1010是通過填充將自對準于源/漏區(qū)、且與源/漏區(qū)基本上完全重疊的犧牲源/漏區(qū)去除而留下的孔來實現(xiàn)的，因此接觸栓塞1010也自對準于源/漏區(qū)，且覆蓋范圍基本上與源/漏區(qū)一致。特別是，在柵寬方向上(圖中豎直方向)，接觸栓塞的尺寸可以與源/漏區(qū)的尺寸一致；而在柵長方向上(圖中水平方向)，接觸栓塞的尺寸可以小于等于源/漏區(qū)的尺寸。另外，還可以通過外側(cè)墻1007來調(diào)節(jié)接觸栓塞的尺寸。
[0034]優(yōu)選地，為了改善電學性能，在填充導電材料之前，可以先進行金屬硅化處理，以在由于犧牲源/漏1008的去除而形成的孔的底部，形成金屬硅化物(圖中未示出)。具體地，例如可以淀積一層金屬膜如Ni膜，然后進行退火，使得該金屬膜與源/漏區(qū)1004中的Si元素(或者，在仍留有一部分犧牲源/漏1008的情況下，與犧牲源/漏1008中的Si元素)發(fā)生硅化反應，從而生成金屬硅化物。之后，去除未反應的金屬膜。
[0035]從圖2(g)可以看出，現(xiàn)在器件的表面保持平坦。具體地，柵極1002和源/漏區(qū)的接觸栓塞1010(另外，側(cè)墻1003、1007以及層間電介質(zhì)層1009)的高度相同。這樣，在隨后的處理中，可以容易地形成柵極1002和源/漏區(qū)1004的與外部的接觸部。例如，可以在圖2 (g)所述的結(jié)構(gòu)上淀積另一電介質(zhì)層，并在該另一電介質(zhì)層中與柵極1002和源/漏區(qū)1004相對應的位置處，刻蝕接觸孔并填充接觸孔以形成接觸部。由于當前柵極1002和源/漏區(qū)1004(其高度被接觸栓塞1010提升)同高，因此在所述另一電介質(zhì)層中只需刻蝕相同深度的接觸孔，這大大簡化了工藝。
[0036]優(yōu)選地，在以上圖2(e)和2(e')所示的步驟中，并不簡單地形成如SiO2之類的ILD層，而是形成帶有應力的電介質(zhì)層如Si3N4,以進一步提升器件性能。
[0037]在圖3(a)和3(a')中，示出了這樣的示例。其中，對于左側(cè)的η型器件，可以形成帶拉應力的電介質(zhì)層1009-1 ;而對于右側(cè)的P型器件，可以形成帶壓應力的電介質(zhì)層
1009-2。例如，這可以通過如下方法來完成。首先，在右側(cè)的P型器件區(qū)域上覆蓋一層光刻膠，并在左側(cè)的η型器件區(qū)域上淀積帶拉應力的電介質(zhì)層1009-1 ;然后去除右側(cè)P型器件區(qū)域上的光刻膠，并在左側(cè)η型器件區(qū)域上形成光刻膠，并在右側(cè)P型器件區(qū)域上淀積帶壓應力的電介質(zhì)層1009-2 ;最后進行平坦化處理，以露出犧牲源/漏1008。
[0038]根據(jù)本公開的一個實施例，帶有拉應力的電介質(zhì)材料可以包括帶拉應力的金屬氧化物如Al2O3、ZrO2、CrO2。根據(jù)本公開的另一實施例,并非直接淀積電介質(zhì)層,而是首先淀積金屬如Al、Cr和Zr等，然后對其進行氧化，以形成帶拉應力的氧化物電介質(zhì)層。
[0039]根據(jù)本公開的一個實施例，帶有壓應力的電介質(zhì)材料可以包括帶壓應力的金屬氧化物如Ta2O5, Zr02。根據(jù)本公開的另一實施例，并非直接淀積電介質(zhì)層，而是首先淀積金屬如Ta和Zr等，然后對其進行氧化，以形成帶壓應力的氧化物電介質(zhì)層。
[0040]優(yōu)選地，在圖2(d)和2(d')所示的犧牲源/漏的生長步驟之后，可以去除外側(cè)墻1007。另外，也可以去除柵極側(cè)墻1003。當然，在去除柵極側(cè)墻1003的情況下，為了保護柵極1002，可以在柵極1002的側(cè)面上留有側(cè)墻1003的薄壁。在去除了側(cè)墻之后，再形成ILD層 1009。
[0041]在圖4(a)和4(a')中，示出了這樣的示例。其中，柵極側(cè)墻1003和外側(cè)墻1007均被去除，因此它們相應的位置處均被填充以ILD層的材料。為了圖示的方便，圖4中并沒有示出柵極1002側(cè)面上保留的側(cè)墻1003的薄壁。在圖4所示的示例中，還針對η型器件和P型器件分別形成了帶拉應力的ILD層1009-1和帶壓應力的ILD層1009-2。
[0042]這里需要指出的是，盡管圖4中示出了去除側(cè)墻以及形成帶應力ILD層兩種措施相結(jié)合使用的示例，但是本公開并不限于此。這兩種措施可以單獨使用。
[0043]優(yōu)選地，在以上圖2(g)和2(g')所示的步驟中，并不簡單地填充如金屬之類的導電材料，而是形成帶有應力的導電材料，以進一步提升器件性能。
[0044]在圖5(a)和5(a')中，示出了這樣的示例。其中，對于左側(cè)的η型器件，可以形成帶拉應力的接觸栓塞1010-1 ;而對于右側(cè)的P型器件，可以形成帶壓應力的接觸栓塞
1010-2。例如，能夠提供拉應力的導電材料包括Al、Cr、Zr等金屬，能夠提供壓應力的導電材料包括Ta、Zr等金屬。在圖5所示的示例中，還去除了側(cè)墻，且針對η型器件和ρ型器件分別形成了帶拉應力的ILD層1009-1和帶壓應力的ILD層1009-2。
[0045]這里需要指出的是，盡管圖5中示出了去除側(cè)墻、形成帶應力ILD層以及形成帶應力接觸栓塞三種措施相結(jié)合使用的示例，但是本公開并不限于此。這三種措施可以單獨使用。
[0046]優(yōu)選地，在如圖2(g)和2(g')形成接觸栓塞之后，可以進行替代柵處理。例如，將原先形成的柵極1002(例如，包括SiO2的柵介質(zhì)層和多晶硅的柵導體層，圖中未明確示出柵極1002的構(gòu)造)去除，并依次形成高K柵介質(zhì)層(如，HfO2、HfSiONx等)和金屬柵導體層。更優(yōu)選地，在高K柵介質(zhì)層和金屬柵導體層之間還形成功函數(shù)調(diào)節(jié)層。然后，對它們進行構(gòu)圖，以形成最終的柵堆疊。
[0047]在此，優(yōu)選地，柵導體層可以包括帶應力的導電材料。具體地，對于η型器件，柵導體層可以施加拉應力，比如TiAlN，W材料；而對于ρ型器件，柵導體層可以施加壓應力，比如TiN材料。
[0048]在圖6(a)和6(a')中，示出了這樣的示例。其中，對于左側(cè)的η型器件，可以形成帶拉應力的柵極1002-1 (具體地，形成帶拉應力的柵導體層)；而對于右側(cè)的P型器件，可以形成帶壓應力的柵極1002-2 (具體地，形成帶壓應力的柵導體層)。在圖6所示的示例中，還去除了側(cè)墻，針對η型器件和ρ型器件分別形成了帶拉應力的ILD層1009-1和帶壓應力的ILD層1009-2，且針對η型器件和ρ型器件分別形成了帶拉應力的接觸栓塞1010-1和帶壓應力的接觸栓塞1010-2。[0049]這里需要指出的是，盡管圖6中示出了去除側(cè)墻、形成帶應力ILD層、形成帶應力接觸栓塞以及形成帶應力柵極四種措施相結(jié)合使用的示例，但是本公開并不限于此。這四種措施可以單獨使用。
[0050]在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術細節(jié)并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過現(xiàn)有技術中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。盡管以上分別描述了各個實施例，但是并不意味著這些實施例中的有利特征不能結(jié)合使用。
[0051]以上參照本公開的實施例對本公開予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權利要求及其等價物限定。不脫離本公開的范圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本公開的范圍之內(nèi)。
【權利要求】
1.一種制造半導體器件的方法，包括: 在半導體襯底上形成柵極和源/漏區(qū)； 在所述源/漏區(qū)上外延生長犧牲源/漏； 在半導體襯底上形成層間電介質(zhì)層，并對其進行平坦化，以露出犧牲源/漏；以及去除至少一部分犧牲源/漏，并在去除所述至少一部分犧牲源/漏而形成的孔中填充導電材料。
2.根據(jù) 權利要求1所述的方法，其中，所述柵極的側(cè)面上形成有柵極側(cè)墻，且該方法進一步包括: 在所述柵極側(cè)墻的外側(cè)與柵極側(cè)墻分開而形成外側(cè)墻，其中所述柵極側(cè)墻與所述外側(cè)墻限定外延生長的范圍。
3.根據(jù)權利要求2所述的方法，其中，通過如下步驟形成外側(cè)墻: 在柵極側(cè)墻的側(cè)面上形成犧牲側(cè)墻； 在犧牲側(cè)墻的側(cè)面上形成外側(cè)墻；以及 去除犧牲側(cè)墻。
4.根據(jù)權利要求1所述的方法，其中，在去除犧牲源/漏之后且在填充導電材料之前，該方法進一步包括: 進行硅化處理，以在所述孔的底部形成金屬硅化物。
5.根據(jù)權利要求1所述的方法，其中，所述層間電介質(zhì)層施加應力， 其中對于η型器件，所述應力為拉應力；對于P型器件,所述應力為壓應力。
6.根據(jù)權利要求5所述的方法，其中，施加拉應力的層間電介質(zhì)層包括A1203、ZrO2和CrO2 之一； 施加壓應力的層間電介質(zhì)層包括TaO2和ZrO2之一。
7.根據(jù)權利要求1所述的方法，其中，在外延生長犧牲源/漏之后且在形成層間電介質(zhì)層之前，該方法進一步包括: 去除外側(cè)墻以及柵極側(cè)墻遠離柵極側(cè)面的一部分。
8.根據(jù)權利要求1所述的方法，其中，填充的導電材料施加應力， 其中對于η型器件，所述應力為拉應力；對于P型器件,所述應力為壓應力。
9.根據(jù)權利要求8所述的方法，其中， 施加拉應力的導電材料包括Al、Zr和Cr之一； 施加壓應力的導電材料包括Ta和Zr之一。
10.根據(jù)權利要求1所述的方法，其中，在所述平坦化步驟之后，該方法進一步包括: 去除柵極； 在所述柵極的位置處，形成新的柵堆疊，所述柵堆疊包括柵介質(zhì)層和柵導體層。
11.根據(jù)權利要求10所述的方法，其中，所述柵導體層施加應力， 其中對于η型器件，所述應力為拉應力；對于P型器件,所述應力為壓應力。
12.—種半導體器件，包括: 半導體襯底； 在半導體襯底上形成的柵極和源/漏區(qū)； 對準于源/漏區(qū)且覆蓋范圍基本上與源/漏區(qū)一致的接觸栓塞，其中，所述接觸栓塞與柵極的頂面持平。
13.根據(jù)權利要求12所述的半導體器件，其中，在柵寬方向上，接觸栓塞的尺寸與源/漏區(qū)一致；而在柵長方向 上，接觸栓塞的尺寸小于等于源/漏區(qū)。
【文檔編號】H01L21/60GK103681382SQ201210333073
【公開日】2014年3月26日 申請日期:2012年9月10日 優(yōu)先權日:2012年9月10日
【發(fā)明者】鐘匯才, 梁擎擎, 趙超 申請人:中國科學院微電子研究所