專利名稱：改善刻蝕形貌并提升可靠性的銅互連制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件技術(shù)領(lǐng)域，尤其涉及一種改善刻蝕形貌并提升可靠性的銅互連制備方法。
背景技術(shù)：
隨著超大規(guī)模集成電路工藝技術(shù)的不斷進步，半導體器件的特征尺寸不斷縮小，芯片面積持續(xù)增大，面臨著如何克服由于連接長度的急速增長而帶來的RC延遲顯著增加的問題。特別是由于金屬布線線間電容的影響日益嚴重，造成器件性能大幅度下降，已經(jīng)成為半導體工業(yè)進一步發(fā)展的關(guān)鍵制約因素。為了減小互連造成的RC延遲，現(xiàn)已采用了多種措施。其中之一是采用超低介電常數(shù)(Ultra-low-k)材料來減小金屬互連層之間的寄生電容。為了降低介電常數(shù)，超低介電常數(shù)材料一般會被做成多孔、疏松的結(jié)構(gòu)。然而，多孔、疏松結(jié)構(gòu)的超低介電常數(shù)材料卻又存在如下方面的不足材料易受損傷，刻蝕形狀不易控制等等。同時，銅互連層的可靠性問題極具挑戰(zhàn)性?，F(xiàn)有技術(shù)的大馬士革工藝制作銅互連層中，相比其它銅互連層，第一層銅互連的設(shè)計尺寸最小?？刂瓶涛g以及濕法清洗后的形狀對后續(xù)的銅阻擋層以及銅的種子層工藝尤其非常關(guān)鍵。請參閱圖11、圖12、圖13，以及圖14，圖11所示為現(xiàn)有銅互連層的制備方法。圖12所示為現(xiàn)有銅互連層制備方法所獲得的第一刻蝕圖案示意圖。圖13所述現(xiàn)有銅互連層制備方法所獲得的第一銅填充淀積層結(jié)構(gòu)示意圖。圖14所示為現(xiàn)有銅互連層制備方法所獲得的第一銅互連層結(jié)構(gòu)示意圖。傳統(tǒng)的銅互連層的制備方法，包括執(zhí)行步驟S41 :在所示第一襯底40上依次沉積第一超低介電常數(shù)薄膜41、第一超低介電常數(shù)保護層42和第一金屬硬掩膜層43 ；執(zhí)行步驟S42 :在所述第一金屬硬掩膜層43上涂覆光刻膠(未圖示)并通過光刻形成第三刻蝕窗口(未圖示);執(zhí)行步驟S43 :在所述第三刻蝕窗口內(nèi)刻蝕所述第一金屬硬掩膜層43，刻蝕停止在所述第一超低介電常數(shù)保護層42上，去除所述光刻膠，并在所述第一金屬硬掩膜層43中形成所述第四刻蝕窗口(未圖示)，所述第四刻蝕窗口用于在后續(xù)步驟中作為刻蝕所述第一溝槽的窗口；執(zhí)行步驟S44:刻蝕所述第四刻蝕窗口內(nèi)的超低介電常數(shù)保護膜42和超低介電常數(shù)薄膜41，形成連通所述第一襯底40的第一溝槽44 ；執(zhí)行步驟S45 :在所述第一溝槽44內(nèi)濺射沉積銅阻擋層(未圖示)以及銅種子層(未圖示)，采用電鍍工藝形成第一銅填充淀積層45 ；執(zhí)行步驟S46 :通過化學機械研磨去除所述第一金屬硬掩膜層43和所述第一超低介電常數(shù)保護層42，以及部分超低介電常數(shù)薄膜，形成所述第一層銅互連層46?；诂F(xiàn)有技術(shù)中的工藝整合技術(shù)，相比所述第一超低介電常數(shù)薄膜41上的所述第一超低介電常數(shù)保護層42，所述第一超低介電常數(shù)薄膜41極易受到等離子體(plasma)等的損傷；濕法清洗后，在所述第一超低介電常數(shù)保護層42下的所述第一超低介電常數(shù)薄膜41會呈現(xiàn)弓形(bowing)的形狀。在兩種材料的過渡界面會有明顯的嚴重側(cè)切(kink)存在。在現(xiàn)有技術(shù)基礎(chǔ)上得到的第一刻蝕圖案47，對后續(xù)的銅阻擋層以及銅種子層的沉積工藝是一個挑戰(zhàn)，尤其是側(cè)切部位的銅阻擋層以及銅種子層覆蓋質(zhì)量(step coverage)0盡管銅阻擋層的沉積過程中的re-sputter的步驟有一定的彌補作用，但對半導體器件的可靠性仍會造成嚴重的影響。故針對現(xiàn)有技術(shù)存在的問題，本案設(shè)計人憑借從事此行業(yè)多年的經(jīng)驗，積極研究改良，于是有了發(fā)明一種改善刻蝕形貌并提升可靠性的銅互連制備方法
發(fā)明內(nèi)容
本發(fā)明是針對現(xiàn)有技術(shù)中，采用傳統(tǒng)的方法導致所述超低介電常數(shù)保護層下的所述超低介電常數(shù)薄膜會呈現(xiàn)弓形的形狀，且在材料的過渡界面會有明顯的嚴重側(cè)切存在等制程的缺陷提供一種改善刻蝕形貌并提升可靠性的銅互連制備方法。為了解決上述問題，本發(fā)明提供一種改善刻蝕形貌并提升可靠性的銅互連制備方法，包括執(zhí)行步驟SI :提供襯底，所述襯底用于承載所述功能膜系；執(zhí)行步驟S2 :在所述襯底上依次沉積超低介電常數(shù)薄膜、低介電常數(shù)薄膜、介電常數(shù)薄膜保護層，以及金屬硬掩膜層；執(zhí)行步驟S3 :在所述具有功能膜系的襯底頂層旋涂光刻膠，并光刻形成第一刻蝕
窗口 ；執(zhí)行步驟S4 :在所述第一刻蝕窗口內(nèi)刻蝕所述金屬硬掩膜層，所述刻蝕停止在所述介電常數(shù)薄膜保護層上，去除所述光刻膠并形成所述第二刻蝕窗口，所述第二刻蝕窗口用于在后續(xù)步驟中作為刻蝕溝槽的窗口；執(zhí)行步驟S5 :刻蝕所述第二刻蝕窗口內(nèi)的介電常數(shù)薄膜保護層、低介電常數(shù)薄膜以及超低介電常數(shù)薄膜，以形成連通襯底的溝槽；執(zhí)行步驟S6 :在所述溝槽內(nèi)依次濺射沉積銅阻擋層以及銅種子層，并采用電鍍工藝形成銅填充淀積層；執(zhí)行步驟S7 :通過化學機械研磨去除所述金屬硬掩膜、介電常數(shù)薄膜保護層、低介電常數(shù)薄膜，以及部分超低介電常數(shù)薄膜，所述化學機械研磨停留在所述超低介電常數(shù)薄膜上，以形成銅互連層?？蛇x的，所述膜系從下向上依次包括超低介電常數(shù)薄膜、低介電常數(shù)薄膜、介電常數(shù)薄膜保護層，以及金屬硬掩膜層?？蛇x的，所述超低介電常數(shù)薄膜為SiCOH。可選的，所述所述介電常數(shù)薄膜保護層為Si02?？蛇x的，所述金屬硬掩膜為Ta、Ti、TiN、TaN, WN的其中之一。可選的，所述功能膜系的各膜層的沉積方式為CVD或PVD或ALD的其中之一沉積方式。
可選的，所述襯底為Si襯底，或具有中間介電常數(shù)薄膜的Si襯底?？蛇x的，所述方法進一步包括在所述銅阻擋層的沉積過程中的再濺射工藝。綜上所述，通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法所獲得的刻蝕圖案無明顯跳躍，所述超低介電常數(shù)薄膜和所述低介電常數(shù)薄膜的過渡界面?zhèn)惹鞋F(xiàn)象不明顯；通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法所獲得的銅互連層之銅阻擋層以及銅種子層的覆蓋質(zhì)量改善，進一步提升半導體器件的可靠性。


圖I所示為本發(fā)明改善刻蝕形貌并提升可靠性的銅互連制備方法的流程圖；圖2所示為本發(fā)明所述襯底上沉積所述功能膜系的結(jié)構(gòu)示意圖；
圖3所示為本發(fā)明所述第一刻蝕窗口的結(jié)構(gòu)示意圖；圖4所示為本發(fā)明所述第二刻蝕窗口的結(jié)構(gòu)示意圖；圖5所示為本發(fā)明連通所述襯底的溝槽結(jié)構(gòu)示意圖；圖6所示為本發(fā)明所述銅填充淀積結(jié)構(gòu)示意圖；圖7所示為本發(fā)明所述銅互連的結(jié)構(gòu)示意圖；圖8所述為通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法刻蝕后的刻蝕圖案不意圖；圖9所示為通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法制備的銅互連層在化學機械研磨前的結(jié)構(gòu)示意圖；圖10所示為通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法制備的銅互連層在化學機械研磨后的結(jié)構(gòu)示意圖；圖11所示為現(xiàn)有銅互連層的制備方法；圖12所示為現(xiàn)有銅互連層制備方法所獲得的第一刻蝕圖案示意圖；圖13所述現(xiàn)有銅互連層制備方法所獲得的第一銅填充淀積層結(jié)構(gòu)示意圖；圖14所示為現(xiàn)有銅互連層制備方法所獲得的第一銅互連層結(jié)構(gòu)示意圖。
具體實施例方式為詳細說明本發(fā)明創(chuàng)造的技術(shù)內(nèi)容、構(gòu)造特征、所達成目的及功效，下面將結(jié)合實施例并配合附圖予以詳細說明。請參閱圖1，圖I所示為本發(fā)明改善刻蝕形貌并提升可靠性的銅互連制備方法的流程圖。所述改善刻蝕形貌并提升可靠性的銅互連制備方法，包括以下步驟執(zhí)行步驟SI :提供襯底，所述襯底用于承載所述功能膜系。列舉地，所述功能膜系自所述襯底向上依次包括超低介電常數(shù)薄膜、低介電常數(shù)薄膜、介電常數(shù)薄膜保護層，以及金屬硬掩膜層；執(zhí)行步驟S2 :在所述襯底上依次沉積超低介電常數(shù)薄膜、低介電常數(shù)薄膜、介電常數(shù)薄膜保護層，以及金屬硬掩膜層；執(zhí)行步驟S3 :在所述具有功能膜系的襯底頂層旋涂光刻膠，并光刻形成第一刻蝕
窗口 ；執(zhí)行步驟S4 :在所述第一刻蝕窗口內(nèi)刻蝕所述金屬硬掩膜層，所述刻蝕停止在所述介電常數(shù)薄膜保護層上，去除所述光刻膠并形成所述第二刻蝕窗口，所述第二刻蝕窗口用于在后續(xù)步驟中作為刻蝕溝槽的窗口；執(zhí)行步驟S5 :刻蝕所述第二刻蝕窗口內(nèi)的介電常數(shù)薄膜保護層、低介電常數(shù)薄膜以及超低介電常數(shù)薄膜，以形成連通襯底的溝槽；執(zhí)行步驟S6 :在所述溝槽內(nèi)依次濺射沉積銅阻擋層以及銅種子層，并采用電鍍工藝形成銅填充淀積層；執(zhí)行步驟S7 :通過化學機械研磨去除所述金屬硬掩膜、介電常數(shù)薄膜保護層、低介電常數(shù)薄膜，以及部分超低介電常數(shù)薄膜，所述化學機械研磨停留在所述超低介電常數(shù)薄膜上，以形成銅互連層。請參閱圖2、圖3、圖4、圖5、圖6、圖7，并結(jié)合參閱圖1，圖2所示為本發(fā)明所述襯底上沉積所述功能膜系的結(jié)構(gòu)示意圖。圖3所示為本發(fā)明所述第一刻蝕窗口的結(jié)構(gòu)示意圖。 圖4所示為本發(fā)明所述第二刻蝕窗口的結(jié)構(gòu)示意圖。圖5所示為本發(fā)明連通所述襯底的溝槽結(jié)構(gòu)示意圖。圖6所示為本發(fā)明所述銅隔離層、銅種子層、銅填充淀積層的結(jié)構(gòu)示意圖。圖7所示為本發(fā)明所述銅互連層的結(jié)構(gòu)示意圖。在本發(fā)明中，所述襯底I包括但不限于Si襯底，或具有中間介電常數(shù)薄膜的Si襯底。所述膜系2自所述襯底I向上依次包括超低介電常數(shù)薄膜20、低介電常數(shù)薄膜21、介電常數(shù)薄膜保護層22，以及金屬硬掩膜層23。所述膜系2的各膜層的沉積方式包括但不限于CVD或PVD或ALD的沉積方式。在本發(fā)明中，所述超低介電常數(shù)薄膜為SiCOH。所述介電常數(shù)薄膜保護層為Si02。所述金屬硬掩膜為Ta、Ti, TiN, TaN, WN 的其中之一。請參閱圖8、圖9、圖10，并結(jié)合參閱圖I、圖2、圖3、圖4、圖5、圖6、圖7，圖8所述為通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法刻蝕后的刻蝕圖案示意圖。圖9所示為通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法制備的銅互連層在化學機械研磨前的結(jié)構(gòu)示意圖。圖10所示為通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法制備的銅互連層在化學機械研磨后的結(jié)構(gòu)示意圖。本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法包括以下步驟執(zhí)行步驟SI :提供襯底1，所述襯底I用于承載所述功能膜系2。列舉地，所述功能膜2系自所述襯底向上依次包括超低介電常數(shù)薄膜20、低介電常數(shù)薄膜21、介電常數(shù)薄膜保護層22，以及金屬硬掩膜層23。執(zhí)行步驟S2 :在所述襯底I上依次沉積超低介電常數(shù)薄膜20、低介電常數(shù)薄膜
21、介電常數(shù)薄膜保護層22，以及金屬硬掩膜層23 ；執(zhí)行步驟S3 :在所述具有功能膜系2的襯底I頂層旋涂光刻膠3，并光刻形成第一刻蝕窗口 31 ；執(zhí)行步驟S4 :在所述第一刻蝕窗口 31內(nèi)刻蝕所述金屬硬掩膜層23，所述刻蝕停止在所述介電常數(shù)薄膜保護層22上，去除所述光刻膠3并形成所述第二刻蝕窗口 32，所述第二刻蝕窗口 32用于在后續(xù)步驟中作為刻蝕溝槽24的窗口 ；執(zhí)行步驟S5 :刻蝕所述第二刻蝕窗口 32內(nèi)的介電常數(shù)薄膜保護層22、低介電常數(shù)薄膜21以及超低介電常數(shù)薄膜20，以形成連通襯底的溝槽24 ；執(zhí)行步驟S6 :在所述溝槽24內(nèi)依次濺射沉積銅阻擋層(未圖示)以及銅種子層(未圖示)，并采用電鍍工藝形成銅填充淀積層25 ；
執(zhí)行步驟S7 :通過化學機械研磨去除所述金屬硬掩膜23、介電常數(shù)薄膜保護層
22、低介電常數(shù)薄膜21，以及部分超低介電常數(shù)薄膜20，所述化學機械研磨停留在所述超低介電常數(shù)薄膜20上，以形成銅互連層26。明顯地，通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法所獲得的刻蝕圖案27沒有明顯的跳躍。在所述超低介電常數(shù)薄膜20和所述低介電常數(shù)薄膜21的過渡界面?zhèn)惹鞋F(xiàn)象不明顯。所述化學機械研磨最終停留在所述超低介電常數(shù)薄膜20上，所述低介電常數(shù)薄膜21被完全去除，進而不會影響半導體器件的有效k值。另外，所述銅阻擋層的沉積過程中的再濺射工藝，將會進一步改善所述超低介電常數(shù)薄膜20的銅阻擋層的覆蓋質(zhì)量。所述銅阻擋層以及銅種子層的覆蓋質(zhì)量的改善，最終將提升所述銅互連的可靠性。綜上所述，通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法所獲得 的刻蝕圖案無明顯跳躍，所述超低介電常數(shù)薄膜和所述低介電常數(shù)薄膜的過渡界面?zhèn)惹鞋F(xiàn)象不明顯；通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法所獲得的銅互連層之銅阻擋層以及銅種子層的覆蓋質(zhì)量改善，進一步提升半導體器件的可靠性。本領(lǐng)域技術(shù)人員均應了解，在不脫離本發(fā)明的精神或范圍的情況下，可以對本發(fā)明進行各種修改和變型。因而，如果任何修改或變型落入所附權(quán)利要求書及等同物的保護范圍內(nèi)時，認為本發(fā)明涵蓋這些修改和變型。
權(quán)利要求
1.一種改善刻蝕形貌并提升可靠性的銅互連制備方法，其特征在于，所述改善刻蝕形貌并提升可靠性的銅互連制備方法包括 執(zhí)行步驟Si:提供襯底，所述襯底用于承載所述功能膜系； 執(zhí)行步驟S2 :在所述襯底上依次沉積超低介電常數(shù)薄膜、低介電常數(shù)薄膜、介電常數(shù)薄膜保護層，以及金屬硬掩膜層； 執(zhí)行步驟S3 :在所述具有功能膜系的襯底頂層旋涂光刻膠，并光刻形成第一刻蝕窗n ； 執(zhí)行步驟S4 :在所述第一刻蝕窗口內(nèi)刻蝕所述金屬硬掩膜層，所述刻蝕停止在所述介電常數(shù)薄膜保護層上，去除所述光刻膠并形成所述第二刻蝕窗口，所述第二刻蝕窗口用于在后續(xù)步驟中作為刻蝕溝槽的窗口 ； 執(zhí)行步驟S5 :刻蝕所述第二刻蝕窗口內(nèi)的介電常數(shù)薄膜保護層、低介電常數(shù)薄膜以及超低介電常數(shù)薄膜，以形成連通襯底的溝槽； 執(zhí)行步驟S6:在所述溝槽內(nèi)依次濺射沉積銅阻擋層以及銅種子層，并采用電鍍工藝形成銅填充淀積層； 執(zhí)行步驟S7 :通過化學機械研磨去除所述金屬硬掩膜、介電常數(shù)薄膜保護層、低介電常數(shù)薄膜，以及部分超低介電常數(shù)薄膜，所述化學機械研磨停留在所述超低介電常數(shù)薄膜上，以形成銅互連層。
2.如權(quán)利要求I所述的改善刻蝕形貌并提升可靠性的銅互連制備方法，其特征在于，所述膜系從下向上依次包括超低介電常數(shù)薄膜、低介電常數(shù)薄膜、介電常數(shù)薄膜保護層，以及金屬硬掩膜層。
3.如權(quán)利要求2所述的改善刻蝕形貌并提升可靠性的銅互連制備方法，其特征在于，所述超低介電常數(shù)薄膜為SiCOH。
4.如權(quán)利要求2所述的改善刻蝕形貌并提升可靠性的銅互連制備方法，其特征在于，所述所述介電常數(shù)薄膜保護層為Si02。
5.如權(quán)利要求2所述的改善刻蝕形貌并提升可靠性的銅互連制備方法，其特征在于，所述金屬硬掩膜為Ta、Ti、TiN、TaN、WN的其中之一。
6.如權(quán)利要求I 5任一權(quán)利要求所述的改善刻蝕形貌并提升可靠性的銅互連制備方法，其特征在于，所述功能膜系的各膜層的沉積方式為CVD或PVD或ALD的其中之一沉積方式。
7.如權(quán)利要求I所述的改善刻蝕形貌并提升可靠性的銅互連制備方法，其特征在于，所述襯底為Si襯底，或具有中間介電常數(shù)薄膜的Si襯底。
8.如權(quán)利要求所述的改善刻蝕形貌并提升可靠性的銅互連制備方法，其特征在于，所述方法進一步包括在所述銅阻擋層的沉積過程中的再濺射工藝。
全文摘要
一種改善刻蝕形貌并提升可靠性的銅互連制備方法，包括執(zhí)行步驟S1提供襯底；執(zhí)行步驟S2在所述襯底上沉積功能膜系；執(zhí)行步驟S3形成第一刻蝕窗口；執(zhí)行步驟S4形成第二刻蝕窗口；執(zhí)行步驟S5刻蝕形成連通襯底的溝槽；執(zhí)行步驟S6在所述溝槽內(nèi)沉積銅阻擋層以及銅種子層，并形成銅填充淀積層；執(zhí)行步驟S7通過化學機械研磨以形成銅互連層。通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法所獲得的刻蝕圖案無明顯跳躍，所述超低介電常數(shù)薄膜和所述低介電常數(shù)薄膜的過渡界面?zhèn)惹鞋F(xiàn)象不明顯；通過本發(fā)明所述改善刻蝕形貌并提升可靠性的銅互連制備方法所獲得的銅互連層之銅阻擋層以及銅種子層的覆蓋質(zhì)量改善，進一步提升半導體器件的可靠性。
文檔編號H01L21/768GK102810508SQ20121029264
公開日2012年12月5日 申請日期2012年8月16日 優(yōu)先權(quán)日2012年8月16日
發(fā)明者陳玉文, 胡友存, 李磊, 姬峰, 梁學文 申請人:上海華力微電子有限公司