Cmos及其形成方法
【專利摘要】一種CMOS及其形成方法，其中，所述CMOS包括：半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域；位于第一區(qū)域的半導(dǎo)體襯底上的NMOS晶體管，包括：第一柵極結(jié)構(gòu)和位于第一柵極結(jié)構(gòu)兩側(cè)的第一抬高源/漏區(qū)；位于第一抬高源/漏區(qū)內(nèi)的第一金屬硅化物接觸區(qū)；位于第二區(qū)域的半導(dǎo)體襯底上的PMOS晶體管，包括：第二柵極結(jié)構(gòu)和位于第二柵極結(jié)構(gòu)兩側(cè)的第二抬高源/漏區(qū)，第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面；位于第二抬高源/漏區(qū)內(nèi)靠的第二金屬硅化物接觸區(qū)，第二金屬硅化物接觸區(qū)的厚度小于第一金屬硅化物接觸區(qū)的厚度。減小了第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的影響。
【專利說明】CMOS及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制作領(lǐng)域，特別涉及一種CMOS及其形成方法。
【背景技術(shù)】
[0002]金屬-氧化物-半導(dǎo)體(MOS)晶體管是半導(dǎo)體制造中的最基本器件，其廣泛適用于各種集成電路中，根據(jù)主要載流子以及制造時(shí)的摻雜類型不同，分為NMOS和PMOS晶體管。
[0003]現(xiàn)有技術(shù)提供了一種晶體管的形成方法。請(qǐng)參考圖1至圖3，為現(xiàn)有技術(shù)的晶體管的形成方法剖面結(jié)構(gòu)示意圖。
[0004]請(qǐng)參考圖1，提供半導(dǎo)體襯底100，對(duì)所述半導(dǎo)體襯底100進(jìn)行離子注入，形成阱區(qū)101 ;在所述半導(dǎo)體襯底100表面形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括位于半導(dǎo)體襯底表面的柵極氧化層102和位于柵氧化層表面的柵電極103。
[0005]請(qǐng)參考圖2，在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底100內(nèi)形成輕摻雜區(qū)104，所述輕摻雜區(qū)104通過離子注入形成。
[0006]接著，請(qǐng)參考圖3，在柵極結(jié)構(gòu)兩側(cè)的側(cè)壁形成側(cè)墻105 ;以所述柵極結(jié)構(gòu)和側(cè)墻105為掩模，對(duì)所述半導(dǎo)體襯底100進(jìn)行源/漏區(qū)重?fù)诫s注入，在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底100內(nèi)形成源區(qū)/漏區(qū)106。
[0007]上述晶體管的容易產(chǎn)生短溝道效應(yīng)，且溝道區(qū)載流子的遷移率有限，為解決上述問題，申請(qǐng)?zhí)枮閁S4998150的美國專利中提出一種具有抬高源區(qū)/漏區(qū)(raised sourceand drain)的晶體管，包括:位于半導(dǎo)體襯底表面的柵極結(jié)構(gòu)；位于柵極結(jié)構(gòu)兩側(cè)的抬高源區(qū)/漏區(qū)，抬高源區(qū)/漏區(qū)的表面高于半導(dǎo)體襯底表面；位于抬高源漏區(qū)表面的金屬硅化物接觸區(qū)。
[0008]但是，上述具有抬高源區(qū)/漏區(qū)的晶體管的性能有限。

【發(fā)明內(nèi)容】

[0009]本發(fā)明解決的問題是提供一種CMOS及其形成方法，提高晶體管的性能。
[0010]為解決上述問題，本發(fā)明實(shí)施例提供了一種CMOS的形成方法，包括:提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，第一區(qū)域的半導(dǎo)體襯底上形成有NMOS晶體管，所述NMOS晶體管包括:位于第一區(qū)域的半導(dǎo)體襯底表面的第一柵極結(jié)構(gòu)和位于第一柵極結(jié)構(gòu)兩側(cè)的第一抬高源/漏區(qū)，第二區(qū)域的半導(dǎo)體襯底上形成有PMOS晶體管，所述PMOS晶體管包括:位于第二區(qū)域的半導(dǎo)體襯底表面的第二柵極結(jié)構(gòu)和位于第二柵極結(jié)構(gòu)兩側(cè)的第二抬高源/漏區(qū)，第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面；在所述半導(dǎo)體襯底表面形成介質(zhì)層，介質(zhì)層的表面與第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的表面齊平；刻蝕所述介質(zhì)層，形成暴露所述第一抬高源/漏區(qū)的部分表面的第一刻蝕孔，以及暴露所述第二抬高源/漏區(qū)的部分表面的第二刻蝕孔；對(duì)第一刻蝕孔暴露的第一抬高源/漏區(qū)進(jìn)行第一非晶化處理，形成第一非晶化區(qū)；對(duì)第二刻蝕孔暴露的第二抬高源/漏區(qū)進(jìn)行第二非晶化處理，形成第二非晶化區(qū)，第二非晶化區(qū)的厚度小于第一非晶化區(qū)的厚度；在第一非晶化區(qū)形成第一金屬硅化物接觸區(qū)，在第二非晶化區(qū)形成第二金屬硅化物接觸區(qū)。
[0011]可選的，所述第一非晶化工藝為第一離子注入工藝，所述第二非晶化工藝為第二離子注入工藝，第一離子注入工藝的能量大于第二離子注入工藝的能量。
[0012]可選的，所述第一離子注入工藝的劑量為1E14~1E15 atom/cm2，能量為2~20Kev。
[0013]可選的，所述第二離子注入工藝的劑量為5E13~4E14 atom/cm2,能量為500ev~8Kev。
[0014]可選的，所述第一離子注入和第二離子注入注入的離子為硅離子、鍺離子、氮離子或氬離子。
[0015]可選的，所述第一非晶化區(qū)的厚度為50-300埃。
[0016]可選的，所述第二非晶化區(qū)的厚度為5~100埃。
[0017]可選的，第二抬高源/漏區(qū)的頂部表面與第一抬高源/漏區(qū)的頂部表面的高度之差為20~300埃 。
[0018]可選的，所述第一抬高源/漏區(qū)包括:位于第一柵極結(jié)構(gòu)兩側(cè)第一區(qū)域的半導(dǎo)體襯底內(nèi)的第一源/漏區(qū)和位于半導(dǎo)體襯底表面的第二源/漏區(qū)，第一源/漏區(qū)與第二源/漏區(qū)相接觸并且位置相對(duì)應(yīng)。
[0019]可選的，所述第二源/漏區(qū)的材料為硅或者摻雜有碳離子的硅。
[0020]可選的，所述第二抬高源/漏區(qū)包括:位于第二柵極結(jié)構(gòu)兩側(cè)第二區(qū)域的半導(dǎo)體襯底內(nèi)的第三源/漏區(qū)和位于半導(dǎo)體襯底表面的第四源/漏區(qū)，第三源/漏區(qū)與第四源/漏區(qū)相接觸并且位置相對(duì)應(yīng)。
[0021]可選的，所述第三源/漏區(qū)與第四源/漏區(qū)的材料為硅鍺。
[0022]可選的，所述第一金屬硅化物接觸區(qū)和第二金屬硅化物接觸區(qū)的形成過程為:在第一非晶化區(qū)和第二非晶化區(qū)表面形成金屬層；對(duì)所述半導(dǎo)體襯底進(jìn)行退火，在第一非晶化區(qū)形成第一金屬硅化物接觸區(qū)，第一金屬硅化物接觸區(qū)的大小與第一非晶化區(qū)的大小相適應(yīng)，在第二非晶化區(qū)形成第二金屬硅化物接觸區(qū)，第二金屬硅化物接觸區(qū)的大小與第二非晶化區(qū)的大小相適應(yīng)；去除未反應(yīng)的金屬層。
[0023]可選的，所述金屬層的材料為鎳或鈷。
[0024]可選的，還包括:在第一刻蝕孔和第二刻蝕孔內(nèi)填充滿金屬，在第一刻蝕孔內(nèi)形成第一插塞，在第二刻蝕孔內(nèi)形成第二插塞。
[0025]本發(fā)明實(shí)施例還提供例如一種CMOS，包括:半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域；位于第一區(qū)域的半導(dǎo)體襯底上的NMOS晶體管，所述NMOS晶體管包括:位于第一區(qū)域的半導(dǎo)體襯底表面的第一柵極結(jié)構(gòu)和位于第一柵極結(jié)構(gòu)兩側(cè)的第一抬高源/漏區(qū)；位于第一抬高源/漏區(qū)內(nèi)靠近頂部表面的第一金屬硅化物接觸區(qū)；位于第二區(qū)域的半導(dǎo)體襯底上的PMOS晶體管，所述PMOS晶體管包括:位于第二區(qū)域的半導(dǎo)體襯底表面的第二柵極結(jié)構(gòu)和位于第二柵極結(jié)構(gòu)兩側(cè)的第二抬高源/漏區(qū)，第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面；位于第二抬高源/漏區(qū)內(nèi)靠近頂部表面的第二金屬硅化物接觸區(qū)，第二金屬硅化物接觸區(qū)的厚度小于第一金屬硅化物接觸區(qū)的厚度。
[0026]可選的，所述第一金屬娃化物接觸區(qū)的厚度為50~300埃。
[0027]可選的，所述第二金屬硅化物接觸區(qū)的厚度為5~100埃。
[0028]可選的，第二抬高源/漏區(qū)的頂部表面與第一抬高源/漏區(qū)的頂部表面的高度之差為20~300埃。
[0029]可選的，第一金屬硅化物接觸區(qū)和第二金屬硅化物接觸區(qū)的材料為硅化鎳或硅化鈷。
[0030]與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案具有以下優(yōu)點(diǎn):
[0031]本發(fā)明實(shí)施例中的CMOS的形成方法，對(duì)第一刻蝕孔暴露的第一抬高源/漏區(qū)進(jìn)行第一非晶化處理，形成第一非晶化區(qū)，對(duì)第二刻蝕孔暴露的第二抬高源/漏區(qū)進(jìn)行第二非晶化處理，形成第二非晶化區(qū)，在第一非晶化區(qū)的大小與形成第一金屬硅化物接觸區(qū)大小相適應(yīng)，第二非晶化區(qū)與形成的第二金屬硅化物接觸區(qū)大小相適應(yīng)，從而可以較好的控制第一金屬硅化物接觸區(qū)和第二金屬硅化物接觸區(qū)的大小，并且第二非晶化區(qū)的厚度小于第一非晶化區(qū)的厚度，使得第一 金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力適中，第二金屬硅化物接觸區(qū)的拉應(yīng)力較?。坏诙Ц咴?漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面，使得第二金屬硅化物接觸區(qū)與PMOS溝道區(qū)的距離較遠(yuǎn)，減小了第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的載流子遷移的不利影響減小，提高了 CMOS集成工藝中形成的PMOS晶體管的性能。
[0032]進(jìn)一步，第二非晶化區(qū)的厚度為5~100埃，在CMOS集成工藝中，在第二非晶化區(qū)形成第二金屬硅化物接觸區(qū)時(shí)，在接觸電阻較小的同時(shí)，使得第二金屬硅化物接觸區(qū)本身產(chǎn)生的拉應(yīng)力較小，從而使得第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的載流子遷移的不利影響減小，提高了 CMOS集成工藝中形成的PMOS晶體管的性能。
[0033]本發(fā)明實(shí)施例中所述CMOS具有NMOS晶體管和PMOS晶體管，所述NMOS晶體管具有第一抬高源/漏區(qū)，第一抬高源/漏區(qū)內(nèi)靠近頂部表面具有第一金屬硅化物接觸區(qū)，所述PMOS晶體管具有第二抬高源/漏區(qū)，第二抬高源/漏區(qū)內(nèi)靠近頂部表面具有第二金屬硅化物接觸區(qū)，第二金屬硅化物接觸區(qū)的厚度要小于第一金屬硅化物接觸區(qū)的厚度，使得第二金屬硅化物接觸區(qū)本身產(chǎn)生的拉應(yīng)力減小，并且第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面，使得第二金屬硅化物接觸區(qū)與PMOS晶體管溝道區(qū)的距離加大，第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的影響減小，從而提高PMOS晶體管的性能。
[0034]進(jìn)一步，第二抬高源/漏區(qū)的頂部表面與第一抬高源/漏區(qū)的頂部表面的高度之差為20-300埃，使得第二抬高源/漏區(qū)中的第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的影響最小。
【專利附圖】

【附圖說明】
[0035]圖廣圖3為現(xiàn)有晶體管形成過程的剖面結(jié)構(gòu)示意圖；
[0036]圖4為本發(fā)明實(shí)施例CMOS形成方法的流程示意圖；
[0037]圖5~圖17為本發(fā)明實(shí)施例CMOS形成過程的剖面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0038]發(fā)明人在采用現(xiàn)有的集成工藝在制作具有抬高源/漏區(qū)的NMOS晶體管和PMOS的晶體管的過程中發(fā)現(xiàn)，在NMOS晶體管的抬高源/漏區(qū)和PMOS晶體管的抬高源/漏區(qū)形成金屬硅化物接觸區(qū)后，PMOS晶體管溝道區(qū)載流子的遷移率會(huì)下降。[0039]發(fā)明人進(jìn)一步研究發(fā)現(xiàn)，現(xiàn)有的金屬硅化物接觸區(qū)的材料主要為硅化鎳或硅化鈷，硅化鎳或硅化鈷材料的金屬硅化物接觸區(qū)會(huì)對(duì)晶體管的溝道區(qū)產(chǎn)生拉應(yīng)力，金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力雖然有利于提高NMOS晶體管溝道區(qū)載流子的遷移率，但是不利于PMOS晶體管溝道區(qū)載流子的遷移率，會(huì)使得PMOS晶體管溝道區(qū)載流子的遷移率下降。
[0040]為解決上述問題，發(fā)明人提出一種CMOS及CMOS的形成方法，所述CMOS具有NMOS晶體管和PMOS晶體管，所述NMOS晶體管具有第一抬高源/漏區(qū)，第一抬高源/漏區(qū)內(nèi)靠近頂部表面具有第一金屬硅化物接觸區(qū)，所述PMOS晶體管具有第二抬高源/漏區(qū)，第二抬高源/漏區(qū)內(nèi)靠近頂部表面具有第二金屬硅化物接觸區(qū)，第二金屬硅化物接觸區(qū)的厚度要小于第一金屬硅化物接觸區(qū)的厚度，使得第二金屬硅化物接觸區(qū)本身產(chǎn)生的拉應(yīng)力減小，并且第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面，使得第二金屬硅化物接觸區(qū)與PMOS晶體管溝道區(qū)的距離加大，第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的影響減小，從而提高PMOS晶體管的性能。
[0041]參考圖4，圖4為本發(fā)明實(shí)施例CMOS形成方法的流程示意圖，包括:
[0042]步驟S201，提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域；
[0043]步驟S202，在第一區(qū)域的半導(dǎo)體襯底上形成第一柵極結(jié)構(gòu)，在第二區(qū)域的半導(dǎo)體襯底上形成第二柵極結(jié)構(gòu)；
[0044]步驟S203，在第一柵極結(jié)構(gòu)兩側(cè)形成第一抬高源/漏區(qū)，所述第一抬高源/漏區(qū)包括:位于第一柵極結(jié)構(gòu)兩側(cè)第一區(qū)域的半導(dǎo)體襯底內(nèi)的第一源/漏區(qū)和位于半導(dǎo)體襯底表面的第二源/漏區(qū)，第一源/漏區(qū)與第二源/漏區(qū)相接觸并且位置相對(duì)應(yīng)；
[0045]步驟S204，在第二柵極結(jié)構(gòu)兩側(cè)形成第二抬高源/漏區(qū)，第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面，所述第二抬高源/漏區(qū)包括:位于第二柵極結(jié)構(gòu)兩側(cè)第二區(qū)域的半導(dǎo)體襯底內(nèi)的第三源/漏區(qū)和位于半導(dǎo)體襯底表面的第四源/漏區(qū)，第三源/漏區(qū)與第四源/漏區(qū)相接觸并且位置相對(duì)應(yīng)；
[0046]步驟S205，在所述半導(dǎo)體襯底表面形成介質(zhì)層，介質(zhì)層的表面與第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的表面齊平；
[0047]步驟S206，刻蝕所述介質(zhì)層，形成暴露所述第一抬高源/漏區(qū)的部分表面的第一刻蝕孔，以及暴露所述第二抬高源/漏區(qū)的部分表面的第二刻蝕孔；
[0048]步驟S207，在第二區(qū)域的介質(zhì)層表面和第二刻蝕孔內(nèi)形成第二掩膜層，對(duì)第一刻蝕孔暴露的第一抬高源/漏區(qū)進(jìn)行第一非晶化處理，形成第一非晶化區(qū)；
[0049]步驟S208，去除第二掩膜層，對(duì)第二刻蝕孔暴露的第二抬高源/漏區(qū)進(jìn)行第二非晶化處理，形成第二非晶化區(qū)，第二非晶化區(qū)的厚度小于第一非晶化區(qū)的厚度；
[0050]步驟S209，在第一非晶化區(qū)形成第一金屬硅化物接觸區(qū)，在第二非晶化區(qū)形成第二金屬硅化物接觸區(qū)。
[0051]下面將結(jié)合附圖對(duì)CMOS形成方法進(jìn)行詳細(xì)的說明，圖5?圖17為本發(fā)明實(shí)施例CMOS形成過程的剖面結(jié)構(gòu)示意圖。
[0052]參考圖5，提供半導(dǎo)體襯底300，所述半導(dǎo)體襯底300具有第一區(qū)域I和第二區(qū)域II ;在第一區(qū)域I的半導(dǎo)體襯底300上形成第一柵極結(jié)構(gòu)301，在第二區(qū)域II的半導(dǎo)體襯底300上形成第二柵極結(jié)構(gòu)302。
[0053]所述半導(dǎo)體襯底300為硅襯底、鍺襯底、氮化鎵襯底、玻璃襯底、絕緣體上硅襯底、絕緣體上鍺襯底等其中的一種。在本實(shí)施例中，所述半導(dǎo)體襯底100為硅襯底。第一區(qū)域I的半導(dǎo)體襯底后續(xù)用于形成NMOS晶體管，第二區(qū)域II的半導(dǎo)體襯底后續(xù)用于形成PMOS
晶體管。
[0054]所述第一柵極結(jié)構(gòu)301包括位于半導(dǎo)體襯底300表面的第一柵介質(zhì)層303和位于第一柵介質(zhì)層303表面的第一偽柵304，后續(xù)去除第一偽柵304形成NMOS晶體管的第一金屬柵極。所述第一柵介質(zhì)層303的材料為高K介電材料，所述高K介電材料為氧化鉿、氧化硅鉿、氮氧化硅鉿、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯中的一種或幾種。所述第一柵介質(zhì)層303和半導(dǎo)體襯底之間還形成有界面層(圖中未示出)，所述界面層的材料為氧化硅。
[0055]在本發(fā)明的其他實(shí)施例中，所述第一柵極結(jié)構(gòu)包括位于半導(dǎo)體襯底表面的第一柵介質(zhì)層和位于第一柵介質(zhì)層表面的第一多晶娃柵電極。所述第一柵介質(zhì)層的材料為氧化硅。
[0056]第二柵極結(jié)構(gòu)302包括位于半導(dǎo)體襯底300表面的第二柵介質(zhì)層306和位于第二柵介質(zhì)層306表面的第二偽柵307，后續(xù)去除第二偽柵307形成PMOS晶體管的第二金屬柵極。所述第二柵介質(zhì)層306的材料為高K介電材料，所述高K介電材料為氧化鉿、氧化硅鉿、氮氧化硅鉿、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯中的一種或幾種。所述第一柵介質(zhì)層303和半導(dǎo)體襯底之間還形成有界面層(圖中未示出)，所述界面層的材料為氧化硅。
[0057]在本發(fā)明的其他實(shí)施例中，所述第一柵極結(jié)構(gòu)包括位于半導(dǎo)體襯底表面的第一柵介質(zhì)層和位于第一柵介質(zhì)層表面的第二多晶娃柵電極。
[0058]所述第一柵極結(jié)構(gòu)301兩側(cè)的側(cè)壁還形成有第一側(cè)墻305，第二柵極結(jié)構(gòu)302的兩側(cè)的側(cè)壁還形成有第二側(cè)墻308。
[0059]所述半導(dǎo)體襯底300內(nèi)還形成有淺溝道隔離結(jié)構(gòu)309，用于隔離相鄰的晶體管。
[0060]參考圖6，在第一柵極結(jié)`構(gòu)301兩側(cè)形成第一抬高源/漏區(qū)310，所述第一抬高源/漏區(qū)310包括:位于第一柵極結(jié)構(gòu)301兩側(cè)第一區(qū)域I的半導(dǎo)體襯底內(nèi)的第一源/漏區(qū)311和位于半導(dǎo)體襯底表面的第二源/漏區(qū)312，第一源/漏區(qū)311與第二源/漏區(qū)312相接觸并且位置相對(duì)應(yīng)。
[0061]第二源/漏區(qū)312的材料為硅或摻雜碳離子的硅，第二源/漏區(qū)312的形成工藝為選擇性外延工藝，本實(shí)施例中所述第二源/漏區(qū)312的材料為摻雜碳離子的硅，使得第二源/漏區(qū)312在NMOS晶體管的溝道區(qū)施加拉應(yīng)力，提高載流子的遷移率。所述第二源/漏區(qū)312形成的具體過程為:在半導(dǎo)體襯底300上形成掩膜層(圖中未示出)，掩膜層的厚度大于或等于后續(xù)形成的第二源/漏區(qū)312的厚度，所述掩膜層具有暴露第一柵極結(jié)構(gòu)301兩側(cè)第一區(qū)域I的半導(dǎo)體襯底的開口，開口的寬度和位置與第二源/漏區(qū)312的寬度和位置相對(duì)應(yīng)；采用選擇性外延工藝在開口中填充硅材料，并在硅材料中本征摻雜碳離子，形成第二源/漏區(qū)312。
[0062]所述第一源/漏區(qū)311與第二源/漏區(qū)312中注入有N型雜質(zhì)離子。
[0063]所述第二源/漏區(qū)312的厚度為100-400Α。
[0064]參考圖7，在第二柵極結(jié)構(gòu)302兩側(cè)形成第二抬高源/漏區(qū)313，第二抬高源/漏區(qū)313的頂部表面高于第一抬高源/漏區(qū)310的頂部表面，所述第二抬高源/漏區(qū)313包括:位于第二柵極結(jié)構(gòu)302兩側(cè)第二區(qū)域II的半導(dǎo)體襯底內(nèi)的第三源/漏區(qū)314和位于半導(dǎo)體襯底表面的第四源/漏區(qū)315，第三源/漏區(qū)314與第四源/漏區(qū)315相接觸并且位置相對(duì)應(yīng)。
[0065]所述第三源/漏區(qū)314與第四源/漏區(qū)315的材料為硅鍺(GeSi )，以在PMOS晶體管的溝道區(qū)產(chǎn)生壓應(yīng)力，第三源/漏區(qū)314與第四源/漏區(qū)315形成的具體過程為:在所述半導(dǎo)體襯底300上形成掩膜層(圖中未示出)，所述掩膜層的厚度大于或等于后續(xù)形成的第四源/漏區(qū)315的厚度，所述掩膜層具有暴露第二柵極結(jié)構(gòu)302兩側(cè)第二區(qū)域II的半導(dǎo)體襯底的開口，所述開口的寬度和位置與第四源/漏區(qū)315的寬度和位置相對(duì)應(yīng)；沿開口刻蝕所述第二柵極結(jié)構(gòu)302兩側(cè)第二區(qū)域II的半導(dǎo)體襯底，形成凹槽；采用選擇性外延工藝，在凹槽和開口內(nèi)填充硅鍺材料，形成第二抬高源/漏區(qū)313，以半導(dǎo)體襯底300表面為分界線，第二抬高源/漏區(qū)313包括位于半導(dǎo)體襯底300內(nèi)的為第三源/漏區(qū)314，位于半導(dǎo)體襯底300表面的為第四源/漏區(qū)315。第二抬高源/漏區(qū)313部分位于半導(dǎo)體襯底300內(nèi)，部分位于半導(dǎo)體襯底300表面，有利于提聞娃錯(cuò)材料施加在PMOS晶體管溝道區(qū)的應(yīng)力，提高PMOS晶體管的性能。
[0066]形成第二抬高源/漏區(qū)313后，還包括:對(duì)第二抬高源/漏區(qū)313進(jìn)行離子注入；接著對(duì)半導(dǎo)體襯底300進(jìn)行退火；去除掩膜層。所述離子注入注入的離子為P型雜質(zhì)離子。
[0067]所述第二抬高源/漏區(qū)313的頂部表面高于第一抬高源/漏區(qū)310的頂部表面，后續(xù)采用同一工藝分別在第一抬高源/漏區(qū)310中形成第一金屬硅化物接觸區(qū)，在第二抬高源/漏區(qū)313中形成第二金屬硅化物接觸區(qū)時(shí)，使得第二硅化物接觸區(qū)與PMOS晶體管溝道區(qū)的距離增大，從而減小了第二硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的載流子的遷移率的影響，有利于在CMOS集成工藝中提高形成的PMOS晶體管的性能。
[0068]所述第二抬高源/漏區(qū)313的頂部表面與第一抬高源/漏區(qū)310的頂部表面的高度之差為20-300埃，使得第二抬高源/漏區(qū)313中形成第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的影響最小，并且不會(huì)增大第二金屬硅化物與第二抬高源/漏區(qū)313的接觸電阻。
[0069]參考圖8,在所述半導(dǎo)體襯底表面300形成介質(zhì)層316,所述介質(zhì)層316覆蓋所述第一抬高源/漏區(qū)310和第二抬高源/漏區(qū)313，介質(zhì)層313的表面與第一柵極結(jié)構(gòu)301和第二柵極結(jié)構(gòu)302的表面齊平。
[0070]所述介質(zhì)層316的材料為低K材料或超低K材料或其他合適的材料。
[0071 ] 所述介質(zhì)層316形成具體工藝為:在所述半導(dǎo)體襯底300表面形成介質(zhì)材料層，所述介質(zhì)材料層覆蓋所述第一柵極結(jié)構(gòu)301和第二柵極結(jié)構(gòu)302 ;化學(xué)機(jī)械研磨所述介質(zhì)材料層，以第一柵極結(jié)構(gòu)301和第二柵極結(jié)構(gòu)302表面為停止層，形成介質(zhì)層316。
[0072]參考圖9，去除所述第一偽柵304(參考圖8)，形成第一凹槽，在第一凹槽中填充滿金屬，形成第一金屬柵極304a,第一金屬柵極304a和第一柵介質(zhì)層303構(gòu)成第一柵極結(jié)構(gòu)301 ;去除所述第二偽柵307 (參考圖8)，形成第二凹槽，在第二凹槽中填充滿金屬，形成第二金屬柵極307a，第二金屬柵極307a和第二柵介質(zhì)層306構(gòu)成第二柵極結(jié)構(gòu)302。
[0073]在本發(fā)明的其他實(shí)施例中，在形成第一凹槽后，在第一凹槽的底部和側(cè)壁形成第一功函數(shù)層；在第一功函數(shù)層表面形成第一擴(kuò)散阻擋層。所述第一功函數(shù)層的材料為T1、Ta、TiN, TaN, TiAUTaC, TaSiN, TiAlN中的一種或幾種，所述第一擴(kuò)散阻擋層的材料為T1、Ta、TiN、TaN的單層或多層堆疊結(jié)構(gòu)。在其他實(shí)施例中，也可以不形成所述第一擴(kuò)散阻擋層，將第一功函數(shù)層作為擴(kuò)散阻擋層，減少了工藝步驟，且仍能阻擋金屬的擴(kuò)散。[0074]在本發(fā)明的其他實(shí)施例中，在形成第二凹槽后，在第二凹槽的底部和側(cè)壁形成第二功函數(shù)層；在第二功函數(shù)層表面形成第二擴(kuò)散阻擋層。所述第二功函數(shù)層的材料為T1、Ta、TiN, TaN, TiAUTaC, TaSiN, TiAlN中的一種或幾種，所述第二擴(kuò)散阻擋層的材料為T1、Ta、TiN、TaN的單層或多層堆疊結(jié)構(gòu)。在其他實(shí)施例中，也可以不形成所述第二擴(kuò)散阻擋層，將第二功函數(shù)層作為擴(kuò)散阻擋層，減少了工藝步驟，且仍能阻擋金屬的擴(kuò)散。
[0075]參考圖10,在介質(zhì)層316、第一金屬柵極304a和第二金屬柵極307a表面形成第一掩膜層317，所第一掩膜層317作為后續(xù)刻蝕時(shí)的掩膜，所述第一掩膜層317還可以作為后續(xù)進(jìn)行第一非晶化處理和第二非晶化處理時(shí)介質(zhì)層316、第一金屬柵極304a和第二金屬柵極307a的保護(hù)層。
[0076]所述第一掩膜層317的材料為氧化硅、氮化硅、氮化鈦或其他合適的材料。
[0077]參考圖11，刻蝕所述第一掩膜層317和介質(zhì)層316，形成暴露所述第一抬高源/漏區(qū)310的部分表面的第一刻蝕孔318，以及暴露所述第二抬高源/漏區(qū)313的部分表面的第二刻蝕孔319。
[0078]刻蝕所述第一掩膜層317和介質(zhì)層316的工藝為等離子刻蝕工藝或其他合適的工藝。
[0079]參考圖12，在第二區(qū)域II的第一掩膜層317表面和第二刻蝕孔內(nèi)形成第二掩膜層。
[0080]防止后續(xù)第一非晶化處理時(shí)對(duì)第二抬高源/漏區(qū)313的影響。所述的材料為光刻膠。
[0081]參考圖13，對(duì)第一刻蝕孔318暴露的第一抬高源/漏區(qū)的第二源/漏區(qū)312進(jìn)行第一非晶化處理，在第二源/漏區(qū)312內(nèi)靠近頂部的表面形成第一非晶化區(qū)321。
[0082]對(duì)第二源/漏區(qū)312進(jìn)行第一非晶化處理，形成第一非晶化區(qū)321，第一非晶化區(qū)321的硅處于無定形的狀態(tài)，有利于后續(xù)金屬硅化物的形成，使得后續(xù)形成的第一金屬硅化物接觸區(qū)的大小與第一非晶化區(qū)321的大小相適應(yīng)，使第一金屬硅化物接觸區(qū)具有合適的拉應(yīng)力。
[0083]所述第一非晶化區(qū)321的厚度為第二源/漏區(qū)312的厚度的1/4~3/4，所述第一非晶化區(qū)321的厚度為50-300埃，后續(xù)在第一非晶化區(qū)321形成第一金屬硅化物接觸區(qū)時(shí)，使得接觸電阻減小的同時(shí)，進(jìn)一步加大第一金屬硅化物接觸區(qū)的拉應(yīng)力。
[0084]所述第一非晶化處理的工藝為第一離子注入工藝，第一離子注入工藝的能量1Ε14~1Ε15 atom/cm2，能量為2~20Kev，第一離子注入工藝注入的離子為硅離子、鍺離子、氮離子或氬離子，以使第一非晶化區(qū)321保持適當(dāng)?shù)暮穸?，并且注入的離子不會(huì)對(duì)后續(xù)形成第一金屬硅化物接觸區(qū)的導(dǎo)電性能產(chǎn)生影響或影響較小。
[0085]參考圖14，去除第二掩膜層，對(duì)第二刻蝕孔319暴露的第二抬高源/漏區(qū)313進(jìn)行第二非晶化處理，在第二抬高源/漏區(qū)313的靠近頂部的表面形成第二非晶化區(qū)322，第二非晶化區(qū)322的厚度小于第一非晶化區(qū)321的厚度。
[0086]對(duì)第二刻蝕孔319暴露的第二抬高源/漏區(qū)313進(jìn)行第二非晶化處理，形成第二非晶化區(qū)322，第二非晶化區(qū)322的硅處于無定形的狀態(tài)，有利于金屬硅化物的形成，使得后續(xù)形成的第二金屬硅化物接觸區(qū)的大小與第二非晶化區(qū)322的大小相適應(yīng)。
[0087]第二非晶化區(qū)322的厚度小于第一非晶化區(qū)321的厚度，第二非晶化區(qū)322的厚度為5?100埃，在CMOS集成工藝中，后續(xù)在第二非晶化區(qū)322形成第二金屬硅化物接觸區(qū)時(shí)，在接觸電阻較小的同時(shí)，使得第二金屬硅化物接觸區(qū)本身產(chǎn)生的拉應(yīng)力較小，從而使得第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的載流子遷移的不利影響減小，提高了 CMOS集成工藝中形成的PMOS晶體管的性能。
[0088]所述第二非晶化處理的工藝為第二離子注入工藝，第二離子注入工藝的能量為5E13?4E14 atom/cm2,能量為500ev?8Kev，第二離子注入工藝注入的離子為硅離子、鍺離子、氮離子或氬離子，以使第二非晶化區(qū)322保持適當(dāng)?shù)暮穸?，并且注入的離子不會(huì)對(duì)后續(xù)形成第二金屬硅化物接觸區(qū)的導(dǎo)電性能產(chǎn)生影響或影響較小。
[0089]在本實(shí)施例中，由于先形成第一非晶化區(qū)321，第二非晶化區(qū)322的厚度小于第一非晶化區(qū)321的厚度，因此第二非晶化處理時(shí)，第一區(qū)域I的第一刻蝕孔318內(nèi)可以不形成掩膜層，以節(jié)省工藝步驟。
[0090]在本發(fā)明的其他實(shí)施例中，在進(jìn)行第二非晶化處理之前，可以在第一區(qū)域的第一刻蝕孔內(nèi)和第一掩膜層表面形成第三掩膜層。
[0091]參考圖15和圖16，在第一掩膜層317表面、第一刻蝕孔318的底部和側(cè)壁和第二刻蝕孔319的底部和側(cè)壁形成金屬層327 ;對(duì)所述半導(dǎo)體襯底300進(jìn)行退火，金屬層中的金屬與第一非晶化區(qū)中的硅反應(yīng)形成第一金屬硅化物接觸區(qū)323，第一金屬硅化物接觸區(qū)323的大小與第一非晶化區(qū)的大小相適應(yīng)，金屬層中的金屬與第二非晶化區(qū)中的硅反應(yīng)形成第二金屬硅化物接觸區(qū)324 ;去除未反應(yīng)的金屬層，第二金屬硅化物接觸區(qū)324的大小與第二非晶化區(qū)的大小相適應(yīng)；去除未反應(yīng)的金屬層327。
[0092]所述金屬層327的形成工藝為物理氣相沉積，所述金屬層327的材料為鎳或鈷，形成的第一金屬硅化物接觸區(qū)323和第二金屬硅化物接觸區(qū)324的材料為硅化鎳或硅化鈷，硅化鎳或硅化鈷具有拉應(yīng)力，本實(shí)施例中，CMOS集成工藝形成的PMOS晶體管的第二金屬硅化物接觸區(qū)324的厚度較小且距離PMOS晶體管溝道區(qū)的距離較遠(yuǎn)，第二金屬硅化物接觸區(qū)324產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)載流子遷移的不利影響減小，提高了 CMOS集成工藝中形成的PMOS晶體管的性能。
[0093]參考圖17,在第一刻蝕孔和第二刻蝕孔內(nèi)填充滿金屬,在第一刻蝕孔內(nèi)形成第一插塞325，在第二刻蝕孔內(nèi)形成第二插塞326。
[0094]第一插塞325與第一金屬娃化物接觸區(qū)323相連,第二插塞326與第二金屬娃化物接觸區(qū)324相連接。
[0095]上述方法形成的CM0S，請(qǐng)參考圖16，包括:
[0096]半導(dǎo)體襯底300，所述半導(dǎo)體襯底300具有第一區(qū)域I和第二區(qū)域II ；
[0097]位于第一區(qū)域I的半導(dǎo)體襯底上的NMOS晶體管，所述NMOS晶體管包括:位于第一區(qū)域I的半導(dǎo)體襯底表面的第一柵極結(jié)構(gòu)301和位于第一柵極結(jié)構(gòu)兩側(cè)的第一抬高源/漏區(qū) 310 ；
[0098]位于第一抬高源/漏區(qū)310內(nèi)靠近頂部表面的第一金屬硅化物接觸區(qū)323 ；
[0099]位于第二區(qū)域II的半導(dǎo)體襯底上的PMOS晶體管，所述PMOS晶體管包括:位于第二區(qū)域II的半導(dǎo)體襯底表面的第二柵極結(jié)構(gòu)302和位于第二柵極結(jié)構(gòu)302兩側(cè)的第二抬高源/漏區(qū)313，第二抬高源/漏區(qū)313的頂部表面高于第一抬高源/漏區(qū)310的頂部表面；
[0100]位于第二抬高源/漏區(qū)313內(nèi)靠近頂部表面的第二金屬硅化物接觸區(qū)324，第二金屬硅化物接觸區(qū)324的厚度小于第一金屬硅化物接觸區(qū)323的厚度。
[0101]所述第一金屬硅化物接觸區(qū)323的厚度為50-300埃。
[0102]所述第二金屬硅化物接觸區(qū)324的厚度為5~100埃，使得第二金屬硅化物接觸區(qū)本身產(chǎn)生的拉應(yīng)力較小，從而使得第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的載流子遷移的不利影響減小。
[0103]第二抬高源/漏區(qū)的頂部表面與第一抬高源/漏區(qū)的頂部表面的高度之差為20-300埃，使得第二抬高源/漏區(qū)313中的第二金屬硅化物接觸區(qū)324產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的影響最小。
[0104]第一金屬硅化物接觸區(qū)和第二金屬硅化物接觸區(qū)的材料為硅化鎳或硅化鈷。
[0105]綜上，本發(fā)明實(shí)施例中的CMOS的形成方法，對(duì)第一刻蝕孔暴露的第一抬高源/漏區(qū)進(jìn)行第一非晶化處理，形成第一非晶化區(qū)，對(duì)第二刻蝕孔暴露的第二抬高源/漏區(qū)進(jìn)行第二非晶化處理，形成第二非晶化區(qū)，在第一非晶化區(qū)的大小與形成第一金屬硅化物接觸區(qū)大小相適應(yīng)，第二非晶化區(qū)與形成的第二金屬硅化物接觸區(qū)大小相適應(yīng)，從而可以較好的控制第一金屬硅化物接觸區(qū)和第二金屬硅化物接觸區(qū)的大小，并且第二非晶化區(qū)的厚度小于第一非晶化區(qū)的厚度，使得第一金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力適中，第二金屬硅化物接觸區(qū)的拉應(yīng)力較小；第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面，使得第二金屬硅化物接觸區(qū)與PMOS溝道區(qū)的距離較遠(yuǎn)，減小了第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的載流子遷移的不利影響減小，提高了 CMOS集成工藝中形成的PMOS晶體管的性能。
[0106]進(jìn)一步，第二非晶化區(qū)的厚度為5~100埃，在CMOS集成工藝中，后續(xù)在第二非晶化區(qū)形成第二金屬硅化物接觸區(qū)時(shí)，在接觸電阻較小的同時(shí)，使得第二金屬硅化物接觸區(qū)本身產(chǎn)生的拉應(yīng)力較小，從而使得第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的載流子遷移的不利影響減小，提高了 CMOS集成工藝中形成的PMOS晶體管的性能。
[0107]本發(fā)明實(shí)施例中所述CMOS具有NMOS晶體管和PMOS晶體管，所述NMOS晶體管具有第一抬高源/漏區(qū)，第一抬高源/漏區(qū)內(nèi)靠近頂部表面具有第一金屬硅化物接觸區(qū)，所述PMOS晶體管具有第二抬高源/漏區(qū)，第二抬高源/漏區(qū)內(nèi)靠近頂部表面具有第二金屬硅化物接觸區(qū)，第二金屬硅化物接觸區(qū)的厚度要小于第一金屬硅化物接觸區(qū)的厚度，使得第二金屬硅化物接觸區(qū)本身產(chǎn)生的拉應(yīng)力減小，并且第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面，使得第二金屬硅化物接觸區(qū)與PMOS晶體管溝道區(qū)的距離加大，第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的影響減小，從而提高PMOS晶體管的性能。
[0108]進(jìn)一步，第二抬高源/漏區(qū)的頂部表面與第一抬高源/漏區(qū)的頂部表面的高度之差為20-300埃，使得第二抬高源/漏區(qū)中的第二金屬硅化物接觸區(qū)產(chǎn)生的拉應(yīng)力對(duì)PMOS晶體管溝道區(qū)的影響最小。
[0109]本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
【權(quán)利要求】
1. 一種CMOS的形成方法，其特征在于，包括: 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域，第一區(qū)域的半導(dǎo)體襯底上形成有NMOS晶體管，所述NMOS晶體管包括:位于第一區(qū)域的半導(dǎo)體襯底表面的第一柵極結(jié)構(gòu)和位于第一柵極結(jié)構(gòu)兩側(cè)的第一抬高源/漏區(qū)，第二區(qū)域的半導(dǎo)體襯底上形成有PMOS晶體管，所述PMOS晶體管包括:位于第二區(qū)域的半導(dǎo)體襯底表面的第二柵極結(jié)構(gòu)和位于第二柵極結(jié)構(gòu)兩側(cè)的第二抬高源/漏區(qū)，第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面； 在所述半導(dǎo)體襯底表面形成介質(zhì)層，介質(zhì)層的表面與第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的表面齊平； 刻蝕所述介質(zhì)層，形成暴露所述第一抬高源/漏區(qū)的部分表面的第一刻蝕孔，以及暴露所述第二抬高源/漏區(qū)的部分表面的第二刻蝕孔； 對(duì)第一刻蝕孔暴露的第一抬高源/漏區(qū)進(jìn)行第一非晶化處理，形成第一非晶化區(qū)； 對(duì)第二刻蝕孔暴露的第二抬高源/漏區(qū)進(jìn)行第二非晶化處理，形成第二非晶化區(qū)，第二非晶化區(qū)的厚度小于第一非晶化區(qū)的厚度； 在第一非晶化區(qū)形成第一金屬硅化物接觸區(qū)，在第二非晶化區(qū)形成第二金屬硅化物接觸區(qū)。
2.如權(quán)利要求1所述的CMOS的形成方法，其特征在于，所述第一非晶化工藝為第一離子注入工藝，所述第二非晶化工藝為第二離子注入工藝，第一離子注入工藝的能量大于第二離子注入工藝的能量。
3.如權(quán)利要求2所述的CMOS的形成方法，其特征在于，所述第一離子注入工藝的劑量為 1E14~lE15atom/cm2，能量為 2~20Kev。
4.如權(quán)利要求2所述的CMOS的形成方法，其特征在于，所述第二離子注入工藝的劑量為 5E13~4E14atom/cm2,能量為 500ev ~8Kev。
5.如權(quán)利要求2所述的CMOS的形成方法，其特征在于，所述第一離子注入和第二離子注入注入的離子為硅離子、鍺離子、氮離子或氬離子。
6.如權(quán)利要求1所述的CMOS的形成方法，其特征在于，所述第一非晶化區(qū)的厚度為50~300埃。
7.如權(quán)利要求1所述的CMOS的形成方法，其特征在于，所述第二非晶化區(qū)的厚度為5~100埃。
8.如權(quán)利要求1所述的CMOS的形成方法，其特征在于，第二抬高源/漏區(qū)的頂部表面與第一抬高源/漏區(qū)的頂部表面的高度之差為20-300埃。
9.如權(quán)利要求1所述的CMOS的形成方法，其特征在于，所述第一抬高源/漏區(qū)包括:位于第一柵極結(jié)構(gòu)兩側(cè)第一區(qū)域的半導(dǎo)體襯底內(nèi)的第一源/漏區(qū)和位于半導(dǎo)體襯底表面的第二源/漏區(qū)，第一源/漏區(qū)與第二源/漏區(qū)相接觸并且位置相對(duì)應(yīng)。
10.如權(quán)利要求9所述的CMOS的形成方法，其特征在于，所述第二源/漏區(qū)的材料為硅或者摻雜有碳離子的娃。
11.如權(quán)利要求1所述的CMOS的形成方法，其特征在于，所述第二抬高源/漏區(qū)包括:位于第二柵極結(jié)構(gòu)兩側(cè)第二區(qū)域的半導(dǎo)體襯底內(nèi)的第三源/漏區(qū)和位于半導(dǎo)體襯底表面的第四源/漏區(qū)，第三源/漏區(qū)與第四源/漏區(qū)相接觸并且位置相對(duì)應(yīng)。
12.如權(quán)利要求11所述的CMOS的形成方法，其特征在于，所述第三源/漏區(qū)與第四源/漏區(qū)的材料為硅鍺。
13.如權(quán)利要求1所述的CMOS的形成方法，其特征在于，所述第一金屬硅化物接觸區(qū)和第二金屬硅化物接觸區(qū)的形成過程為:在第一非晶化區(qū)和第二非晶化區(qū)表面形成金屬層；對(duì)所述半導(dǎo)體襯底進(jìn)行退火，在第一非晶化區(qū)形成第一金屬硅化物接觸區(qū)，第一金屬硅化物接觸區(qū)的大小與第一非晶化區(qū)的大小相適應(yīng)，在第二非晶化區(qū)形成第二金屬硅化物接觸區(qū)，第二金屬硅化物接觸區(qū)的大小與第二非晶化區(qū)的大小相適應(yīng)；去除未反應(yīng)的金屬層。
14.如權(quán)利要求13所述的CMOS的形成方法，其特征在于，所述金屬層的材料為鎳或鈷。
15.如權(quán)利要求1所述的CMOS的形成方法，其特征在于，還包括:在第一刻蝕孔和第二刻蝕孔內(nèi)填充滿金屬，在第一刻蝕孔內(nèi)形成第一插塞，在第二刻蝕孔內(nèi)形成第二插塞。
16.一種CMOS，其特征在于，包括: 半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和第二區(qū)域； 位于第一區(qū)域的半導(dǎo)體襯底上的NMOS晶體管，所述NMOS晶體管包括:位于第一區(qū)域的半導(dǎo)體襯底表面的第一柵極結(jié)構(gòu)和位于第一柵極結(jié)構(gòu)兩側(cè)的第一抬高源/漏區(qū)； 位于第一抬高源/漏區(qū)內(nèi)靠近頂部表面的第一金屬硅化物接觸區(qū)； 位于第二區(qū)域的半導(dǎo)體襯底上的PMOS晶體管，所述PMOS晶體管包括:位于第二區(qū)域的半導(dǎo)體襯底表面的第二柵極結(jié)構(gòu)和位于第二柵極結(jié)構(gòu)兩側(cè)的第二抬高源/漏區(qū)，第二抬高源/漏區(qū)的頂部表面高于第一抬高源/漏區(qū)的頂部表面； 位于第二抬高源/漏區(qū)內(nèi)靠近頂部表面的第二金屬硅化物接觸區(qū)，第二金屬硅化物接觸區(qū)的厚度小于第一金屬硅化物接觸區(qū)的厚度。
17.如權(quán)利要求16所述的CMOS，其特征在于，所述第一金屬硅化物接觸區(qū)的厚度為50~300埃。
18.如權(quán)利要求16所述的CMOS，其特征在于，所述第二金屬硅化物接觸區(qū)的厚度為5~100埃。
19.如權(quán)利要求16所述的CM0S，其特征在于，第二抬高源/漏區(qū)的頂部表面與第一抬高源/漏區(qū)的頂部表面的高度之差為20-300埃。
20.如權(quán)利要求16所述的CMOS,其特征在于,第一金屬娃化物接觸區(qū)和第二金屬娃化物接觸區(qū)的材料為硅化鎳或硅化鈷。
【文檔編號(hào)】H01L21/8238GK103579112SQ201210275789
【公開日】2014年2月12日 申請(qǐng)日期:2012年8月3日 優(yōu)先權(quán)日:2012年8月3日
【發(fā)明者】洪中山 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司