形成FinFET的方法
【專利摘要】本發(fā)明公開(kāi)了一種形成FinFET的方法，該方法通過(guò)刻蝕一定厚度的硬掩膜形成暴露半導(dǎo)體基底的凹陷，并通過(guò)外延在凹陷中形成半導(dǎo)體鰭狀物，是以無(wú)需通過(guò)刻蝕半導(dǎo)體基底形成半導(dǎo)體鰭狀物，因此避免了現(xiàn)有技術(shù)中刻蝕半導(dǎo)體基底形成半導(dǎo)體鰭狀物時(shí)其表面形貌粗糙度較高，對(duì)硅結(jié)晶產(chǎn)生破壞的問(wèn)題，并且簡(jiǎn)化了制造工藝流程，與現(xiàn)有的CMOS工藝相融合，節(jié)省了生產(chǎn)成本。
【專利說(shuō)明】形成FinFET的方法
【技術(shù)領(lǐng)域】
[0001]本申請(qǐng)涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種形成FinFET(FinField-effecttransistor,鰭式場(chǎng)效晶體管)的方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的發(fā)展，作為其發(fā)展標(biāo)志之一的金屬氧化物半導(dǎo)體晶體管(MOSFET)的特征尺寸一直遵循摩爾定律不斷縮小。為了適應(yīng)集成電路小型化和高性能的要求，近些年來(lái)，三維集成技術(shù)得到廣泛重視，以MOS為例，即發(fā)展出水平多面柵結(jié)構(gòu)、縱向多面柵結(jié)構(gòu)等三維結(jié)構(gòu)。
[0003]三維結(jié)構(gòu)的多面柵MOSFET可根據(jù)柵與襯底平行或是垂直的位置關(guān)系直觀的分為水平多面柵MOSFET (Planar DG)以及縱向多面柵M0SFET。另外，根據(jù)電流流向與襯底的關(guān)系縱向多面柵MOSFET又分為FinFET (FinField-effecttransistor,鰭式場(chǎng)效晶體管)結(jié)構(gòu)(電流方向平行于襯底)和Sidewall結(jié)構(gòu)(電流方向垂直于襯底)。
[0004]圖1a?圖1d示出了典型的FinFET結(jié)構(gòu)制造流程，如圖1a所示，提供半導(dǎo)體基底10，所述半導(dǎo)體基底10上預(yù)定義有多個(gè)半導(dǎo)體鰭狀物位置，在半導(dǎo)體基底10上依次形成襯墊氧化層11和硬掩膜層(未示出)，圖案化硬掩膜層，使圖案化的硬掩膜層12對(duì)應(yīng)覆蓋于所述預(yù)定義的多個(gè)半導(dǎo)體鰭狀物位置；如圖1b所示，以所述圖案化的硬掩膜層12為屏蔽，刻蝕所述半導(dǎo)體基底10，以形成半導(dǎo)體鰭狀物13，并在各個(gè)半導(dǎo)體鰭狀物13之間形成凹陷14 ;如圖1c所示，去除硬掩膜層及襯墊氧化物層，以介電材料15，如高密度等離子體(HDP)氧化物、四乙氧基硅烷(TEOS)氧化物等，填充凹陷14 ;如圖1d所示，回刻所述填充于所述凹陷14的介電材料，以暴露預(yù)定高度的半導(dǎo)體鰭狀物13，并在所述半導(dǎo)體鰭狀物13表面熱氧化形成柵介質(zhì)層16，最后沉積多晶硅層17，以在半導(dǎo)體基底10上形成垂直于所述半導(dǎo)體鰭狀物13延伸方向的柵極17。
[0005]在FinFET結(jié)構(gòu)的實(shí)際制造過(guò)程中，半導(dǎo)體基底10的材料一般為單晶硅，進(jìn)行刻蝕形成半導(dǎo)體鰭狀物時(shí)容易對(duì)單晶硅的結(jié)晶結(jié)構(gòu)產(chǎn)生破壞，進(jìn)而產(chǎn)生缺陷，使得載流子遷移率變低，且由于刻蝕的難以精確控制，半導(dǎo)體鰭狀物形成時(shí)的表面(即刻蝕后的表面)粗糙度較高，進(jìn)而導(dǎo)致其表面上形成的柵介質(zhì)層中存在電荷捕獲陷阱，進(jìn)而影響器件性能。再者，在現(xiàn)有的FinFET結(jié)構(gòu)的制造方法中，工藝流程過(guò)于繁瑣，因此，如何簡(jiǎn)化其工藝流程，與現(xiàn)有CMOS工藝融合也是亟待解決的問(wèn)題。

【發(fā)明內(nèi)容】

[0006]鑒于現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種形成FinFET的方法，在簡(jiǎn)化了現(xiàn)有工藝流程的同時(shí)，避免了在形成半導(dǎo)體鰭狀物時(shí)其表面形貌粗糙度較高，對(duì)硅結(jié)晶產(chǎn)生破壞的問(wèn)題。
[0007]本發(fā)明采用的技術(shù)手段如下:一種形成FinFET的方法，包括:
[0008]提供半導(dǎo)體基底，所述半導(dǎo)體基底上預(yù)定有有源區(qū)，且所述預(yù)定義的有源區(qū)中預(yù)定義有半導(dǎo)體鰭狀物的位置；
[0009]在所述半導(dǎo)體基底上依次形成有襯墊氧化層和硬掩膜層；
[0010]在所述硬掩膜層上形成圖案化的光阻膠層，圖案化的光阻膠層窗口對(duì)應(yīng)于所述預(yù)定義的半導(dǎo)體鰭狀物位置；
[0011]以所述圖案化的光阻膠層為屏蔽，依次刻蝕硬掩膜層以及襯墊氧化層，以形成凹陷，所述凹陷底部暴露所述半導(dǎo)體基底表面；
[0012]通過(guò)外延，在所述凹陷底部暴露的半導(dǎo)體基底表面處形成半導(dǎo)體層，所述半導(dǎo)體層填充所述凹陷；
[0013]依次刻蝕去除所述硬掩膜層和襯墊氧化層，以暴露的所述半導(dǎo)體層為半導(dǎo)體鰭狀物；
[0014]在所述半導(dǎo)體鰭狀物表面熱氧化形成柵介質(zhì)層；
[0015]在半導(dǎo)體基底上沉積多晶硅層，形成垂直于半導(dǎo)體鰭狀物延伸方向的柵極。
[0016]進(jìn)一步，在所述半導(dǎo)體基底上依次形成有襯墊氧化層和硬掩膜層之后，形成所述窗口對(duì)應(yīng)于所述預(yù)定義的半導(dǎo)體鰭狀物位置的圖案化光阻膠之前，還包括刻蝕形成淺溝槽隔離的步驟，該步驟包括:
[0017]依次刻蝕所述襯墊氧化層和硬掩膜層，以在所述預(yù)定的有源區(qū)兩側(cè)的半導(dǎo)體基底中形成淺溝槽；
[0018]在所述半導(dǎo)體基底上沉積介電材料，并進(jìn)行化學(xué)機(jī)械研磨，以使所述介電材料表面與所述硬掩膜表面齊平；
[0019]在刻蝕所述襯墊氧化層時(shí)，還包括刻蝕去除位于所述半導(dǎo)體基底表面之上部分的所述介電材料的步驟。
[0020]進(jìn)一步，所述凹陷的深度為5nm至60nm。
[0021]進(jìn)一步，所述圖案化的光阻膠層窗口的寬度為5nm至30nm。
[0022]進(jìn)一步，采用干法刻蝕去除所述硬掩膜，所述干法刻蝕的參數(shù)包括，以二氟甲烷、六氟化硫、氮?dú)庖约昂鉃榭涛g氣體，電源功率為550至650瓦，偏壓為55至65瓦，壓力為2 至 IOmTorr。
[0023]進(jìn)一步，所述半導(dǎo)體基底的材料為單晶硅，所述半導(dǎo)體層的材料為單晶硅或摻雜的單晶硅，所述外延形成半導(dǎo)體層的溫度為600至800攝氏度。
[0024]采用本發(fā)明提供的形成FinFET的方法，無(wú)需通過(guò)刻蝕半導(dǎo)體基底形成半導(dǎo)體鰭狀物，因此避免了現(xiàn)有技術(shù)中刻蝕半導(dǎo)體基底形成半導(dǎo)體鰭狀物時(shí)其表面形貌粗糙度較高，對(duì)硅結(jié)晶產(chǎn)生破壞的問(wèn)題，并且簡(jiǎn)化了制造工藝流程，與現(xiàn)有的CMOS工藝相融合，節(jié)省了生產(chǎn)成本。
【專利附圖】

【附圖說(shuō)明】
[0025]圖1a?圖1d為現(xiàn)有技術(shù)形成FinFET方法的結(jié)構(gòu)流程示意圖；
[0026]圖2為本發(fā)明公開(kāi)的一種形成FinFET的方法流程圖；
[0027]圖3a?圖3g為本發(fā)明一種形成FinFET方法的結(jié)構(gòu)流程示意圖。
【具體實(shí)施方式】[0028]以下結(jié)合附圖對(duì)本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。
[0029]如圖2所示，本發(fā)明提供了一種形成FinFET的方法，步驟包括:
[0030]提供半導(dǎo)體基底，所述半導(dǎo)體基底上預(yù)定有有源區(qū)，且所述預(yù)定義的有源區(qū)中預(yù)定義有半導(dǎo)體鰭狀物的位置；
[0031]在所述半導(dǎo)體基底上依次形成有襯墊氧化層和硬掩膜層；
[0032]在所述硬掩膜層上形成圖案化的光阻膠層，圖案化的光阻膠層窗口對(duì)應(yīng)于所述預(yù)定義的半導(dǎo)體鰭狀物位置；
[0033]以所述圖案化的光阻膠層為屏蔽，依次刻蝕硬掩膜層以及襯墊氧化層，以形成凹陷，所述凹陷底部暴露所述半導(dǎo)體基底表面；
[0034]通過(guò)外延，在所述凹陷底部暴露的半導(dǎo)體基底表面處形成半導(dǎo)體層，所述半導(dǎo)體層填充所述凹陷；
[0035]依次刻蝕去除所述硬掩膜層和襯墊氧化層，以暴露的所述半導(dǎo)體層為半導(dǎo)體鰭狀物；
[0036]在所述半導(dǎo)體鰭狀物表面熱氧化形成柵介質(zhì)層；
[0037]在半導(dǎo)體基底上沉積多晶硅層，形成垂直于半導(dǎo)體鰭狀物延伸方向的柵極。
[0038]作為本發(fā)明的一種典型實(shí)施例，以下結(jié)合附圖3a?3g對(duì)本發(fā)明的技術(shù)手段進(jìn)行詳細(xì)闡述。
[0039]如圖3a所示，提供半導(dǎo)體基底20，其材料優(yōu)選為單晶硅，半導(dǎo)體基底20上預(yù)定有有源區(qū)(未標(biāo)示)，且預(yù)定義的有源區(qū)中預(yù)定義有半導(dǎo)體鰭狀物的位置(未示出);在半導(dǎo)體基底20上依次形成有襯墊氧化層21和硬掩膜層22，其中硬掩膜層22的材料優(yōu)選為氮化硅，并優(yōu)選采用干法刻蝕刻蝕硬掩膜22，干法刻蝕的參數(shù)包括，以二氟甲烷、六氟化硫、氮?dú)庖约昂鉃榭涛g氣體，電源功率為550至650瓦，偏壓為55至65瓦，壓力為2至IOmTorr ；
[0040]參照?qǐng)D3b，依次刻蝕襯墊氧化層21和硬掩膜層22，以在預(yù)定的有源區(qū)兩側(cè)的半導(dǎo)體基底20中形成淺溝槽23，該過(guò)程可通過(guò)先在硬掩膜層22上形成圖案化光光阻膠然后以光阻膠為屏蔽刻蝕形成淺溝槽23，本領(lǐng)域技術(shù)人員還可通過(guò)其他慣用的技術(shù)手段實(shí)現(xiàn)，是以在此不再贅述；
[0041]如圖3c所示，在半導(dǎo)體基底20上沉積介電材料24，并進(jìn)行化學(xué)機(jī)械研磨，以使介電材料24表面與硬掩膜22表面齊平，其中介電材料24可以為高密度等離子體(HDP)氧化物、四乙氧基硅烷(TEOS)氧化物等；
[0042]在硬掩膜層22上形成圖案化的光阻膠層，圖案化的光阻膠層窗口對(duì)應(yīng)于預(yù)定義的半導(dǎo)體鰭狀物位置，在本實(shí)施例中，優(yōu)選圖案化的光阻膠層窗口的寬度為5nm至30nm ;以圖案化的光阻膠層為屏蔽，依次刻蝕硬掩膜層22以及襯墊氧化層21，以形成凹陷25，去除圖案化的光阻膠層，參照?qǐng)D3d (其中光阻膠層未示出)，其中，凹陷25底部暴露半導(dǎo)體基底20表面，本實(shí)施例中，凹陷的深度優(yōu)選為5nm至60nm ；
[0043]如圖3e所示，通過(guò)外延，在凹陷25底部暴露的半導(dǎo)體基底20表面處形成半導(dǎo)體層26，半導(dǎo)體層26填充凹陷25，其中半導(dǎo)體層26可以為單晶硅，也可以為摻雜后的單晶娃，其中，夕卜延形成半導(dǎo)體層的溫度為600至800攝氏度；
[0044]參照?qǐng)D3f，依次刻蝕去除硬掩膜層22和襯墊氧化層21，并刻蝕去除位于半導(dǎo)體基底20表面之上部分的介電材料24，以暴露的半導(dǎo)體層26作為為半導(dǎo)體鰭狀物26 ；
[0045]如圖3g所示，在半導(dǎo)體鰭狀物26表面熱氧化形成柵介質(zhì)層27，在半導(dǎo)體基底28上沉積多晶硅層28，并形成垂直于半導(dǎo)體鰭狀物延伸方向的柵極28，柵介質(zhì)層27及柵極28的形成，本領(lǐng)域技術(shù)人員可通過(guò)現(xiàn)有工藝和慣用技術(shù)手段實(shí)現(xiàn)，在此不再贅述。
[0046]綜上所述，由于本發(fā)明通過(guò)刻蝕一定厚度的硬掩膜形成暴露半導(dǎo)體基底的凹陷，并通過(guò)外延在凹陷中形成半導(dǎo)體鰭狀物，是以無(wú)需通過(guò)刻蝕半導(dǎo)體基底形成半導(dǎo)體鰭狀物，因此避免了現(xiàn)有技術(shù)中刻蝕半導(dǎo)體基底形成半導(dǎo)體鰭狀物時(shí)其表面形貌粗糙度較高，對(duì)硅結(jié)晶產(chǎn)生破壞的問(wèn)題，并且簡(jiǎn)化了制造工藝流程，與現(xiàn)有的CMOS工藝相融合，節(jié)省了生產(chǎn)成本。
[0047]以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
【權(quán)利要求】
1.一種形成FinFET方法，包括: 提供半導(dǎo)體基底，所述半導(dǎo)體基底上預(yù)定有有源區(qū)，且所述預(yù)定義的有源區(qū)中預(yù)定義有半導(dǎo)體鰭狀物的位置； 在所述半導(dǎo)體基底上依次形成有襯墊氧化層和硬掩膜層； 在所述硬掩膜層上形成圖案化的光阻膠層，圖案化的光阻膠層窗口對(duì)應(yīng)于所述預(yù)定義的半導(dǎo)體鰭狀物位置； 以所述圖案化的光阻膠層為屏蔽，依次刻蝕硬掩膜層以及襯墊氧化層，以形成凹陷，所述凹陷底部暴露所述半導(dǎo)體基底表面； 通過(guò)外延，在所述凹陷底部暴露的半導(dǎo)體基底表面處形成半導(dǎo)體層，所述半導(dǎo)體層填充所述凹陷； 依次刻蝕去除所述硬掩膜層和襯墊氧化層，以暴露的所述半導(dǎo)體層為半導(dǎo)體鰭狀物； 在所述半導(dǎo)體鰭狀物表面熱氧化形成柵介質(zhì)層； 在半導(dǎo)體基底上沉積多晶硅層，形成垂直于半導(dǎo)體鰭狀物延伸方向的柵極。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，在所述半導(dǎo)體基底上依次形成有襯墊氧化層和硬掩膜層之后，形成所述窗口對(duì)應(yīng)于所述預(yù)定義的半導(dǎo)體鰭狀物位置的圖案化光阻膠之前，還包括刻蝕形成淺溝槽隔離的步驟，該步驟包括: 依次刻蝕所述襯墊氧化層和硬掩膜層，以在所述預(yù)定的有源區(qū)兩側(cè)的半導(dǎo)體基底中形成淺溝槽； 在所述半導(dǎo)體基底上沉積介電材料，并進(jìn)行化學(xué)機(jī)械研磨，以使所述介電材料表面與所述硬掩膜表面齊平； 在刻蝕所述襯墊氧化層時(shí)，還包括刻蝕去除位于所述半導(dǎo)體基底表面之上部分的所述介電材料的步驟。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述凹陷的深度為5nm至60nm。
4.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述圖案化的光阻膠層窗口的寬度為5nm 至 30nmo
5.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，采用干法刻蝕去除所述硬掩膜，所述干法刻蝕的參數(shù)包括，以二氟甲烷、六氟化硫、氮?dú)庖约昂鉃榭涛g氣體，電源功率為550至650瓦，偏壓為55至65瓦，壓力為2至lOmTorr。
6.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，所述半導(dǎo)體基底的材料為單晶硅，所述半導(dǎo)體層的材料為單晶硅或摻雜的單晶硅，所述外延形成半導(dǎo)體層的溫度為600至800攝氏度。
【文檔編號(hào)】H01L21/336GK103515234SQ201210211019
【公開(kāi)日】2014年1月15日 申請(qǐng)日期:2012年6月25日 優(yōu)先權(quán)日:2012年6月25日
【發(fā)明者】趙猛 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司