Mos結(jié)構(gòu)及其制造方法
【專利摘要】本發(fā)明公開了一種MOS結(jié)構(gòu)及其制造方法，包括：襯底；形成于所述襯底上的絕緣掩埋層以及貫穿所述絕緣掩埋層的凹槽；形成于所述絕緣掩埋層上和凹槽中的外延層；形成于所述外延層上的柵極結(jié)構(gòu)；形成于所述柵極結(jié)構(gòu)兩側(cè)的外延層中的源極區(qū)域和漏極區(qū)域。采用本發(fā)明的MOS結(jié)構(gòu)，可以有效抑制浮體效應(yīng)，同時(shí)能降低源/漏之間的串聯(lián)電阻。
【專利說明】MOS結(jié)構(gòu)及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，特別涉及一種MOS結(jié)構(gòu)及其制造方法。
【背景技術(shù)】
[0002]絕緣體上娃SOI (silicon-on-1nsulator)指的絕緣層上的娃,它是一種具有獨(dú)特的“底層硅/絕緣掩埋層/頂層硅”三層結(jié)構(gòu)的新型硅基半導(dǎo)體材料。通過絕緣掩埋層(也稱為絕緣埋層，通常為氧化硅)實(shí)現(xiàn)了器件和襯底的全介質(zhì)絕緣掩埋，能夠有效減小寄生電容，從而提高了器件的運(yùn)行速度，使器件具有更低的功耗，抑制了襯底的脈沖電流對(duì)器件的干擾，減少了軟錯(cuò)誤的發(fā)生。因?yàn)镾OI具有上述諸多優(yōu)點(diǎn)，使得SOI在高性能超大規(guī)模集成電路、高速存儲(chǔ)設(shè)備、低功耗電路以及光電子集成器件等領(lǐng)域具有極其廣闊的應(yīng)用前景。
[0003]SOI MOS (也稱為基于SOI的MOS晶體管)根據(jù)有源體區(qū)是否全部耗盡分為部分耗盡SOI MOS和全耗盡SOI MOSo 一般來說，全耗盡SOI MOS的頂層硅會(huì)比較薄，SOI硅片的成本高；另一方面，全耗盡SOI MOS的閾值電壓不易控制。因此，目前普遍采用的還是部分耗盡 SOI MOS。
[0004]圖1為現(xiàn)有技術(shù)的一種部分耗盡MOS結(jié)構(gòu)的剖面圖。如圖1所示，MOS結(jié)構(gòu)100包括SOI襯底、漏極區(qū)域104a、源極區(qū)域104b以及柵極105，所述SOI襯底包括底層硅101、絕緣掩埋層102和頂層硅103，所述漏極區(qū)域104a、源極區(qū)域I 04b形成于頂層硅103中。
[0005]當(dāng)在漏極區(qū)域104a上施加電壓時(shí)，強(qiáng)電場會(huì)對(duì)載流子進(jìn)行加速，導(dǎo)致碰撞電離。漏端的強(qiáng)電場使溝道電子加速，被加速的電子獲得足夠的能量后，通過碰撞電離，產(chǎn)生新的電子-空穴對(duì)，新產(chǎn)生的電子-空穴對(duì)在強(qiáng)電場的作用下分離，電子被漏極區(qū)域104a收集，而空穴則會(huì)聚集在靠近源極區(qū)域104b和絕緣掩埋層102上，由于絕緣埋層102的隔離作用，聚集起來的空穴無法通過底層硅101及時(shí)導(dǎo)走，從而在耗盡層之間形成一浮體區(qū)域106。部分耗盡SOI MOS的有源體并未完全耗盡，碰撞電離產(chǎn)生的電荷無法迅速移走，會(huì)導(dǎo)致SOI MOS特有的浮體效應(yīng)。作為SOI器件的固有問題，浮體效應(yīng)會(huì)引起翹曲效應(yīng)、寄生雙極晶體管效應(yīng)、反常的亞閾值斜率、器件閾值電壓漂移等等。
[0006]另外，因?yàn)榻^緣掩埋層102的存在，使得源極區(qū)域104b和漏極區(qū)域104a的結(jié)深受到限制，在現(xiàn)有技術(shù)SOI MOS結(jié)構(gòu)中的源極區(qū)域和漏極區(qū)域只能是淺結(jié)，從而導(dǎo)致較大的源/漏串聯(lián)電阻。因?yàn)樵?漏極區(qū)域的淺結(jié)結(jié)構(gòu)，導(dǎo)致源/漏串聯(lián)電阻增加，加上浮體效應(yīng)引起的各種不良效應(yīng)不僅會(huì)降低器件的增益，導(dǎo)致器件工作不穩(wěn)定，而且會(huì)帶來較大泄露電流導(dǎo)致功耗增加。
[0007]由此可見，浮體效應(yīng)和源/漏串聯(lián)電阻偏大已經(jīng)嚴(yán)重影響了 SOI MOS的性能，阻礙了 SOI電路的發(fā)展，因此，亟待提供一種可有效抑制浮體效應(yīng)并降低源/漏串聯(lián)電阻的MOS結(jié)構(gòu)及其制造方法。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提供一種MOS結(jié)構(gòu)及其制造方法，以有效抑制浮體效應(yīng)并降低源/漏串聯(lián)電阻。
[0009]為解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案:
[0010]一種MOS結(jié)構(gòu)，包括:
[0011]襯底；
[0012]形成于所述襯底上的絕緣掩埋層以及貫穿所述絕緣掩埋層的凹槽；
[0013]形成于所述絕緣掩埋層上和凹槽中的外延層；
[0014]形成于所述外延層上的柵極結(jié)構(gòu)；
[0015]形成于所述柵極結(jié)構(gòu)兩側(cè)的外延層中的源極區(qū)域和漏極區(qū)域。
[0016]可選的，所述凹槽的截面寬度小于所述柵極結(jié)構(gòu)的截面寬度。
[0017]可選的，所述凹槽的截面寬度范圍為20A~500A。
[0018]可選的，所述絕緣掩埋層為氧化硅。
[0019]可選的，所述絕緣掩埋層的厚度范圍為20A~200A。
[0020]可選的，所述凹槽將絕緣掩埋層分隔成第一絕緣掩埋塊和第二絕緣掩埋塊。
`[0021]可選的，所述第一絕緣掩埋塊的截面寬度大于所述源極區(qū)域的截面寬度，所述第二絕緣掩埋塊的截面寬度大于所述漏極區(qū)域的截面寬度。
[0022]可選的，所述第一絕緣掩埋塊的截面寬度小于所述源極區(qū)域的截面寬度，所述第二絕緣掩埋塊的截面寬度小于所述漏極區(qū)域的截面寬度?？蛇x的，所述外延層的厚度范圍^ IOOA-1OOOA,
[0023]可選的，所述MOS結(jié)構(gòu)還包括形成于所述柵極結(jié)構(gòu)側(cè)壁的柵極側(cè)墻。
[0024]一種MOS結(jié)構(gòu)的制造方法，包括:
[0025]提供一襯底；
[0026]在所述襯底上形成絕緣掩埋層；
[0027]形成貫穿所述絕緣掩埋層的凹槽；以及
[0028]在所述絕緣掩埋層上和凹槽中形成外延層。
[0029]可選的，在所述絕緣掩埋層上和凹槽中形成外延層之后，還包括:
[0030]進(jìn)行化學(xué)機(jī)械研磨工藝以平坦化所述外延層。
[0031]可選的，行化學(xué)機(jī)械研磨工藝以平坦化所述外延層之后，還包括:
[0032]在所述外延層上形成柵極結(jié)構(gòu)；
[0033]在所述柵極結(jié)構(gòu)兩側(cè)的外延層中形成源極區(qū)域和漏極區(qū)域
[0034]可選的，其特征在于，在所述外延層上形成柵極結(jié)構(gòu)之后，還包括:
[0035]在所述柵極結(jié)構(gòu)側(cè)壁的形成柵極側(cè)墻。
[0036]可選的，凹槽將所述絕緣掩埋層分隔成第一絕緣掩埋塊和第二絕緣掩埋塊。，所述第一絕緣掩埋塊的截面寬度大于所述源極區(qū)域的截面寬度，所述第二絕緣掩埋塊的截面寬度大于所述漏極區(qū)域的截面寬度。
[0037]可選的，所述第一絕緣掩埋塊的截面寬度小于所述源極區(qū)域的截面寬度，所述第二絕緣掩埋塊的截面寬度小于所述漏極區(qū)域的截面寬度。
[0038]本發(fā)明的MOS結(jié)構(gòu)中，在溝道下方的絕緣掩埋層中形成一個(gè)凹槽，通過所述凹槽將頂層硅連接到襯底上，使碰撞電離產(chǎn)生的電荷通過襯底被及時(shí)轉(zhuǎn)移走，從而有效抑制了浮體效應(yīng)。[0039]另外，所述凹槽將絕緣掩埋層劃分為第一絕緣掩埋塊和第二絕緣掩埋塊，通過減小第一絕緣掩埋塊和第二絕緣掩埋塊的截面寬度，可以使分別位于所述第一絕緣掩埋塊和第二絕緣掩埋塊上的源極區(qū)域和漏極區(qū)域的結(jié)深超過所述絕緣掩埋層延伸至所述襯底內(nèi)，從而減小了源/漏串聯(lián)電阻。
【專利附圖】

【附圖說明】
[0040]圖1為現(xiàn)有技術(shù)的一種部分耗盡MOS結(jié)構(gòu)的剖面圖；
[0041]圖2~7為本發(fā)明實(shí)施例一的MOS制造方法各步驟中結(jié)構(gòu)剖面圖；
[0042]圖8~13為本發(fā)明實(shí)施例二的MOS制造方法各步驟中結(jié)構(gòu)剖面圖；
[0043]圖14-20為本發(fā)明實(shí)施例三的MOS制造方法各步驟中結(jié)構(gòu)剖面圖。
【具體實(shí)施方式】
[0044]為了使本發(fā)明的目的，技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖來進(jìn)一步做詳細(xì)說明。
[0045]本發(fā)明的核心思想在于將MOS結(jié)構(gòu)中對(duì)應(yīng)在溝道下方的絕緣掩埋層形成一個(gè)凹槽，通過所述凹槽將頂層硅連接到襯底上，使碰撞電離產(chǎn)生的電荷通過襯底被及時(shí)轉(zhuǎn)移走的，從而有效抑制了浮體效應(yīng)。另外，所述凹槽將絕緣掩埋層劃分為第一絕緣掩埋塊和第二絕緣掩埋塊，通過減小第一絕緣掩埋塊和第二絕緣掩埋塊的截面寬度，可以使分別位于所述第一絕緣掩埋塊和第二絕緣掩埋塊上的源極區(qū)域和漏極區(qū)域的結(jié)深超過所述絕緣掩埋層延伸至所述襯底內(nèi)，從而減小了源/漏串聯(lián)電阻。
[0046]實(shí)施例一
[0047]如圖7所示，本實(shí)施例提供的MOS結(jié)構(gòu)200包括:
[0048]襯底201 ；
[0049]形成于所述襯底201上的絕緣掩埋層以及貫穿所述絕緣掩埋層的凹槽203，所述凹槽203將絕緣掩埋層分隔成第一絕緣掩埋塊204和第二絕緣掩埋塊205 ；
[0050]形成于所述絕緣掩埋層上和凹槽203中的外延層206 ；
[0051]形成于所述襯底201上的柵極結(jié)構(gòu)；
[0052]形成于所述柵極結(jié)構(gòu)側(cè)壁的柵極側(cè)墻211 ;以及
[0053]形成于所述柵極結(jié)構(gòu)兩側(cè)的外延層中的源極區(qū)域209和漏極區(qū)域210。
[0054]其中，所述第一絕緣掩埋塊204的截面寬度大于所述源極區(qū)域209的截面寬度，所述第二絕緣掩埋塊205的截面寬度大于所述漏極區(qū)域210的截面寬度。
[0055]其中，所述柵極結(jié)構(gòu)包括形成于所述襯底201上的柵極絕緣層207和柵電極208，所述源極區(qū)域209和漏極區(qū)域210分別位于第一絕緣掩埋塊204和第二絕緣掩埋塊205上方。
[0056]下面結(jié)合圖2至圖7對(duì)本發(fā)明實(shí)施例一的MOS結(jié)構(gòu)的制造方法的各步驟進(jìn)行詳細(xì)說明。
[0057]首先，如圖2和圖3所示，提供襯底201 ;在所述襯底201上形成絕緣掩埋層202，刻蝕去除部分絕緣掩埋層202，形成貫穿所述掩膜層絕緣掩埋層202的凹槽203。所述凹槽203將所述絕緣掩埋層202劃分為第一絕緣掩埋塊204和第二絕緣掩埋塊205。所述絕緣掩埋層202為氧化硅，所述絕緣掩埋層202的厚度范圍為20A?200A。所述凹槽203的截面寬度范圍為20A?500A。
[0058]接著，如圖4所示，在所述襯底201上生成外延層，一般來說，由于凹槽203的存在將導(dǎo)致形成的外延層不平坦，因而較佳的方案是再采用化學(xué)機(jī)械研磨方法形成平坦化的外延層206，所述平坦化的外延層206能夠完全覆蓋第一絕緣掩埋塊204和第二絕緣掩埋塊205。所述平坦化的外延層206的厚度范圍例如為IOOA?1000A。
[0059]接著，如圖5所示，在對(duì)應(yīng)于凹槽203上方的所述平坦化的外延層206上形成柵極絕緣層207，在柵極絕緣層207上形成柵電極208，所述柵極絕緣層207和柵電極208共同構(gòu)成柵極結(jié)構(gòu)。為了有效降低所述MOS結(jié)構(gòu)200的寄生電容，所述凹槽203的截面寬度L21優(yōu)選小于所述柵極絕緣層207的截面寬度L22。
[0060]接著，如圖6所示，以柵極結(jié)構(gòu)為掩膜，對(duì)所述外延層206進(jìn)行離子注入，在外延層206內(nèi)形成源極區(qū)域209和漏極區(qū)域210。所述第一絕緣掩埋塊204和第二絕緣掩埋塊205的截面寬度分別大于或等于所述源極區(qū)域209和所述漏極區(qū)域210的最大截面寬度。接著，在所述柵電極208的兩側(cè)所述源極區(qū)域209和漏極區(qū)域210之上形成柵極側(cè)墻211，形成如圖7所示的MOS結(jié)構(gòu)200。
[0061]實(shí)施例二
[0062]如圖13所示，一種MOS結(jié)構(gòu)300，包括:
[0063]襯底301 ；
[0064]形成于所述襯底301上的絕緣掩埋層以及貫穿所述絕緣掩埋層的凹槽303，所述凹槽303將絕緣掩埋層分隔成第一絕緣掩埋塊304和第二絕緣掩埋塊305 ；
[0065]形成于所述絕緣掩埋層上和凹槽303中的外延層306 ；
[0066]形成于所述襯底301上的柵極結(jié)構(gòu)；
[0067]形成于所述柵極結(jié)構(gòu)側(cè)壁的柵極側(cè)墻311 ;以及
[0068]形成于所述柵極結(jié)構(gòu)兩側(cè)的外延層中的源極區(qū)域309和漏極區(qū)域310。
[0069]其中，所述第一絕緣掩埋塊304的截面寬度小于所述源極區(qū)域309的截面寬度，所述第二絕緣掩埋塊305的截面寬度小于所述漏極區(qū)域310的截面寬度。
[0070]其中，所述柵極結(jié)構(gòu)包括形成于所述襯底301上的柵極絕緣層307和柵電極308，所述源極區(qū)域309和漏極區(qū)域310分別位于第一絕緣掩埋塊304和第二絕緣掩埋塊305上方
[0071]下面結(jié)合圖8至圖13對(duì)本發(fā)明實(shí)施例二的MOS結(jié)構(gòu)制造方法的各步驟進(jìn)行詳細(xì)說明。
[0072]首先，如圖8和圖9所示，提供襯底301 ;在所述襯底301上形成絕緣掩埋層302，刻蝕去除部分絕緣掩埋層302，形成貫穿所述絕緣掩埋層302的凹槽303。所述凹槽203將所述絕緣掩埋層302劃分為第一絕緣掩埋塊304和第二絕緣掩埋塊305。所述絕緣掩埋層
302為氧化硅，所述絕緣掩埋層302的厚度范圍為20人?200A。所述凹槽303的截面寬度范圍為20A?500A,a
[0073]接著，如圖10所示，在所述襯底301上生成外延層，再采用化學(xué)機(jī)械研磨方法形成平坦化的外延層306，所述平坦化的外延層306能夠完全覆蓋包圍第一絕緣掩埋塊304和第二絕緣掩埋塊305。所述平坦化的外延層306的厚度范圍為100A?1000A。[0074]接著，如圖11所示，在對(duì)應(yīng)于凹槽303上方的所述平坦化的外延層306上形成柵極絕緣層307，在柵極絕緣層307上形成柵極308。優(yōu)選的，為了有效降低所述MOS結(jié)構(gòu)300的寄生電容，所述凹槽303的截面寬度L31應(yīng)小于所述柵極絕緣層307的截面寬度L32。
[0075]接著，如圖12所示，以柵極308為掩膜，對(duì)所述外延層306進(jìn)行離子注入，在外延層306內(nèi)形成源極區(qū)域309和漏極區(qū)域310。
[0076]在本實(shí)施例中，第一絕緣掩埋塊304的截面寬度L33小于所述源極區(qū)域309的最大截面寬度L34，所述第二絕緣掩埋塊305的截面寬度135小于所述漏極區(qū)域310的最大截面寬度L36，使所述源極區(qū)域309和漏極區(qū)域310能夠延伸至所述襯底301內(nèi)，增加了源漏極的結(jié)深，從而減小了源/漏極之間的電阻。
[0077]接著，在所述柵極308的兩側(cè)所述源極區(qū)域309和漏極區(qū)域310之上形成柵極側(cè)墻311，形成如圖13所示的MOS結(jié)構(gòu)300。
[0078]實(shí)施例三
[0079]本實(shí)施例中的MOS結(jié)構(gòu)與實(shí)施例二中MOS結(jié)構(gòu)相同，此處不再贅述。下面結(jié)合圖14至圖20對(duì)本發(fā)明實(shí)施例三的MOS結(jié)構(gòu)制造方法的各步驟進(jìn)行詳細(xì)說明。
[0080]首先，如圖14所示，提供襯底401，并在所述襯底401上依次形成第一介質(zhì)層402，第二介質(zhì)層403和第三介質(zhì)層404 ;然后,刻蝕去除部分第一介質(zhì)層402,第二介質(zhì)層403和第三介質(zhì)層404,形成貫穿所述第一介質(zhì)層402,第二介質(zhì)層403和第三介質(zhì)層404的第一凹槽405。較佳的，所述第一介質(zhì)層402，第二介質(zhì)層403和第三介質(zhì)層404要選用刻蝕選擇比高的材料，在本實(shí)施例中，第一介質(zhì)層402為氧化硅，第二介質(zhì)層403為氮化硅，第三介質(zhì)層為氧化硅。其中，第一介質(zhì)層402的厚度范圍例如為20A?200A，笫二介質(zhì)層403的厚度范圍例如為500A?2000A，第三介質(zhì)層404的厚度范圍例如為100A?1000A。
[0081]接著，如圖15所示，利用熱氧化的方式在所述第一凹槽405內(nèi)形成絕緣掩埋層406，熱氧化形成的膜層較為致密。所述絕緣掩埋層406的厚度范圍為20人?200A。
[0082]接著，如圖16所示，在所述第三介質(zhì)層404和絕緣掩埋層406上沉積形成掩膜層407,所述掩膜層407優(yōu)選為氮化娃，由于第一凹槽405的存在,導(dǎo)致沉積的掩膜層407必然具有一凹陷部分407a。
[0083]接著，如圖17所示，刻蝕去除部分掩膜層407，暴露出所述絕緣掩埋層406的表面。
[0084]接著，如圖18所示，以剩余的掩膜層407為掩膜，刻蝕去除部分絕緣掩埋層406，在絕緣掩埋層406中形成第二凹槽408，然后刻蝕去除剩余的掩膜層407。所述第二凹槽408將絕緣掩埋層406分割為第一絕緣掩埋塊409和第二絕緣掩埋塊410。所述第二凹槽408的截面寬度范圍為20A?500A。本實(shí)施例中利用掩膜層407自然形成的凹陷部分407a，無需進(jìn)行曝光，可直接形成尺寸較小的第二凹槽408。
[0085]接著，如圖19所示，在所述第二凹槽408上形成第一外延層411，然后使用化學(xué)機(jī)械研磨將第一外延層411平坦化到暴露出第三介質(zhì)層404為止。.[0086]接著，如圖20所示，刻蝕去除第三介質(zhì)層404，第二介質(zhì)層403和第一介質(zhì)層402，然后在所述襯底401上形成第二外延層412，并采用化學(xué)機(jī)械研磨將第二外延層412平坦化至第一外延層411為止。至此形成了與實(shí)施例二中圖10相同的結(jié)構(gòu)。后續(xù)步驟與實(shí)施例二中后續(xù)步驟一致，這里不再贅述。
[0087]在實(shí)施例三的制造方法中，在刻蝕形成第二凹槽的過程中采用了自對(duì)準(zhǔn)曝光工藝，因此實(shí)施例三更適合曝光精度高的場合。
[0088]綜上，本發(fā)明于在MOS結(jié)構(gòu)中的絕緣掩埋層中形成一個(gè)凹槽，通過所述凹槽將頂層硅連接到襯底上，使碰撞電離產(chǎn)生的電荷通過襯底被及時(shí)轉(zhuǎn)移走的，從而有效抑制了浮體效應(yīng)。另外，所述凹槽將絕緣掩埋層劃分為第一絕緣掩埋塊和第二絕緣掩埋塊，通過減小第一絕緣掩埋塊和第二絕緣掩埋塊的截面寬度，可以使分別位于所述第一絕緣掩埋塊和第二絕緣掩埋塊上的源極區(qū)域和漏極區(qū)域的結(jié)深超過所述絕緣掩埋層延伸至所述襯底內(nèi)，增加了結(jié)深從而減小了源/漏串聯(lián)電阻。
[0089]顯然，本領(lǐng)域的技術(shù)人員可以對(duì)發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包括這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1.一種MOS結(jié)構(gòu)，包括: 襯底； 形成于所述襯底上的絕緣掩埋層以及貫穿所述絕緣掩埋層的凹槽； 形成于所述絕緣掩埋層上和凹槽中的外延層； 形成于所述外延層上的柵極結(jié)構(gòu)； 形成于所述柵極結(jié)構(gòu)兩側(cè)的外延層中的源極區(qū)域和漏極區(qū)域。
2.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，所述凹槽的截面寬度小于所述柵極結(jié)構(gòu)的截面覽度。
3.如權(quán)利要求2所述的MOS結(jié)構(gòu)，其特征在于，所述凹槽的截面寬度范圍為20A-500A。
4.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，所述絕緣掩埋層為氧化硅。
5.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，所述絕緣掩埋層的厚度范圍為20A -200A。
6.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，所述凹槽將所述絕緣掩埋層分隔成第一絕緣掩埋塊和第二絕緣掩埋塊。`
7.如權(quán)利要求6所述的MOS結(jié)構(gòu)，其特征在于，所述第一絕緣掩埋塊的截面寬度大于或等于所述源極區(qū)域的最大截面寬度，所述第二絕緣掩埋塊的截面寬度大于或等于所述漏極區(qū)域的最大截面寬度。
8.如權(quán)利要求6所述的MOS結(jié)構(gòu)，其特征在于，所述第一絕緣掩埋塊的截面寬度小于所述源極區(qū)域的最大截面寬度，所述第二絕緣掩埋塊的截面寬度小于所述漏極區(qū)域的最大截面寬度。
9.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，所述外延層的厚度范圍為100 A-IOOOA。
10.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，所述MOS結(jié)構(gòu)還包括形成于所述柵極結(jié)構(gòu)側(cè)壁的柵極側(cè)墻。
11.一種MOS結(jié)構(gòu)的制造方法，包括: 提供一襯底； 在所述襯底上形成絕緣掩埋層； 形成貫穿所述絕緣掩埋層的凹槽；以及 在所述絕緣掩埋層上和凹槽中形成外延層。
12.如權(quán)利要求11所述MOS結(jié)構(gòu)的制造方法，其特征在于，在所述絕緣掩埋層上和凹槽中形成外延層之后，還包括: 進(jìn)行化學(xué)機(jī)械研磨工藝以平坦化所述外延層。
13.如權(quán)利要求12所述MOS結(jié)構(gòu)的制造方法，其特征在于，行化學(xué)機(jī)械研磨工藝以平坦化所述外延層之后，還包括: 在所述外延層上形成柵極結(jié)構(gòu)； 在所述柵極結(jié)構(gòu)兩側(cè)的外延層中形成源極區(qū)域和漏極區(qū)域。
14.如權(quán)利要求12所述MOS結(jié)構(gòu)的制造方法，其特征在于，在所述外延層上形成柵極結(jié)構(gòu)之后，還包括:在所述柵極結(jié)構(gòu)側(cè)壁的形成柵極側(cè)墻。
15.如權(quán)利要求11所述的MOS結(jié)構(gòu)的制造方法，其特征在于，所述凹槽將所述絕緣掩埋層分隔成第一絕緣掩埋塊和第二絕緣掩埋塊。
16.如權(quán)利要求15所述的MOS結(jié)構(gòu)的制造方法，其特征在于，所述第一絕緣掩埋塊的截面寬度大于或等于所述源極區(qū)域的最大截面寬度，所述第二絕緣掩埋塊的截面寬度大于或等于所述漏極區(qū)域的最大截面寬度。
17.如權(quán)利要求15所述的MOS結(jié)構(gòu)的制造方法，其特征在于，所述第一絕緣掩埋塊的截面寬度小于所述源極區(qū)域的最大截面寬度，所述第二絕緣掩埋塊的截面寬度小于所述漏極區(qū)域的最大截面 寬度。
【文檔編號(hào)】H01L21/336GK103456767SQ201210183269
【公開日】2013年12月18日 申請日期:2012年6月5日 優(yōu)先權(quán)日:2012年6月5日
【發(fā)明者】劉金華 申請人:中芯國際集成電路制造(上海)有限公司