專利名稱：在掩模制備期間修改摻雜區(qū)域設(shè)計(jì)布局以調(diào)節(jié)器件性能的方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及半導(dǎo)體領(lǐng)域，更具體地來說，涉及集成電路器件的系統(tǒng)及其制造方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了快速增長。在IC演進(jìn)的過程中，功能密度(gp，每單位芯片面積互連器件的數(shù)量)普遍增加，同時(shí)幾何尺寸(即，可以使用制造工藝制造的最小部件(或線))減小。這種比例縮小工藝通常通過增加生產(chǎn)效率和降低相關(guān)成本來提供優(yōu)勢。這種比例縮小還增加了處理和制造IC的復(fù)雜度，并且對于將要實(shí)現(xiàn)的這些進(jìn)步，需要IC處理和制造的類似發(fā)展。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種方法，包括:接收集成電路設(shè)計(jì)布局，所述集成電路設(shè)計(jì)布局被設(shè)計(jì)為限定集成電路，其中，所述集成電路設(shè)計(jì)布局包括摻雜部件布局；標(biāo)識所述集成電路中用于器件性能修改的區(qū)域；以及在掩模制備工藝期間修改所述摻雜部件布局中對應(yīng)于所述集成電路的標(biāo)識區(qū)域的部分，從而提供修改的摻雜部件布局。在該方法中，在所述掩模制備工藝的光學(xué)鄰近校正工藝期間實(shí)施修改所述摻雜部件布局中對應(yīng)于所述集成電路的標(biāo)識區(qū)域的部分。該方法還包括:在所述掩模制備工藝期間標(biāo)識所述集成電路中用于器件性能修改的區(qū)域。在該方法中，標(biāo)識所述集成電路中用于器件性能修改的區(qū)域包括:標(biāo)識用于減小泄露電流的晶體管。在該方法中，所述摻雜部件布局的所述部分限定用于形成所述集成電路的摻雜區(qū)域的抗蝕劑層的臨界尺寸；以及修改所述摻雜部件布局中對應(yīng)于所述集成電路的標(biāo)識區(qū)域的部分包括修改所述抗蝕劑層的所述臨界尺寸。在該方法中，修改所述抗蝕劑層的所述臨界尺寸包括減小所述臨界尺寸。該方法還包括:根據(jù)所述修改的摻雜部件布局來制造掩模。該方法還包括:使用根據(jù)所述修改的摻雜部件布局制造的掩模在所述集成電路的襯底中形成摻雜區(qū)域。在該方法中，使用根據(jù)所述修改的摻雜部件布局制造的掩模在所述集成電路的襯底中形成所述摻雜區(qū)域包括:使用所述掩模在所述襯底的上方形成圖案化抗蝕劑層。根據(jù)本發(fā)明的另一方面，提供了一種方法，包括:接收摻雜部件設(shè)計(jì)布局，所述摻雜部件設(shè)計(jì)布局限定用于形成集成電路器件的摻雜區(qū)域的抗蝕劑層的臨界尺寸；在掩模制備工藝期間修改所述摻雜部件設(shè)計(jì)布局以調(diào)節(jié)所述集成電路器件的性能，其中，修改包括修改所述臨界尺寸；以及根據(jù)修改的摻雜部件設(shè)計(jì)布局制造掩模。在該方法中，在掩模制備工藝期間修改所述摻雜部件設(shè)計(jì)布局包括:在光學(xué)鄰近校正工藝期間修改所述摻雜部件設(shè)計(jì)布局。在該方法中，修改所述臨界尺寸包括減小所述臨界尺寸。該方法還包括:使用根據(jù)所述修改的摻雜部件設(shè)計(jì)布局制造的掩模在襯底中形成摻雜區(qū)域。在該方法中，形成所述摻雜區(qū)域包括:形成晶體管的輕摻雜源極區(qū)域和輕摻雜漏極區(qū)域。在該方法中，使用根據(jù)所述修改的摻雜部件設(shè)計(jì)布局制造的掩模在所述襯底中形成所述摻雜區(qū)域包括:使用所述掩模在所述襯底的上方形成圖案化抗蝕劑層，其中，所述圖案化抗蝕劑層具有露出所述襯底的開口 ；以及對露出的襯底實(shí)施離子注入工藝。在該方法中，修改所述臨界尺寸包括增加所述離子注入工藝的注入劑量。在該方法中，在所述掩模制備工藝期間修改所述摻雜部件設(shè)計(jì)布局以調(diào)節(jié)所述集成電路器件的性能包括:修改所述摻雜部件設(shè)計(jì)布局以減小晶體管的泄露電流。在該方法中，修改所述臨界尺寸包括減小所述臨界尺寸。根據(jù)本發(fā)明的又一方面，提供了一種用于制造集成電路器件的系統(tǒng)，所述系統(tǒng)包括:掩模制造實(shí)體，可操作地用于制造掩模，其中，所述掩模制造實(shí)體包括:計(jì)算機(jī)可讀介質(zhì)，存儲用于通過至少一個(gè)計(jì)算機(jī)處理器執(zhí)行的多個(gè)指令，其中，指令用于:接收摻雜部件設(shè)計(jì)布局，所述摻雜部件設(shè)計(jì)布局限定用于形成集成電路器件的摻雜區(qū)域的抗蝕劑層的臨界尺寸，修改所述摻雜部件設(shè)計(jì)布局以調(diào)節(jié)所述集成電路器件的性能，其中，修改包括修改所述臨界尺寸，以及根據(jù)修改的摻雜部件設(shè)計(jì)布局制造掩模。在該集成電路器件制造系統(tǒng)中，修改所述臨界尺寸包括減小所述臨界尺寸。


當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)以下詳細(xì)描述更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒有按比例繪制并且僅用于說明的目的。實(shí)際上，為了討論的清楚，可以任意增加或減小各種部件的尺寸。圖1是根據(jù)本發(fā)明的各個(gè)方面的集成電路制造系統(tǒng)的框圖。圖2是根據(jù)本發(fā)明的各個(gè)方面的可以通過諸如圖1的集成電路制造系統(tǒng)的集成電路制造系統(tǒng)實(shí)施的集成電路設(shè)計(jì)和制造流程的流程圖。圖3是根據(jù)本發(fā)明的各個(gè)方面的在圖2的集成電路設(shè)計(jì)和制造方法中實(shí)施的方法流程圖。圖4和圖5是根據(jù)本發(fā)明的各個(gè)方面的可以在各個(gè)制造階段的集成電路設(shè)計(jì)和制造方法制造的部分或整體的集成電路器件的示意性截面圖。
具體實(shí)施例方式以下公開提供了用于實(shí)施本發(fā)明的不同特征的許多不同的實(shí)施例或?qū)嵗?。以下描述部件和配置的具體實(shí)例以簡化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例而不用于限制。例如，以下第一部件形成在第二部件上方的描述可以包括第一和第二部件被形成為直接接觸的實(shí)施例，并且還可以包括可以形成附加部件夾置在第一和第二部件之間使得第一和第二部件沒有直接接觸的實(shí)施例。此外，本發(fā)明可以在各個(gè)實(shí)例中重復(fù)參考標(biāo)號和/或字母。這種重復(fù)是為了簡化和清楚的目的，它們本身并不用于指定所討論的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。圖1是根據(jù)本發(fā)明的各個(gè)方面的集成電路制造系統(tǒng)10的框圖。在所示實(shí)施例中，集成電路制造系統(tǒng)10是虛擬集成電路制造系統(tǒng)10 (“虛擬加工廠”)。集成電路制造系統(tǒng)10制造集成電路器件。為了清楚簡化了集成電路制造系統(tǒng)10以更好地理解本發(fā)明的發(fā)明概念?？梢栽诩呻娐分圃煜到y(tǒng)10中增加附件部件，并且在集成電路制造系統(tǒng)10的其他實(shí)施例中來替換或消除以下所描述的一些部件。集成電路制造系統(tǒng)10包括能夠使各種實(shí)體(設(shè)計(jì)實(shí)體14 (諸如設(shè)計(jì)室)、掩模實(shí)體16 (諸如掩模室)、集成電路制造實(shí)體18、用戶20、...其他實(shí)體N)相互通信的網(wǎng)絡(luò)12。例如，集成電路制造系統(tǒng)10的每個(gè)實(shí)體都經(jīng)由網(wǎng)絡(luò)12與其他實(shí)體交互以向其他實(shí)體提供服務(wù)和/或接收來自其他實(shí)體的服務(wù)。網(wǎng)絡(luò)12可以為單個(gè)網(wǎng)絡(luò)或各種不同的網(wǎng)絡(luò)，諸如內(nèi)聯(lián)網(wǎng)、互聯(lián)網(wǎng)、其他適當(dāng)網(wǎng)絡(luò)或它們的組合。網(wǎng)絡(luò)12包括:有線通信信道、無線通信信道或它們的組合。為了示出的目的，每個(gè)實(shí)體都可以指形成集成電路制造系統(tǒng)10的一部分的內(nèi)部實(shí)體或者可以指與集成電路制造系統(tǒng)10交互的外部實(shí)體。各個(gè)實(shí)體可以集中到單個(gè)位置處或者可以散布在不同位置處，并且一些實(shí)體可以結(jié)合到其他實(shí)體中。此外，每個(gè)實(shí)體都可以與系統(tǒng)標(biāo)識信息相關(guān)聯(lián)，其中，系統(tǒng)標(biāo)識信息允許訪問基于與每個(gè)實(shí)體標(biāo)識信息相關(guān)聯(lián)的授權(quán)級別控制的系統(tǒng)內(nèi)的信息。為了集成電路制造以及提供服務(wù)的目的，集成電路制造系統(tǒng)10能夠在實(shí)體之間交互。在本實(shí)例中，集成電路制造包括:接收集成電路用戶訂單(例如，用戶實(shí)體20向集成電路制造實(shí)體18發(fā)出用于集成電路的訂單)，需要相關(guān)操作來制造訂貨的集成電路(例如，設(shè)計(jì)實(shí)體14基于集成電路用戶訂單的規(guī)格向掩模實(shí)體16提供集成電路設(shè)計(jì)布局；掩模實(shí)體16基于集成電路設(shè)計(jì)布局制造掩模；以及集成電路制造實(shí)體18使用掩模制造集成電路)。圖2是根據(jù)本發(fā)明各個(gè)方面的可以通過集成電路制造系統(tǒng)實(shí)施的集成電路設(shè)計(jì)和制造流程40的框圖。例如，集成電路設(shè)計(jì)和制造流程40可以通過圖1的集成電路制造系統(tǒng)10來實(shí)施?？梢栽诩呻娐吩O(shè)計(jì)和制造流程40之前、之間和之后提供附加步驟，并且對于集成電路設(shè)計(jì)和制造流程40的其他實(shí)施例可以替換或消除所描述的一些步驟。在圖2中，在模塊50中，提供集成電路設(shè)計(jì)布局。例如，設(shè)計(jì)者(諸如設(shè)計(jì)室)向集成電路制造商提供要制造的集成電路的集成電路設(shè)計(jì)布局。集成電路制造商可以制造掩模、晶圓或它們的組合。在本實(shí)例中，設(shè)計(jì)實(shí)體14向集成電路制造商的掩模實(shí)體16提供集成電路設(shè)計(jì)布局?？蛇x地，集成電路制造商從存儲在集成電路制造商的數(shù)據(jù)庫中的制造數(shù)據(jù)得到集成電路設(shè)計(jì)布局。基于要制造的集成電路的規(guī)格，設(shè)計(jì)者(諸如設(shè)計(jì)實(shí)體14)實(shí)施設(shè)計(jì)步驟以形成集成電路設(shè)計(jì)布局。設(shè)計(jì)步驟可以包括:邏輯設(shè)計(jì)、物理設(shè)計(jì)、放置和布線、其他設(shè)計(jì)機(jī)制或它們的組合?；诩呻娐返囊?guī)格，集成電路設(shè)計(jì)布局包括被設(shè)計(jì)為用于集成電路的各種幾何圖案。在以適當(dāng)格式(諸如GDS文件格式、GDSII文件格式、DFII文件格式或其他文件格式)表示的一個(gè)或多個(gè)數(shù)據(jù)文件中表示集成電路設(shè)計(jì)布局。一個(gè)或多個(gè)數(shù)據(jù)文件具有各種幾何圖案的信息。在一個(gè)實(shí)例中，為了說明，集成電路設(shè)計(jì)布局包括將形成在晶圓(諸如半導(dǎo)體襯底)上方的各種集成電路部件(諸如有源區(qū)域、柵極結(jié)構(gòu)、源極和漏極部件以及層間互連的金屬線和接觸)。集成電路設(shè)計(jì)布局可以包括與各種集成電路部件相關(guān)聯(lián)的設(shè)計(jì)布局。例如，集成電路設(shè)計(jì)布局包括與集成電路的摻雜區(qū)域相關(guān)聯(lián)的摻雜部件布局，諸如晶體管的輕摻雜源極和漏極區(qū)域。在本實(shí)例中，摻雜部件布局限定用于形成集成電路的摻雜區(qū)域的抗蝕劑層的臨界尺寸。在模塊60中，集成電路設(shè)計(jì)布局經(jīng)受掩模制備。在本實(shí)例中，掩模實(shí)體16對集成電路設(shè)計(jì)布局實(shí)施掩模制備。掩模制備使用各種分辨率增強(qiáng)技術(shù)(RET)(模塊62)以修改集成電路設(shè)計(jì)布局，從而補(bǔ)償用于制造集成電路的光刻工藝。在本實(shí)例中，可以向集成電路設(shè)計(jì)布局應(yīng)用各種光學(xué)鄰近校正(OPC)工藝(模塊64)。在光學(xué)鄰近校正(OPC)工藝期間，評估集成電路設(shè)計(jì)布局以確定OPC部件(諸如散射條、襯線和/或錘頭)是否應(yīng)該增加至集成電路設(shè)計(jì)布局?？梢愿鶕?jù)基于規(guī)則和/或基于模型的技術(shù)來增加或重新定位OPC部件(和/或通孔)，使得利用增強(qiáng)的分辨率和精度來改進(jìn)通過集成電路制造期間的光刻工藝所形成的圖案。在本實(shí)例中，在OPC工藝期間(模塊64)，實(shí)施方法70以修改集成電路設(shè)計(jì)布局，從而調(diào)節(jié)集成電路的性能特性。圖3是根據(jù)本發(fā)明各個(gè)方面的方法70的流程圖。在框72中，接收被設(shè)計(jì)為限定集成電路的集成電路設(shè)計(jì)布局。集成電路設(shè)計(jì)布局包括摻雜部件布局。如上所述，在本實(shí)例中，集成電路設(shè)計(jì)布局包括與集成電路的摻雜區(qū)域相關(guān)聯(lián)的摻雜部件布局，諸如晶體管的輕摻雜源極區(qū)域和漏極區(qū)域，并且摻雜部件布局限定用于形成集成電路的摻雜區(qū)域的抗蝕劑層的臨界尺寸。集成電路設(shè)計(jì)布局可以在應(yīng)用方法70之前經(jīng)受各種掩模制備工藝。在框74中，標(biāo)識用于器件性能修改的集成電路的區(qū)域。在本實(shí)例中，標(biāo)識集成電路的晶體管，其中，預(yù)期減小泄露電流。減小晶體管的泄露電流可以改進(jìn)集成電路的晶體管性能和/或總體性能。在框76中，修改摻雜部件布局中對應(yīng)于集成電路的標(biāo)識區(qū)域的部分，從而提供修改的摻雜部件布局。在本實(shí)例中，在標(biāo)識用于泄露電流減小的晶體管的情況下，摻雜部件布局的部分限定將用于形成摻雜區(qū)域(諸如晶體管的輕摻雜源極區(qū)域和漏極區(qū)域)的抗蝕劑層的臨界尺寸。為了修改晶體管的泄露電流，修改抗蝕劑層的臨界尺寸。例如，減小臨界尺寸，使得在制造期間，形成抗蝕劑層的較大開口，該開口露出襯底并限定晶體管的摻雜區(qū)域面積，導(dǎo)致增加了注入劑量并由此減小了晶體管的泄露電流?？梢栽诜椒?0之前、之間和之后提供附加步驟，并且對于方法70的其他實(shí)施例可以替換或消除所描述的一些步驟。返回到圖2，在模塊60中，掩模數(shù)據(jù)制備可以實(shí)施其他操作以制備用于掩模制造的集成電路設(shè)計(jì)布局。掩模數(shù)據(jù)制備可以實(shí)施集成電路設(shè)計(jì)布局的邏輯操作(或L0P)。邏輯操作根據(jù)制造規(guī)則修改集成電路設(shè)計(jì)布局。例如，各個(gè)制造模塊將制造約束轉(zhuǎn)換為集成電路設(shè)計(jì)布局必須滿足的規(guī)則集合。如果集成電路設(shè)計(jì)布局不滿足該規(guī)則集合，則可以相應(yīng)修改集成電路設(shè)計(jì)布局，直到修改的集成電路設(shè)計(jì)布局滿足這些規(guī)則。在實(shí)例中，可以通過集成電路制造實(shí)體18實(shí)施邏輯操作。掩模制備可以實(shí)施預(yù)處理和交換處理。在預(yù)處理和交換處理期間，對于集成電路設(shè)計(jì)布局的重復(fù)模塊，劃分、匹配和替換集成電路設(shè)計(jì)布局中的幾何圖案，使得為了進(jìn)一步的處理而簡化了集成電路設(shè)計(jì)布局。例如，為了通過增強(qiáng)的效率減小工藝成本和時(shí)間，替換重復(fù)圖案，使得對于每個(gè)重復(fù)圖案都不重復(fù)對重復(fù)圖案的任何進(jìn)一步的修改。如果在各種設(shè)計(jì)中出現(xiàn)重復(fù)圖案，則可以將該重復(fù)圖案提取到數(shù)據(jù)庫或庫中用于將來的使用。在這種情況下，通過庫中的標(biāo)準(zhǔn)圖案替代重復(fù)圖案。掩模數(shù)據(jù)制備可以對集成電路設(shè)計(jì)圖案實(shí)施重復(fù)工藝和校正工藝?；谠诩呻娐分圃炱陂g形成的最終圖案，可以重復(fù)和改善增加OPC部件的工藝，直到形成的集成電路設(shè)計(jì)布局可以實(shí)現(xiàn)高分辨率或者滿足預(yù)期標(biāo)準(zhǔn)。集成電路設(shè)計(jì)布局的各種部件(諸如添加的OPC部件)可以重新定位或者重新確定大小以制造優(yōu)點(diǎn)和/或產(chǎn)品性能的改進(jìn)，諸如光刻分辨率增強(qiáng)。附加或可選地，在掩模制備期間可以增加其他部件或者可以向集成電路設(shè)計(jì)布局應(yīng)用其他動作。例如，偽插入部件可以增加至集成電路設(shè)計(jì)布局以增強(qiáng)的化學(xué)機(jī)械拋光(CMP)或其他處理優(yōu)點(diǎn)。掩模制備可以對集成電路設(shè)計(jì)布局實(shí)施掩模規(guī)則檢查(MRC)，這涉及進(jìn)一步根據(jù)掩模規(guī)則檢查集成電路設(shè)計(jì)布局并且如果需要則修改集成電路設(shè)計(jì)布局。例如，從掩模制造模塊(諸如掩模實(shí)體16)中提取MRC工藝中的掩模規(guī)則。從掩模制造模塊中收集各種掩模制造數(shù)據(jù)并且提取成集成電路設(shè)計(jì)布局(用于掩模的要成像的圖案)應(yīng)該遵守的規(guī)則集合。此外或可選地，掩模規(guī)則或者掩模規(guī)則的子集被用作調(diào)節(jié)集成電路設(shè)計(jì)布局的準(zhǔn)則。MRC工藝還可以或者可選地實(shí)施設(shè)計(jì)規(guī)則檢查(DRC)工藝。在模塊80中，掩模制備生成修改的集成電路設(shè)計(jì)布局，以及在模塊90中，基于修改的集成電路設(shè)計(jì)布局制造掩模(也被稱為光掩?；驑?biāo)線(reticle))或掩模組。掩模實(shí)體16可以基于修改的集成電路設(shè)計(jì)布局制造掩?；蜓谀＝M。在本實(shí)例中，基于修改的摻雜部件布局來制造掩模。修改的集成電路設(shè)計(jì)布局的各種幾何圖案可以轉(zhuǎn)換為例如可通過電子束(e-beam)寫入而寫到掩模上的形式。在實(shí)例中，電子束或多個(gè)電子束用于基于修改的集成電路設(shè)計(jì)布局在掩模(光掩模或標(biāo)線)上形成圖案。可以以各種技術(shù)形成掩模。在實(shí)例中，使用二元技術(shù)形成掩模。在實(shí)例中，掩模圖案包括不透明區(qū)域和透明區(qū)域。用于露出涂覆在晶圓上的圖像感光材料層(諸如抗蝕劑層)的諸如紫外線(UV)光束的輻射束被不透明區(qū)域阻擋并透過透明區(qū)域。在一個(gè)實(shí)例中，二元掩模包括透明襯底(諸如熔凝石英)和涂覆在掩模的不透明區(qū)域中的不透明材料(諸如鉻)。在另一實(shí)例中，使用相移技術(shù)形成掩模。在相移掩模(PSM)中，形成的掩模上的圖案中的各種部件被配置為具有適當(dāng)?shù)南辔徊钜栽鰪?qiáng)分辨率和成像質(zhì)量。在各個(gè)實(shí)例中，相移掩?？梢詾樗pPSM或交替PSM。在模塊100中，掩?；蜓谀＝M用于制造通過集成電路設(shè)計(jì)布局限定的集成電路。集成電路制造實(shí)體18可以使用掩?；蜓谀＝M制造集成電路。例如，使用掩模(或掩模組)處理半導(dǎo)體晶圓(襯底)以形成集成電路?？梢栽诟鞣N工藝中使用掩?；蜓谀＝M。例如，可以在離子注入工藝中使用掩模以在半導(dǎo)體晶圓中形成各種摻雜區(qū)域，在蝕刻工藝中使用掩模以在半導(dǎo)體晶圓中形成各種蝕刻區(qū)域，在沉積工藝(諸如化學(xué)汽相沉積或物理汽相沉積)中使用掩模以在半導(dǎo)體晶圓上的各個(gè)區(qū)域中形成薄膜，在其他適當(dāng)?shù)墓に嚮蛩鼈兊慕M合中使用掩模。在本實(shí)例中，在制造期間，基于修改的摻雜部件布局制造的掩模被用于形成集成電路的摻雜區(qū)域，尤其是集成電路的晶體管的摻雜區(qū)域。圖案化的抗蝕劑層具有露出襯底的開口，并且對露出的襯底實(shí)施離子注入工藝以形成晶體管的摻雜區(qū)域。在襯底中對應(yīng)于修改摻雜部件布局的區(qū)域的區(qū)域中，在臨界尺寸減小的情況下，如果原始摻雜部件布局用于制造掩模，則圖案化抗蝕劑層的開口大于它們應(yīng)該有的大小。因此，襯底的這種區(qū)域接收較大的注入劑量，這可以導(dǎo)致與這種區(qū)域相關(guān)聯(lián)的晶體管具有減小的泄露電流。圖4和圖5是根據(jù)本發(fā)明各個(gè)方面的可以在圖2的集成電路設(shè)計(jì)和制造流程40中制造的處于各個(gè)制造階段的集成電路器件200A和集成電路器件200B的示意性截面圖。將同時(shí)討論圖4和圖5，并且為了清楚的目的而進(jìn)行簡化以更好地理解本發(fā)明的發(fā)明概念。在圖4和圖5中，使用基于集成電路設(shè)計(jì)布局制造的掩模來制造集成電路器件200A和200B。如下面進(jìn)一步討論的，在圖4和圖5中，利用基于沒有在掩模制造期間應(yīng)用器件性能修改方法(諸如參照圖2和圖3描述的方法70)所實(shí)現(xiàn)的集成電路設(shè)計(jì)布局而制造的掩模來形成集成電路器件200A的摻雜部件；以及利用基于通過在掩模制備期間應(yīng)用器件性能修改方法(諸如參照圖2和圖3描述的方法70)所實(shí)現(xiàn)的集成電路設(shè)計(jì)布局而制造的掩模來制造集成電路器件200B的摻雜部件。集成電路器件200A和200B包括制造期間的晶體管。集成電路器件200A和200B可以包括存儲單元和/或邏輯電路；無源部件，諸如電阻器、電容器、電感器和/或熔絲；有源部件，諸如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)、互補(bǔ)金屬氧化物半導(dǎo)體晶體管(CM0S)、p溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(PFET)、n溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(NFET)、高壓晶體管和/或高頻晶體管；其他適當(dāng)?shù)牟考?；或它們的組合。可以在集成電路器件200A和200B中增加附加部件，并且對于集成電路器件200A和200B的其他實(shí)施例來說可以替換或消除以下描述的一些部件。集成電路器件200A和200B包括襯底210。在所示實(shí)施例中，襯底210為包括硅的半導(dǎo)體襯底。襯底可以為P型或η型襯底?？蛇x或附加地，襯底210包括:另一基本半導(dǎo)體，諸如鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括 SiGe、GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 和 / 或 GaInAsP ;或者它們的組合。在又一可選實(shí)施例中，襯底210為絕緣體上半導(dǎo)體(ISO)。在其他可選實(shí)施例中，襯底210可以包括摻雜外延層、梯度半導(dǎo)體層和/或覆蓋不同類型的另一半導(dǎo)體層的半導(dǎo)體層(諸如硅鍺層上的硅層)。根據(jù)集成電路器件200A和200B的設(shè)計(jì)要求(諸如P型阱或η型阱)，襯底210可以包括各個(gè)摻雜區(qū)域。摻雜區(qū)域可以摻雜諸如硼或BFd^p型摻雜劑、諸如磷或砷的η型摻雜劑或者它們的組合。在P阱結(jié)構(gòu)中、在η阱結(jié)構(gòu)中、在雙阱結(jié)構(gòu)中或者使用凸起結(jié)構(gòu)，摻雜區(qū)域可以形成在襯底210上。隔離部件212形成在襯底210中以隔離襯底210的各個(gè)區(qū)域。例如，在所示實(shí)施例中，隔離部件212限定集成電路器件200Α和200Β的有源區(qū)域，其中形成各種集成電路器件，諸如集成電路器件200Α和200Β的晶體管。隔離部件212利用諸如硅的局部氧化(LOCOS)和/或淺溝槽隔離(STI)的隔離技術(shù)，以限定并電隔離各個(gè)區(qū)域。隔離部件212包括:氧化硅、氮化硅、氮氧化硅、其他絕緣材料或它們的組合。在實(shí)例中，形成STI包括光刻工藝，在襯底中蝕刻溝槽(例如，通過使用干蝕亥IJ、濕蝕刻或它們的組合)，以及利用一種或多種介電材料填充溝槽(例如，通過使用化學(xué)汽相沉積工藝)。例如，填充的溝槽可以具有多層結(jié)構(gòu)，諸如用氮化硅或氧化硅填充的熱氧化物襯墊層。在另一實(shí)例中，可以使用諸如以下所述的處理序列來創(chuàng)建STI結(jié)構(gòu):生長焊盤氧化物；在焊盤氧化物的上方形成低壓化學(xué)汽相沉積(LPCVD)氮化物層；使用光刻膠和掩模在焊盤氧化物和氮化物層中圖案化STI開口 ；在STI開口的襯底中時(shí)刻溝槽；任選地生長熱氧化物溝槽襯墊以改善溝槽界面；利用氧化物填充溝槽；使用化學(xué)機(jī)械拋光(C MP)工藝以進(jìn)行回蝕和平面化；以及使用氮化物剝離工藝來去除氮化物層。柵極結(jié)構(gòu)220設(shè)置在襯底210的上方。在所示實(shí)施例中，柵極結(jié)構(gòu)包括柵疊層222和隔離件226。柵極結(jié)構(gòu)220通過沉積工藝、光刻圖案化工藝、蝕刻工藝或它們的組合來形成。沉積工藝包括:化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、金屬有機(jī)CVD (MOCVD)、遠(yuǎn)程等離子體CVD (RPCVD)、等離子體增強(qiáng)CVD (PECVD)、電鍍、其他沉積方法或它們的組合。光刻圖案化工藝包括抗蝕劑涂覆(諸如旋涂)、軟烘焙、掩模對準(zhǔn)、曝光、曝光后烘焙、顯影抗蝕劑、研磨、干燥(諸如硬烘焙)、其他光刻圖案化工藝或它們的組合?？蛇x地，光刻曝光工藝通過諸如無掩模光刻、電子束寫入或離子束寫入的其他適當(dāng)方法來實(shí)施或替換。蝕刻工藝包括干蝕刻、濕蝕刻、其他蝕刻方法或它們的組合。柵疊層222包括設(shè)置在襯底210上方的柵極介電層和設(shè)置在柵極介電層上方的柵電極。柵極介電層包括介電材料，諸如氧化娃、氮氧化娃、氮化娃、高k介電材料、其他介電材料或它們的組合。示例性高k介電材料包括:Hf02、HfSi0、HfSi0N、HfTa0、HfTi0、HfZr0、Ta2O5, TiO2, A1203、ZrO2, Y203、L2O3、其他高k介電材料或它們的組合。柵極介電層可以包括多層結(jié)構(gòu)。例如，柵極介電層可以包括形成在襯底上方的界面層和形成在界面層上方的高k介電材料層。柵電極包括多晶硅和/或金屬，包括Al、Cu、T1、Ta、W、Mo、TaN, NiS1、CoS1、TiN, WN、TiAl、TiAlN, TaCN, TaC, TaSiN、其他導(dǎo)電材料或它們的組合。根據(jù)集成電路器件200A和200B的設(shè)計(jì)要求，柵疊層222可包括多個(gè)其他層(諸如覆蓋層、界面層、擴(kuò)散層、阻擋層、硬掩模層或它們的組合)。沿著柵極結(jié)構(gòu)220的柵疊層222的側(cè)壁設(shè)置隔離件226。隔離件220包括介電材料，諸如氧化硅、氮化硅、氮氧化硅、其他介電材料或它們的組合。在實(shí)例中，如圖4和圖5所示，通過以下處理形成隔離件226:在集成電路器件200A和200B的上方覆蓋沉積介電層，然后進(jìn)行各向異性蝕刻以去除介電層來形成隔離件226。在實(shí)例中，柵極結(jié)構(gòu)220還包括隔離件襯墊，其可以設(shè)置在隔離件226和柵疊層222之間?？梢允褂没诩呻娐吩O(shè)計(jì)布局的掩模(諸如通過上面參照圖2和圖3描述的集成電路設(shè)計(jì)和制造流程40掩模所獲得的掩模)來形成集成電路器件200A和200B的各個(gè)部件，諸如隔離部件212和柵極結(jié)構(gòu)220 (包括柵疊層222和隔離件226)。在圖4和圖5中，使用在沒有應(yīng)用方法70的集成電路設(shè)計(jì)和制造流程40期間制造的掩模來形成集成電路器件200A的摻雜區(qū)域，以及使用基于應(yīng)用方法70的集成電路設(shè)計(jì)和制造流程40所制造的掩模來形成集成電路器件200B的摻雜區(qū)域。在圖4中，圖案化抗蝕劑層230A被設(shè)置在集成電路器件200A的襯底210的上方，以及圖案化抗蝕劑層230B被設(shè)置在集成電路器件200B的襯底210的上方。圖案化抗蝕劑層230A在其中具有露出集成電路器件200A的襯底210的開口 232A，以及圖案化抗蝕劑層230A具有臨界尺寸CD115圖案化抗蝕劑層230B在其中具有露出集成電路器件200B的襯底210的開口 232B，以及圖案化抗蝕劑層230B具有臨界尺寸OT2。在本實(shí)例中，圖案化抗蝕劑層230A的臨界尺寸CD1大于圖案化抗蝕劑層230B的臨界尺寸CD2。臨界尺寸的變化源于用于形成圖案化抗蝕劑層230A和230B的掩模。更具體地，圖案化抗蝕劑層230A使用基于方法70沒有被用于調(diào)節(jié)摻雜部件布局的修改摻雜部件布局的掩模來形成；以及圖案化抗蝕劑層230B使用基于方法70用于調(diào)節(jié)摻雜部件布局的修改摻雜部件布局的掩模來形成，導(dǎo)致較小的臨界尺寸。圖5中，對集成電路器件200A實(shí)施離子注入工藝240A以形成摻雜區(qū)域242A，以及對集成電路器件200B實(shí)施離子注入工藝240B以形成摻雜區(qū)域242B。在所示實(shí)施例中，摻雜區(qū)域242A和242B分別為集成電路器件200A和200B的晶體管的輕摻雜源極和漏極(LDD)區(qū)域。此外，在所示實(shí)施例中，離子注入工藝240A和240B為具有基本相同的工藝參數(shù)的傾角離子注入工藝。盡管離子注入工藝240A使用與離子注入工藝240基本相同的工藝參數(shù)，但集成電路器件200A的晶體管與集成電路器件200B的晶體管不同地。更具體地，集成電路器件200B的晶體管的泄露電流小于集成電路器件200A的晶體管的泄露電流。這種器件性能變化導(dǎo)致限定襯底210用于注入的區(qū)域的圖案化抗蝕劑層230A和230B的臨界尺寸的變化。例如，臨界尺寸的變化導(dǎo)致圖案化抗蝕劑層230B的開口 232B大于圖案化抗蝕劑層230A的開口 232A，使得與離子注入工藝240A相比在離子注入工藝240B期間實(shí)現(xiàn)更大的注入劑量。傳統(tǒng)的集成電路器件制造工藝偏移柵極長度(諸如柵極結(jié)構(gòu)220的柵疊層222的長度)，以實(shí)現(xiàn)器件性能變化(或優(yōu)化)。例如，為了實(shí)現(xiàn)集成電路器件200B的晶體管中減小的泄露電流，將柵疊層222制造成其柵極長度長于集成電路器件200A的柵疊層222的柵極長度。這種柵極長度偏移減小了用于在后續(xù)集成電路制造期間形成接觸件的工藝窗口。例如，在增加?xùn)艠O長度以修改器件性能的情況下，減小了接觸件連接窗口，這會導(dǎo)致接觸件落在柵極結(jié)構(gòu)上，引起集成電路器件中的(接觸件和柵極結(jié)構(gòu)之間的)短路。相反，在本實(shí)例中，通過在掩模制備階段期間修改器件性能，具體地，通過修改用于形成器件的摻雜區(qū)域的抗蝕劑層的臨界尺寸，實(shí)現(xiàn)類似的器件性能修改(換句話說，減小的泄露電流)同時(shí)增大接觸件連接窗口。還可以在減小制造成本的同時(shí)實(shí)現(xiàn)掩模制備階段期間的這種修改。不同的實(shí)施例可以具有不同的優(yōu)點(diǎn)，并且對于任何實(shí)施例來說并不是必須要求特定優(yōu)點(diǎn)。集成電路器件200A和200B可以繼續(xù)進(jìn)行處理以完成以下簡要討論的制造。例如，通過離子注入或諸如磷或砷的η型摻雜劑或者諸如硼的P型摻雜劑的擴(kuò)散來形成重?fù)诫s源極/漏極(HDD)區(qū)域。可以在集成電路器件200A和200B的源極和漏極區(qū)域中形成外延源極/漏極部件。此外，例如在凸起的源極/漏極部件上方形成硅化物部件以減小接觸阻抗。硅化物部件可以通過包括以下處理的工藝來形成在源極和漏極部件上方:沉積金屬層，對金屬層進(jìn)行退火使得金屬層能夠與硅反應(yīng)以形成硅化物，然后去除未反應(yīng)的金屬層。在實(shí)例中，層間介電(ILD)層形成在襯底上方，并且對襯底進(jìn)一步應(yīng)用化學(xué)機(jī)械拋光(CMP)工藝以對襯底進(jìn)行平面化。在形成ILD層之前，接觸蝕刻停止層(CESL)可以形成在柵極結(jié)構(gòu)220的頂部上。此外，在實(shí)例中，包括金屬層和金屬間介電(MD)層的多層互連(MLI)形成在襯底210的上方(諸如在ILD層的上方)，以電連接集成電路器件200A和200B的各個(gè)部件或結(jié)構(gòu)。多層互連包括諸如通孔或接觸的垂直互連以及諸如金屬線的水平互連。各種互連部件可以使用各種導(dǎo)電材料實(shí)施，包括鋁、銅、鈦、鎢、它們的組合、硅化物材料、其他適當(dāng)?shù)牟牧匣蛘咚鼈兊慕M合。在實(shí)例中，鑲嵌工藝或雙鑲嵌工藝用于形成銅或鋁多層互連結(jié)構(gòu)。本發(fā)明可以采用完全硬件實(shí)施例、完全軟件實(shí)施例或包含硬件和軟件元件的實(shí)施例的形式。此外，本發(fā)明的實(shí)施例可以采用計(jì)算機(jī)程序的形式，該計(jì)算機(jī)程序產(chǎn)品可通過提供被計(jì)算機(jī)或任何指令執(zhí)行系統(tǒng)使用或與計(jì)算機(jī)或任何其他指令執(zhí)行系統(tǒng)結(jié)合的程序代碼的有形計(jì)算機(jī)可用介質(zhì)或計(jì)算機(jī)可讀介質(zhì)訪問。為了該描述的目的，有形計(jì)算機(jī)可用介質(zhì)或計(jì)算機(jī)可讀介質(zhì)可以為任何裝置，該任何裝置可以包含、存儲、通信、傳播或傳送被指令執(zhí)行系統(tǒng)、裝置或設(shè)備使用或者與指令執(zhí)行系統(tǒng)、裝置或設(shè)備結(jié)合的程序。介質(zhì)可以為電、磁、光、電磁、紅外、半導(dǎo)體系統(tǒng)(或裝置或設(shè)備)或傳播介質(zhì)。本發(fā)明提供了許多不同的實(shí)施例。示例性方法包括:接收被設(shè)計(jì)為限定集成電路的集成電路設(shè)計(jì)布局，其中，集成電路設(shè)計(jì)布局包括摻雜部件布局；標(biāo)識集成電路中用于器件性能修改的區(qū)域；以及在掩模制備工藝期間修改摻雜部件布局中對應(yīng)于集成電路的標(biāo)識區(qū)域的部分，從而提供修改的摻雜部件布局。該方法可以進(jìn)一步包括:根據(jù)修改的摻雜部件布局制造掩模。該方法可以進(jìn)一步形成:使用根據(jù)修改的摻雜部件布局制造的掩模在集成電路的襯底中形成摻雜區(qū)域。使用掩模在集成電路的襯底中形成摻雜區(qū)域包括:使用掩模在襯底的上方形成圖案化抗蝕劑層。可以在掩模制備工藝的光學(xué)鄰近校正(OPC)工藝期間實(shí)施修改摻雜部件布局中對應(yīng)于集成電路的標(biāo)識區(qū)域的部分。在實(shí)例中，在掩模數(shù)據(jù)制備工藝期間標(biāo)識集成電路中用于器件性能修改的區(qū)域。在實(shí)例中，標(biāo)識集成電路中用于器件性能修改的區(qū)域包括:標(biāo)識用于減小泄露電流的晶體管。在實(shí)例中，摻雜部件布局的部分限定用于形成集成電路的摻雜區(qū)域的抗蝕劑層的臨界尺寸，并且修改摻雜部件布局中的部分包括修改抗蝕劑層的臨界尺寸，諸如減小臨界尺寸。另一示例性方法包括:接收限定用于形成集成電路器件的摻雜區(qū)域的抗蝕劑層的臨界尺寸的摻雜部件設(shè)計(jì)布局；在掩模制備工藝期間修改摻雜部件設(shè)計(jì)布局以調(diào)節(jié)集成電路器件的性能，其中，修改包括修改臨界尺寸；以及根據(jù)修改的摻雜部件設(shè)計(jì)布局制造掩模。可以在掩模制備工藝的光學(xué)鄰近校正工藝期間實(shí)施修改摻雜部件設(shè)計(jì)布局。在實(shí)例中，修改臨界尺寸包括減小臨界尺寸，這可以減小集成電路器件的晶體管的泄露電流。該方法可以進(jìn)一步包括:使用根據(jù)修改的摻雜部件設(shè)計(jì)布局制造的掩模在襯底中形成摻雜區(qū)域。摻雜區(qū)域可以為晶體管的輕摻雜源極和漏極區(qū)域。形成摻雜區(qū)域可以包括:使用掩模在襯底的上方形成圖案化抗蝕劑層，其中，圖案化抗蝕劑層具有露出襯底的開口 ；以及對露出的襯底實(shí)施離子注入工藝。修改臨界尺寸可以包括增加離子注入工藝的注入劑量。前面概述了多個(gè)實(shí)施例的特征，使得本領(lǐng)域的技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域的技術(shù)人員應(yīng)該意識到，他們可以容易地將本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或修改用于執(zhí)行與本文引入實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的其他工藝和結(jié)構(gòu)。本領(lǐng)域的技術(shù)人員還應(yīng)該意識到，這種等效構(gòu)造不背離本發(fā)明的主旨和范圍，并且他們可以進(jìn)行各種改變、替換和修改而不背離本發(fā)明的主旨和范圍。
權(quán)利要求
1.一種方法，包括: 接收集成電路設(shè)計(jì)布局，所述集成電路設(shè)計(jì)布局被設(shè)計(jì)為限定集成電路，其中，所述集成電路設(shè)計(jì)布局包括摻雜部件布局； 標(biāo)識所述集成電路中用于器件性能修改的區(qū)域；以及 在掩模制備工藝期間修改所述摻雜部件布局中對應(yīng)于所述集成電路的標(biāo)識區(qū)域的部分，從而提供修改的摻雜部件布局。
2.根據(jù)權(quán)利要求1所述的方法，其中，在所述掩模制備工藝的光學(xué)鄰近校正工藝期間實(shí)施修改所述摻雜部件布局中對應(yīng)于所述集成電路的標(biāo)識區(qū)域的部分。
3.根據(jù)權(quán)利要求1所述的方法，還包括:在所述掩模制備工藝期間標(biāo)識所述集成電路中用于器件性能修改的區(qū)域。
4.根據(jù)權(quán)利要求1所述的方法，其中，標(biāo)識所述集成電路中用于器件性能修改的區(qū)域包括:標(biāo)識用于減小泄露電流的晶體管。
5.根據(jù)權(quán)利要求1所述的方法，其中: 所述摻雜部件布局的所述部分限定用于形成所述集成電路的摻雜區(qū)域的抗蝕劑層的臨界尺寸；以及 修改所述摻雜部件布局中對應(yīng)于所述集成電路的標(biāo)識區(qū)域的部分包括修改所述抗蝕劑層的所述臨界尺寸。
6.根據(jù)權(quán)利要求5所述的方法，其中，修改所述抗蝕劑層的所述臨界尺寸包括減小所述臨界尺寸。
7.根據(jù)權(quán)利要求1所述的方法，還包括:根據(jù)所述修改的摻雜部件布局來制造掩模。
8.根據(jù)權(quán)利要求7所述的方法，還包括:使用根據(jù)所述修改的摻雜部件布局制造的掩模在所述集成電路的襯底中形成摻雜區(qū)域。
9.一種方法，包括: 接收摻雜部件設(shè)計(jì)布局，所述摻雜部件設(shè)計(jì)布局限定用于形成集成電路器件的摻雜區(qū)域的抗蝕劑層的臨界尺寸； 在掩模制備工藝期間修改所述摻雜部件設(shè)計(jì)布局以調(diào)節(jié)所述集成電路器件的性能，其中，修改包括修改所述臨界尺寸；以及 根據(jù)修改的摻雜部件設(shè)計(jì)布局制造掩模。
10.一種用于制造集成電路器件的系統(tǒng)，所述系統(tǒng)包括: 掩模制造實(shí)體，可操作地用于制造掩模，其中，所述掩模制造實(shí)體包括:計(jì)算機(jī)可讀介質(zhì)，存儲用于通過至少一個(gè)計(jì)算機(jī)處理器執(zhí)行的多個(gè)指令，其中，指令用于: 接收摻雜部件設(shè)計(jì)布局，所述摻雜部件設(shè)計(jì)布局限定用于形成集成電路器件的摻雜區(qū)域的抗蝕劑層的臨界尺寸， 修改所述摻雜部件設(shè)計(jì)布局以調(diào)節(jié)所述集成電路器件的性能，其中，修改包括修改所述臨界尺寸，以及 根據(jù)修改的摻雜部件設(shè)計(jì)布局制造掩模。
全文摘要
本發(fā)明提供了用于在掩模制備期間修改摻雜區(qū)域設(shè)計(jì)布局以調(diào)節(jié)器件性能的方法和系統(tǒng)。示例性方法包括接收被設(shè)計(jì)為限定集成電路的集成電路設(shè)計(jì)布局，其中，集成電路設(shè)計(jì)布局包括摻雜部件布局；標(biāo)識用于器件性能修改的集成電路的區(qū)域；以及在掩模制備工藝期間修改摻雜部件布局中對應(yīng)于集成電路的標(biāo)識區(qū)域的部分，從而提供修改的摻雜部件布局。
文檔編號H01L27/02GK103094176SQ20121017527
公開日2013年5月8日 申請日期2012年5月30日 優(yōu)先權(quán)日2011年11月1日
發(fā)明者林渼璇, 王琳松, 林志勛, 趙志剛 申請人:臺灣積體電路制造股份有限公司