專(zhuān)利名稱(chēng)：具有芯片裂紋檢測(cè)結(jié)構(gòu)的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本申請(qǐng)基于2011年5月18日提交的日本專(zhuān)利申請(qǐng)No. 2011-111673并且要求其優(yōu)先權(quán)的權(quán)益，其公開(kāi)通過(guò)引用其整體并入這里。本公開(kāi)涉及一種半導(dǎo)體器件，其具有對(duì)于半導(dǎo)體芯片的裂紋的檢測(cè)測(cè)試結(jié)構(gòu)(或者芯片裂紋檢測(cè)結(jié)構(gòu))。
背景技術(shù)：
在半導(dǎo)體器件的制造中，在切割、安裝或加熱時(shí)的應(yīng)力等等有時(shí)導(dǎo)致半導(dǎo)體芯片中的裂紋。作為檢測(cè)這樣的裂紋的方法，例如，有使用日本專(zhuān)利公布No. H06-244254 (專(zhuān)利文獻(xiàn)I)所公開(kāi)的結(jié)構(gòu)的示例。這通過(guò)測(cè)量設(shè)置在半導(dǎo)體芯片的外圍中的電導(dǎo)體的電阻來(lái) 檢測(cè)裂紋的存在。日本專(zhuān)利公開(kāi)No. 2009-54862A對(duì)應(yīng)于US2009/057925A1 (專(zhuān)利文獻(xiàn)2)，其公開(kāi)了通過(guò)提供布線和多個(gè)電極焊盤(pán)來(lái)檢測(cè)在半導(dǎo)體芯片中是否存在裂紋，所述布線和多個(gè)電極焊盤(pán)用于沿著半導(dǎo)體芯片的整個(gè)外圍檢測(cè)裂紋并且檢測(cè)在多個(gè)電極焊盤(pán)之間選擇的并且連接到布線的兩端的電極焊盤(pán)之間的電阻的改變。上述專(zhuān)利文獻(xiàn)通過(guò)整體引用而并入這里。發(fā)明人已經(jīng)意識(shí)到，在專(zhuān)利文獻(xiàn)I和2中公開(kāi)的檢測(cè)方法中，沒(méi)有考慮在其中堆疊多個(gè)半導(dǎo)體芯片的堆疊類(lèi)型的半導(dǎo)體器件中的每個(gè)半導(dǎo)體芯片的裂紋的檢測(cè)。如果專(zhuān)利文獻(xiàn)2中公開(kāi)的多個(gè)半導(dǎo)體芯片被堆疊，則在堆疊類(lèi)型的半導(dǎo)體器件中，用于檢測(cè)裂紋的焊盤(pán)被共同地連接。因此，即使能夠確認(rèn)在堆疊類(lèi)型的半導(dǎo)體器件中的任何半導(dǎo)體芯片中出現(xiàn)裂紋，也存在著不能夠識(shí)別具有裂紋的半導(dǎo)體芯片的問(wèn)題。發(fā)明人已經(jīng)意識(shí)到，如果專(zhuān)利文獻(xiàn)I中公開(kāi)的結(jié)構(gòu)用于堆疊類(lèi)型的半導(dǎo)體器件，則即使圖12B中所示的具有用于裂紋檢測(cè)的電導(dǎo)體70的半導(dǎo)體芯片被堆疊，也可以檢測(cè)到圖12A中所示的最外面的半導(dǎo)體芯片(片0)中的裂紋，但是不能夠檢測(cè)到內(nèi)部的半導(dǎo)體芯片中的裂紋。

發(fā)明內(nèi)容
在本公開(kāi)的方面中，提供了一種半導(dǎo)體器件，該半導(dǎo)體器件包括半導(dǎo)體襯底，該半導(dǎo)體襯底包括彼此相反的第一和第二主表面；穿透半導(dǎo)體襯底的第一穿透電極、每個(gè)都穿過(guò)半導(dǎo)體襯底的多個(gè)第二穿透電極；形成在半導(dǎo)體襯底的第一主表面層側(cè)上的第一端子、形成在半導(dǎo)體襯底的第一主表面?zhèn)壬系亩鄠€(gè)第二端子；形成在半導(dǎo)體襯底的第二主表面?zhèn)壬系牡谌俗?、形成在半?dǎo)體襯底的第二主表面?zhèn)壬系亩鄠€(gè)第四端子；以及形成在半導(dǎo)體襯底的第一主表面?zhèn)壬系膶?dǎo)線。第一端子與第一穿透電極垂直對(duì)齊并且電連接到第一穿透電極。每個(gè)第二端子與第二穿透電極中的關(guān)聯(lián)的一個(gè)垂直地對(duì)齊并且電連接到第二穿透電極中沒(méi)有與關(guān)聯(lián)的第二端子垂直對(duì)齊的另一個(gè)。第三端子與第一穿透電極垂直對(duì)齊并且電連接到第一穿透電極。每個(gè)第四端子與第二穿透電極中的關(guān)聯(lián)的一個(gè)垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第二穿透電極。導(dǎo)線包括電連接到第一端子的第一端部和電連接到第二端子中的一個(gè)的第二端部。本公開(kāi)的另一方面提供了包括第一半導(dǎo)體芯片和與第一半導(dǎo)體芯片堆疊的第二半導(dǎo)體芯片的器件。第一半導(dǎo)體芯片包括第一半導(dǎo)體襯底，其包括彼此相反的第一和第二主表面；穿過(guò)第一半導(dǎo)體襯底的第一穿透電極；每個(gè)都穿過(guò)第一半導(dǎo)體襯底的多個(gè)第二穿透電極；形成在第一半導(dǎo)體襯底的第一主表面?zhèn)壬系牡谝欢俗?，該第一端子與第一穿透電極垂直對(duì)齊并且電連接到第一穿透電極；形成在第一半導(dǎo)體襯底的第一主表面?zhèn)壬系亩鄠€(gè)第二端子，每個(gè)第二端子與第二穿透電極中的關(guān)聯(lián)的一個(gè)垂直對(duì)齊并且電連接到?jīng)]有與第二穿透電極中關(guān)聯(lián)的一個(gè)垂直對(duì)齊的第二穿透電極中的另一個(gè)；形成在第一半導(dǎo)體襯底的第二主表面?zhèn)壬系牡谌俗?，該第三端子與第一穿透電極垂直對(duì)齊并且電連接到第一穿透電極；形成在第一半導(dǎo)體襯底的第二主表面?zhèn)壬系亩鄠€(gè)第四端子，每個(gè)第四端子與第二穿透電極中的關(guān)聯(lián)的一個(gè)垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第二穿透電極；以及第一導(dǎo)線，其形成在第一半導(dǎo)體襯底的第一主表面?zhèn)壬?，該第一?dǎo)線包括電連接到第一端子的第一端部和電連接到第二端子中的一個(gè)的第二端部。另一方面，與第一半導(dǎo)體芯片堆疊第二半導(dǎo)體芯片包括第二半導(dǎo)體襯底，其包括彼此相反的第三和第四主表面；形成在第二 半導(dǎo)體襯底的第三主表面?zhèn)壬系牡谖宥俗樱摰谖宥俗与娺B接到第一半導(dǎo)體芯片的第三端子；形成在第二半導(dǎo)體襯底的第三主表面?zhèn)壬系亩鄠€(gè)第六端子，每個(gè)第六端子電連接到第一半導(dǎo)體芯片的第四端子中的關(guān)聯(lián)的一個(gè)；以及形成在第二半導(dǎo)體襯底的第三主表面?zhèn)壬系牡诙?dǎo)線，該第二導(dǎo)線包括電連接到第五端子的第三端部和電連接到第六端子中的一個(gè)的第四端部。


圖I是本公開(kāi)的示例I的具有帶有裂紋檢測(cè)結(jié)構(gòu)的半導(dǎo)體芯片的堆疊的半導(dǎo)體器件的截面圖和平面圖；圖2是根據(jù)本公開(kāi)的示例I的半導(dǎo)體器件的電路的框圖；圖3是根據(jù)示例I的堆疊類(lèi)型的半導(dǎo)體器件的詳細(xì)截面圖；圖4示出了檢查示例I中所示的半導(dǎo)體器件中的每個(gè)層上的半導(dǎo)體芯片的裂紋的方法；圖5示出了本公開(kāi)的半導(dǎo)體器件的修改示例；圖6示出了圖5中所示的示例的還修改的示例；圖7是根據(jù)本公開(kāi)的示例2的半導(dǎo)體器件的截面圖；圖8是根據(jù)本公開(kāi)的示例2的半導(dǎo)體器件中的電路的框圖；圖9A-9C是示出本公開(kāi)的示例3的截面圖；圖10是示出將示例的每個(gè)器件安裝在印刷電路板上的示例的截面圖；圖11是示出將示例的每個(gè)器件安裝在印刷電路板上的另一示例的截面圖；以及圖12A-12B是示出原型器件的截面圖和平面圖。
具體實(shí)施例方式(示例I)
現(xiàn)在將參考示出的示例性實(shí)施例在這里詳細(xì)描述本公開(kāi)。本領(lǐng)域技術(shù)人員將了解的是，能夠使用本公開(kāi)的教導(dǎo)完成很多替代的示例性實(shí)施例并且本公開(kāi)不限于為了說(shuō)明性目的而示出的示例性實(shí)施例。圖I是其中在層中堆疊四個(gè)半導(dǎo)體芯片的半導(dǎo)體器件25的截面圖和平面圖，半導(dǎo)體芯片具有根據(jù)本公開(kāi)的示例I的裂紋測(cè)試結(jié)構(gòu)。圖IB是圖IA的箭頭的方向上的平面圖，并且圖IA是沿著圖IB的A-A’線的截面圖。在該示例中，首先，形成存儲(chǔ)器件(半導(dǎo)體芯片)21-24的芯片裂紋，并且其次，在存儲(chǔ)器上安裝控制器(未示出)和插入件(未示出)以制造堆疊類(lèi)型的半導(dǎo)體器件。本公開(kāi)也能夠應(yīng)用于不僅包括存儲(chǔ)器件的堆疊而且包括除了存儲(chǔ)器件之外的任何器件(邏輯元件等等)的堆疊的芯片堆疊。圖2是圖I中示出的示例I的電路框圖。內(nèi)部電路15包括具有存儲(chǔ)器單元的存儲(chǔ)器單元陣列11、讀取/寫(xiě)入控制電路12等等。讀取/寫(xiě)入控制電路12是用于控制將數(shù)據(jù)寫(xiě)入到存儲(chǔ)器單元陣列11的操作和從存儲(chǔ)器單元陣列11讀取數(shù)據(jù)的操作的電路。內(nèi)部電路15中包括的每個(gè)電路連接到多個(gè)信號(hào)端子20a、20b、20c和20d中的對(duì)應(yīng)的端子。信號(hào)端子20a、20b、20c和20d中的每個(gè)連接到設(shè)置為穿過(guò)半導(dǎo)體(硅)襯底的穿透電極的貫穿 硅通孔TSV中的對(duì)應(yīng)的一個(gè)，并且內(nèi)部電路15中的每個(gè)電路通過(guò)對(duì)應(yīng)的貫穿硅通孔TSV將信號(hào)發(fā)送到存儲(chǔ)器控制器/從存儲(chǔ)器控制器接收信號(hào)。信號(hào)端子20a_20d包括時(shí)鐘端子、命令端子、地址端子和數(shù)據(jù)端子。時(shí)鐘端子接收從外部提供的時(shí)鐘信號(hào)CLK，命令端子接收來(lái)自外部的命令信號(hào)CMD，并且地址端子接收從外部提供的地址信號(hào)ADD。在讀取操作中，數(shù)據(jù)端子接收從讀取/寫(xiě)入控制電路12提供的數(shù)據(jù)DATA并且將數(shù)據(jù)輸出到外部，并且在寫(xiě)入操作中，數(shù)據(jù)端子接收從外部提供的數(shù)據(jù)DATA并且將數(shù)據(jù)發(fā)送到讀取/寫(xiě)入控制電路12。讀取/寫(xiě)入控制電路12根據(jù)時(shí)鐘信號(hào)CLK、命令信號(hào)CMD和地址信號(hào)ADD控制存儲(chǔ)器單元陣列11的讀取操作和寫(xiě)入操作。雖然圖2示出了沿著半導(dǎo)體芯片21的外圍布置的(前側(cè))第一測(cè)試端子621h和(前側(cè))第二測(cè)試端子622h-625h，但是這是為了清楚地表示半導(dǎo)體芯片21的電連接的目的而示出的。優(yōu)選地如圖IB中所示地布置(前側(cè))第一測(cè)試端子621h和(前側(cè))第二測(cè)試端子622h-625h，使得沿著外圍布置的用于裂紋檢查的導(dǎo)線61的部分更長(zhǎng)。如圖IB中所示，在包括內(nèi)部電路15的半導(dǎo)體芯片(例如，存儲(chǔ)器件)21的前側(cè)上，沿著半導(dǎo)體芯片的外圍在半導(dǎo)體芯片上提供用于裂紋檢查的導(dǎo)線61。例如，當(dāng)導(dǎo)線61由于在半導(dǎo)體芯片中引起裂紋而斷裂時(shí)，導(dǎo)線61的電阻不尋常地增加。可以通過(guò)測(cè)試端子62測(cè)量導(dǎo)線61的電阻的增加。導(dǎo)線61的一端連接到測(cè)試端子621h (第一測(cè)試端子)，并且另一端連接到測(cè)試端子625h (第二測(cè)試端子中的一個(gè))。在半導(dǎo)體芯片21-24中的任何一個(gè)中，連接關(guān)系可以是相同的。即，不需要將半導(dǎo)體芯片21-24制造為導(dǎo)線61與前側(cè)測(cè)試端子的連接彼此不同的多個(gè)存儲(chǔ)器芯片。如圖IB中所示，在半導(dǎo)體芯片21中，按順序從圖的左側(cè)開(kāi)始形成用于裂紋測(cè)試的五個(gè)(前側(cè))測(cè)試端子62h(621h-625h)。在相反表面(背側(cè))上，用于裂紋測(cè)試的五個(gè)(后側(cè))測(cè)試端子62t (621t-625t)也形成為對(duì)應(yīng)于(前側(cè))測(cè)試端子62h (621h_625h)，即形成在透過(guò)襯底的相對(duì)位置處。在這些端子當(dāng)中，前側(cè)測(cè)試端子621h和后側(cè)測(cè)試端子621t也被稱(chēng)為第一測(cè)試端子(連接成為對(duì)的端子)，前側(cè)測(cè)試端子622h-625h和背側(cè)測(cè)試端子622t-625t也稱(chēng)為第二測(cè)試端子(被布置在彼此相對(duì)以形成對(duì)的位置處的端子，但是這些端子沒(méi)有被連接以形成對(duì))。作為第一測(cè)試端子的對(duì)的前側(cè)測(cè)試端子621h和背側(cè)測(cè)試端子621t利用貫穿硅通孔TSVTl彼此電連接以用于測(cè)試。另一方面，作為第二測(cè)試端子中的一個(gè)的前側(cè)測(cè)試端子622h沒(méi)有連接到布置在與其相對(duì)的位置處的背側(cè)測(cè)試端子622t，而是利用貫穿硅通孔TSVT2連接到背側(cè)測(cè)試端子625t。分別利用對(duì)應(yīng)的貫穿硅通孔TSVT3-5，前側(cè)測(cè)試端子623h連接到背側(cè)測(cè)試端子622t，前側(cè)測(cè)試端子624h連接到背側(cè)測(cè)試端子623t，并且前側(cè)測(cè)試端子625h連接到背側(cè)測(cè)試端子624t。即，每個(gè)前側(cè)測(cè)試端子連接到布置在對(duì)應(yīng)于下一端子的位置處的背側(cè)端子。如下面所描述的，該編制意圖在于當(dāng)存儲(chǔ)器件21-24堆疊時(shí)，進(jìn)行存儲(chǔ)器件的貫穿硅通孔TSVT2-5的螺旋方式(使得向上進(jìn)行時(shí)，即向堆疊的下一級(jí)(層)行進(jìn)時(shí)，相對(duì)的水平位置改變)的連接模式。 圖3A-3B示出了圖I中的堆疊類(lèi)型的半導(dǎo)體器件的詳細(xì)截面圖，圖3A是一個(gè)半導(dǎo)體芯片(即21-24共同的)的截面圖，并且圖3B是其中堆疊了圖3A中所示的四個(gè)半導(dǎo)體芯片21-24的半導(dǎo)體器件的截面圖。為了方便起見(jiàn)，圖3B被示出為相對(duì)于圖3A上下顛倒。SP，圖3B示出了半導(dǎo)體芯片朝下堆疊的示例，然而，本公開(kāi)可以應(yīng)用于半導(dǎo)體芯片朝上堆疊的器件。半導(dǎo)體芯片的襯底10具有半導(dǎo)體襯底和包括多層結(jié)構(gòu)的器件層。雖然導(dǎo)線61實(shí)際上沿著存儲(chǔ)器芯片的表面的外圍(參見(jiàn)圖1B)設(shè)置并且因此在截面圖中沒(méi)有出現(xiàn)，但是在圖3B中由虛線示出導(dǎo)線61，以便于示意性地表示電連接。半導(dǎo)體芯片21-24的前側(cè)測(cè)試端子621h通過(guò)(下側(cè)的)下一級(jí)芯片的背側(cè)測(cè)試端子621t而共同連接。圖中的最下面的半導(dǎo)體芯片21的前側(cè)測(cè)試端子是開(kāi)放的，因?yàn)樵谙乱患?jí)沒(méi)有芯片。半導(dǎo)體芯片21-24的前側(cè)測(cè)試端子622h_625h穿過(guò)貫穿硅通孔TSVT2-5進(jìn)行連接，將端子移位到下一個(gè)。作為具體的示例，圖中的頂部半導(dǎo)體芯片24的前側(cè)測(cè)試端子625h通過(guò)半導(dǎo)體芯片23的背側(cè)測(cè)試端子625t、半導(dǎo)體芯片23的前側(cè)測(cè)試端子622h、半導(dǎo)體芯片22的背側(cè)測(cè)試端子622t、半導(dǎo)體芯片22的前側(cè)測(cè)試端子623h和半導(dǎo)體芯片21的背側(cè)測(cè)試端子623t電連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子624h。以類(lèi)似的方式，半導(dǎo)體芯片23的前側(cè)測(cè)試端子625h電連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子623h，并且半導(dǎo)體芯片22的前側(cè)測(cè)試端子625h電連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子622h。參考上述專(zhuān)注于導(dǎo)線61的電連接關(guān)系的結(jié)構(gòu)，半導(dǎo)體芯片21-24的導(dǎo)線61的一端(連接到前側(cè)測(cè)試端子621h的一側(cè)上的末端)共同連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子621h。另一方面，另一端(連接到前側(cè)測(cè)試端子625h的一側(cè)上的末端)分別連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子622h-625h中對(duì)應(yīng)的一個(gè)。具體地，半導(dǎo)體芯片21的導(dǎo)線61的另一端電連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子625h，半導(dǎo)體芯片22的導(dǎo)線61的另一端電連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子622h，半導(dǎo)體芯片23的導(dǎo)線61的另一端電連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子623h，并且半導(dǎo)體芯片24的導(dǎo)線61的另一端電連接到半導(dǎo)體芯片21的前側(cè)測(cè)試端子624h。根據(jù)上述結(jié)構(gòu)，通過(guò)測(cè)量半導(dǎo)體芯片21的前側(cè)測(cè)試端子621h與半導(dǎo)體芯片21的前側(cè)測(cè)試端子622h-625h中的任一個(gè)之間的電阻，即使在堆疊狀態(tài)下也能夠檢查半導(dǎo)體芯片21-24中的每個(gè)中的裂紋的存在，S卩，當(dāng)在堆疊狀態(tài)中的任何半導(dǎo)體芯片的存儲(chǔ)器芯片中存在裂紋時(shí)，能夠識(shí)別出哪個(gè)芯片具有裂紋。圖4A-4B示出了檢查圖I中所示的半導(dǎo)體器件中的每個(gè)半導(dǎo)體芯片的裂紋的方法。圖4A示出了半導(dǎo)體芯片21的裂紋檢查，并且圖4B示出了半導(dǎo)體芯片24的裂紋檢查。當(dāng)針對(duì)裂紋檢查半導(dǎo)體芯片21時(shí)，可以測(cè)量測(cè)試端子621和測(cè)試端子625之間的電阻，并且當(dāng)針對(duì)裂紋檢查半導(dǎo)體芯片24時(shí)，可以測(cè)量測(cè)試端子621和測(cè)試端子624之間的電阻。以該方式，即使在堆疊之后，也能夠針對(duì)裂紋單獨(dú)地檢查每個(gè)半導(dǎo)體芯片。在該示例中，由于前側(cè)測(cè)試端子(621h_625h)的組與位于與前側(cè)測(cè)試端子相對(duì)的位置的背側(cè)測(cè)試端子(621t-625t)的組中的每個(gè)被沿著直線(線性地)布置為陣列，即排成行，前側(cè)測(cè)試端子622h在相反表面(背側(cè))上的下一位置處沒(méi)有測(cè)試端子，并且因此連接到位于相反表面上的另一端處的背側(cè)測(cè)試端子625t。然而，例如，這些測(cè)試端子可以以環(huán)形方式布置(未示出)。在該情況下，兩個(gè)表面上的每個(gè)測(cè)試端子能夠連接到相反表面上的測(cè)試端子，移位到下一個(gè)(逐個(gè)地)。當(dāng)如上所述地堆疊這樣的半導(dǎo)體芯片時(shí)，半導(dǎo)體芯片的貫穿硅通孔TSVT2-5在整體上以螺旋的方式連接。 雖然在該示例中任何一個(gè)測(cè)試端子規(guī)則地連接到相反表面上的下一測(cè)試端子，但是即使測(cè)試端子規(guī)則地連接到相反表面上相距一個(gè)或多個(gè)測(cè)試端子的端子，也可以獲得本公開(kāi)的效果。然而，由于存在使得結(jié)構(gòu)變得復(fù)雜的不利方面，因此優(yōu)選的是，測(cè)試端子連接到位于相對(duì)端子的下一個(gè)位置處的測(cè)試端子，這是最簡(jiǎn)單的。圖5示出了根據(jù)本公開(kāi)的半導(dǎo)體器件的修改示例。如圖5中所示，存在具有用于安裝的支撐凸塊45的半導(dǎo)體器件。用于安裝的支撐凸塊45被分配給用于裂紋檢查的第一端子。中央凸塊通常由于確定的焊球分配而難以用于測(cè)試。另一方面，有利的是，支撐球可以用作裂紋檢查的測(cè)試端子，這時(shí)因?yàn)椴恍枰_保支撐球的電特性。圖6示出了圖5中所示的示例的還修改的示例。如圖6中所示,焊盤(pán)45設(shè)置在用于安裝的支撐凸塊45之間并且連接到支撐凸塊以使得從焊盤(pán)46對(duì)半導(dǎo)體器件進(jìn)行測(cè)試。當(dāng)難以與支撐凸塊45接觸時(shí)，并且當(dāng)與支撐凸塊45的接觸對(duì)安裝有影響時(shí)，對(duì)于測(cè)試來(lái)說(shuō)，與支撐凸塊45的接觸是不可能的。在該情況下，能夠通過(guò)與焊盤(pán)46接觸來(lái)檢查裂紋。(示例2)圖7是根據(jù)本公開(kāi)的示例2的半導(dǎo)體器件的截面圖。在半導(dǎo)體芯片(存儲(chǔ)器件)21-24中的每個(gè)中設(shè)置通過(guò)穿過(guò)半導(dǎo)體芯片的貫穿硅通孔(TSV)連接的第三測(cè)試端子626h和626t (前和背)和選擇器55,并且選擇器55在多個(gè)輸入信號(hào)之間切換輸出，其對(duì)應(yīng)于來(lái)自本身具有選擇器的每個(gè)半導(dǎo)體芯片的模式寄存器47 (參見(jiàn)圖8)的輸出信號(hào)。S卩，能夠通過(guò)利用模式寄存器設(shè)置命令來(lái)改變模式寄存器47的設(shè)置來(lái)執(zhí)行選擇器55的輸出。圖8是根據(jù)示例2的半導(dǎo)體器件的電路框圖。信號(hào)端子20a_20d包括時(shí)鐘端子、命令端子、地址端子和數(shù)據(jù)端子。時(shí)鐘端子接收從外部提供的時(shí)鐘信號(hào)CLK，命令端子接收來(lái)自外部的命令信號(hào)CMD，并且地址端子接收從外部提供的地址信號(hào)ADD。在讀取操作期間，數(shù)據(jù)端子接收從讀取/寫(xiě)入控制電路12提供的數(shù)據(jù)DATA并且將數(shù)據(jù)輸出到外部，并且在寫(xiě)入操作期間，數(shù)據(jù)端子接收從外部提供的數(shù)據(jù)DATA，并且將數(shù)據(jù)發(fā)送到讀取/寫(xiě)入控制電路12。讀取/寫(xiě)入控制電路12根據(jù)時(shí)鐘信號(hào)CLK、命令信號(hào)CMD和地址信號(hào)ADD控制存儲(chǔ)器單元陣列11的讀取操作和寫(xiě)入操作。雖然圖8示出了沿著半導(dǎo)體芯片21的外圍布置的(前側(cè))第一測(cè)試端子621h和(前側(cè))第二測(cè)試端子622h-625h，但是這僅是為了清楚地表示半導(dǎo)體芯片21的電連接的目的而示出的。優(yōu)選地如圖IB中所示地布置(前側(cè))第一測(cè)試端子621h和(前側(cè))第二測(cè)試端子622h-625h，使得沿著外圍布置的用于裂紋檢查的導(dǎo)線61的部分更長(zhǎng)。例如，測(cè)試輸出控制電路47是模式寄存器，并且形成對(duì)應(yīng)于命令信號(hào)CMD和地址信號(hào)ADD的、切換選擇器55的輸出的測(cè)試輸出控制信號(hào)，并且將該信號(hào)提供到選擇器55。對(duì)應(yīng)于測(cè)試輸出控制信號(hào)，選擇器55將(前側(cè))第二測(cè)試端子622h-625h中的任一個(gè)與(前偵D第三測(cè)試端子626h電連接。在其中堆疊存儲(chǔ)器件21-24和存儲(chǔ)器控制器的存儲(chǔ)器系統(tǒng)中，圖7的測(cè)試端子621h可以用作接地端子，并且圖7的第三測(cè)試端子626h可以通過(guò)選擇器55連接到用于普通操作的端子(622h-625h)中的一個(gè)。根據(jù)該結(jié)構(gòu)，存儲(chǔ)器系統(tǒng)能夠在不增加外部端子(SB)的情況下檢測(cè)每個(gè)半導(dǎo)體芯片的裂紋。即，能夠通過(guò)測(cè)試端子626h與621h之間的泄漏電流來(lái)檢測(cè)每個(gè)半導(dǎo)體芯片的裂紋。(示例3) 圖9A-9C示出了示例3。與圖3相同的元件由相同的附圖標(biāo)記表示,并且省略對(duì)它們的說(shuō)明。在該示例中，頂部芯片24’不具有貫穿硅通孔，這不同于其它半導(dǎo)體芯片21-23。不需要在頂部芯片24’中提供貫穿硅通孔，這是因?yàn)榘雽?dǎo)體芯片21-23和24’被堆疊使得其上形成電路15的表面為向下的方式。僅省略了形成貫穿硅通孔的步驟，可以與其它半導(dǎo)體芯片21-23 —樣地形成存儲(chǔ)器電路、測(cè)試端子、信號(hào)端子、將每個(gè)貫穿硅通孔與對(duì)應(yīng)的端子連接的多層導(dǎo)線等等。對(duì)于頂部芯片24’的裂紋檢查，包括對(duì)于其它半導(dǎo)體芯片21-23的裂紋檢查，可以以與圖3的示例中相同的方式來(lái)執(zhí)行。圖10示出了安裝根據(jù)示例1-3的半導(dǎo)體芯片堆疊10的示例。為了簡(jiǎn)化，省略了用于裂紋檢查的前側(cè)和后側(cè)測(cè)試端子、導(dǎo)線以及用于測(cè)試的貫穿硅通孔。在該示例中，半導(dǎo)體芯片堆疊10中的每個(gè)芯片形成為通用的存儲(chǔ)器(例如，DRAM)，并且堆疊10被安裝在控制每個(gè)通用的存儲(chǔ)器的存儲(chǔ)器控制器48上。每個(gè)存儲(chǔ)器21-24(24’)的時(shí)鐘端子、命令端子、地址端子和數(shù)據(jù)端子被共同地連接，并且分別連接到存儲(chǔ)器控制器48的對(duì)應(yīng)的端子。存儲(chǔ)器控制器48安裝在封裝襯底40上，并且通過(guò)利用樹(shù)脂50密封整體來(lái)獲得多芯片模塊。該模塊被與諸如MPU、CPU等等的其它半導(dǎo)體芯片以及電組件一起安裝在作為主板的電路板80上。封裝襯底40可以具有絕緣體以及形成在絕緣體的表面和/或內(nèi)部的導(dǎo)體，并且也可以被稱(chēng)為電路板。封裝襯底40可以類(lèi)似于作為主板的電路板80。封裝襯底40和電路板80中的每個(gè)形成為包括多個(gè)布線(或互連線)的布線板。這些布線或互連線可以形成為多級(jí)布線結(jié)構(gòu)。圖11示出了安裝根據(jù)示例1-3的半導(dǎo)體芯片堆疊10的另一示例。為了簡(jiǎn)化，省略了用于裂紋檢查的前側(cè)和背側(cè)測(cè)試端子、導(dǎo)線以及用于測(cè)試的貫穿硅通孔。在該安裝示例中，作為核心存儲(chǔ)器的半導(dǎo)體芯片堆疊10的每個(gè)芯片不具有到存儲(chǔ)器控制器的接口。具有接口功能的接口芯片60用于該接口。芯片60安裝在封裝襯底40上，并且半導(dǎo)體芯片堆疊10安裝在芯片60上。在作為主板的印刷電路板80上，安裝該模塊和存儲(chǔ)器控制器70。諸如MPU和CPU的微處理器/微控制器本身可以具有存儲(chǔ)器控制器48和70的功能。存儲(chǔ)器控制器48和/或接口芯片60可以在沒(méi)有封裝襯底40的情況下安裝在電路板80上。
雖然已經(jīng)基于上述示例描述了本公開(kāi)，但是應(yīng)注意的是，本公開(kāi)可以基于基本技術(shù)思想在整個(gè)公開(kāi)(包括權(quán)利要求和附圖)的范圍內(nèi)進(jìn)行改變和修改。還應(yīng)注意的是，在權(quán)利要求的范圍內(nèi)，公開(kāi)的和/或要求保護(hù)的元素(包括附圖)的任何組合和/或選擇都可以 是可用的。即，應(yīng)注意的是，本公開(kāi)可以包括本領(lǐng)域技術(shù)人員將根據(jù)包括權(quán)利要求和附圖的整個(gè)公開(kāi)以及技術(shù)思想進(jìn)行的任何修改和/或修正。
權(quán)利要求
1.一種器件，包括 半導(dǎo)體襯底，所述半導(dǎo)體襯底包括彼此相反的第一和第二主表面； 第一穿透電極，所述第一穿透電極穿過(guò)所述半導(dǎo)體襯底； 多個(gè)第二穿透電極，每個(gè)所述第二穿透電極穿過(guò)所述半導(dǎo)體襯底； 第一端子，所述第一端子形成在所述半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述第一端子與所述第一穿透電極垂直對(duì)齊并且電連接到所述第一穿透電極； 多個(gè)第二端子，所述多個(gè)第二端子形成在所述半導(dǎo)體襯底的第一主表面?zhèn)壬希總€(gè)所述第二端子與所述第二穿透電極中的關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊并且電連接到所述第二穿透電極中的另一個(gè)第二穿透電極，該另一個(gè)第二穿透電極未與所述第二穿透電極中的所述關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊； 第三端子，所述第三端子形成在所述半導(dǎo)體襯底的第二主表面?zhèn)壬?，所述第三端子與所述第一穿透電極垂直對(duì)齊并且電連接到所述第一穿透電極； 多個(gè)第四端子，所述多個(gè)第四端子形成在所述半導(dǎo)體襯底的第二主表面?zhèn)壬?，每個(gè)所述第四端子與所述第二穿透電極中的關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第二穿透電極；以及 導(dǎo)線，所述導(dǎo)線形成在所述半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述?dǎo)線包括與所述第一端子電連接的第一端部和與所述第二端子中的一個(gè)第二端子電連接的第二端部。
2.如權(quán)利要求I所述的器件，其中， 所述導(dǎo)線沿著所述半導(dǎo)體襯底的外圍邊緣布置。
3.如權(quán)利要求I所述的器件，其中， 所述半導(dǎo)體襯底被形成為由第一、第二、第三和第四邊限定的基本上為矩形的形狀，并且沿著所述半導(dǎo)體襯底的所述第一、第二、第三和第四邊形成所述導(dǎo)線。
4.如權(quán)利要求I所述的器件，其中， 所述半導(dǎo)體襯底包括用于在其中形成電子電路以實(shí)現(xiàn)電路操作的電路形成區(qū)域，并且所述導(dǎo)線形成為圍繞所述半導(dǎo)體襯底的所述電路形成區(qū)域。
5.如權(quán)利要求4所述的器件，其中所述器件還包括 多個(gè)第三穿透電極，每個(gè)所述第三穿透電極形成在電路形成區(qū)域中并且穿過(guò)所述半導(dǎo)體襯底； 多個(gè)第五端子，所述多個(gè)第五端子形成在所述半導(dǎo)體襯底的第一主表面?zhèn)壬?，每個(gè)所述第五端子與所述第三穿透電極中的關(guān)聯(lián)的一個(gè)第三穿透電極垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第三穿透電極；以及 多個(gè)第六端子，所述多個(gè)第六端子形成在所述半導(dǎo)體襯底的第二表面?zhèn)壬?，每個(gè)所述第六端子與所述第三穿透電極中的關(guān)聯(lián)的一個(gè)第三穿透電極垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第三穿透電極。
6.如權(quán)利要求I所述的器件，其中所述器件還包括 第三穿透電極，所述第三穿透電極穿過(guò)所述半導(dǎo)體襯底； 第五端子，所述第五端子形成在所述半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述第五端子與所述第三穿透電極垂直對(duì)齊并且電連接到所述第三穿透電極； 第六端子，所述第六端子形成在所述半導(dǎo)體襯底的第二主表面?zhèn)壬希龅诹俗优c所述第三穿透電極垂直對(duì)齊并且電連接到所述第三穿透電極；以及 選擇器，所述選擇器形成在所述半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述選擇器包括輸出節(jié)點(diǎn)和多個(gè)輸入節(jié)點(diǎn)，所述輸出節(jié)點(diǎn)與所述第三穿透電極電連接，每個(gè)所述輸入節(jié)點(diǎn)與所述第二穿透電極中的關(guān)聯(lián)的一個(gè)第二穿透電極電連接。
7.一種器件，包括 第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片包括 第一半導(dǎo)體襯底，所述第一半導(dǎo)體襯底包括彼此相反的第一和第二主表面， 第一穿透電極，所述第一穿透電極穿過(guò)所述第一半導(dǎo)體襯底， 多個(gè)第二穿透電極，每個(gè)所述第二穿透電極穿過(guò)所述第一半導(dǎo)體襯底， 第一端子，所述第一端子形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述第一端子與所述第一穿透電極垂直對(duì)齊并且電連接到所述第一穿透電極， 多個(gè)第二端子，所述多個(gè)第二端子形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬?，每個(gè)所述第二端子與所述第二穿透電極中的關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊并且電連接到所述第二穿透電極中的另一個(gè)第二穿透電極，該另一個(gè)第二穿透電極未與所述第二穿透電極中的所述關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊， 第三端子，所述第三端子形成在所述第一半導(dǎo)體襯底的第二主表面?zhèn)壬希龅谌俗优c所述第一穿透電極垂直對(duì)齊并且電連接到所述第一穿透電極， 多個(gè)第四端子，所述多個(gè)第四端子形成在所述第一半導(dǎo)體襯底的第二主表面?zhèn)壬?，每個(gè)所述第四端子與所述第二穿透電極中的關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第二穿透電極，以及 第一導(dǎo)線，所述第一導(dǎo)線形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述第一?dǎo)線包括與所述第一端子電連接的第一端部和與所述第二端子中的一個(gè)第二端子電連接的第二端部；以及 第二半導(dǎo)體芯片，所述第二半導(dǎo)體芯片與所述第一半導(dǎo)體芯片堆疊并且包括 第二半導(dǎo)體襯底，所述第二半導(dǎo)體襯底包括彼此相反的第三和第四主表面； 第五端子，所述第五端子形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬希龅谖宥俗与娺B接到所述第一半導(dǎo)體芯片的所述第三端子； 多個(gè)第六端子，所述多個(gè)第六端子形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬希總€(gè)所述第六端子電連接到所述第一半導(dǎo)體芯片的所述第四端子中的關(guān)聯(lián)的一個(gè)第四端子；以及 第二導(dǎo)線，所述第二導(dǎo)線形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬?，所述第二?dǎo)線包括與所述第五端子電連接的第三端部和與所述第六端子中的一個(gè)第六端子電連接的第四端部。
8.如權(quán)利要求7所述的器件，其中， 所述第一半導(dǎo)體芯片的所述一個(gè)第二端子與所述第二半導(dǎo)體芯片的所述一個(gè)第六端子垂直對(duì)齊。
9.如權(quán)利要求7所述的器件，其中，所述第二半導(dǎo)體芯片還包括 第三穿透電極，所述第三穿透電極穿過(guò)所述第二半導(dǎo)體襯底，所述第三穿透電極與所述第五端子垂直對(duì)齊并且電連接到所述第五端子，多個(gè)第四穿透電極，每個(gè)所述第四穿透電極穿過(guò)所述第二半導(dǎo)體襯底，每個(gè)所述第四穿透電極與所述第六端子中的關(guān)聯(lián)的一個(gè)第六端子垂直對(duì)齊并且電連接所述第六端子中的另一個(gè)第六端子，該另一個(gè)第六端子未與所述第六端子中的所述關(guān)聯(lián)的一個(gè)第六端子垂直對(duì)齊， 第七端子，所述第七端子形成在所述第二半導(dǎo)體襯底的第四主表面?zhèn)壬?，所述第七端子與所述第三穿透電極垂直對(duì)齊并且電連接到所述第三穿透電極，以及 多個(gè)第八端子，所述多個(gè)第八端子形成在所述第二半導(dǎo)體襯底的第四主表面?zhèn)壬?，每個(gè)所述第八端子與所述第四穿透電極中的關(guān)聯(lián)的一個(gè)第四穿透電極垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第四穿透電極。
10.如權(quán)利要求9所述的器件，其中， 所述第一半導(dǎo)體芯片的所述一個(gè)第二端子與所述第二半導(dǎo)體芯片的所述一個(gè)第六端子垂直對(duì)齊。
11.如權(quán)利要求10所述的器件， 其中，所述第一半導(dǎo)體芯片還包括， 第五穿透電極，所述第五穿透電極穿過(guò)所述第一半導(dǎo)體襯底， 第九端子，所述第九端子形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述第九端子與所述第五穿透電極垂直對(duì)齊并且電連接到所述第五穿透電極， 第十端子，所述第十端子形成在所述第一半導(dǎo)體襯底的第二主表面?zhèn)壬?，所述第十端子與所述第五穿透電極垂直對(duì)齊并且電連接到所述第五穿透電極，以及 第一選擇器，所述第一選擇器形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬希龅谝贿x擇器包括第一輸出節(jié)點(diǎn)和多個(gè)第一輸入節(jié)點(diǎn)，所述第一輸出節(jié)點(diǎn)電連接到所述第五穿透電極，每個(gè)所述第一輸入節(jié)點(diǎn)電連接到所述第二穿透電極中的關(guān)聯(lián)的一個(gè)第二穿透電極；并且 其中，所述第二半導(dǎo)體芯片還包括 第六穿透電極，所述第六穿透電極穿過(guò)所述第二半導(dǎo)體襯底， 第十一端子，所述第十一端子形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬?，所述第十一端子與所述第五穿透電極垂直對(duì)齊并且電連接到所述第五穿透電極，所述第十一端子還電連接到所述第一半導(dǎo)體芯片的所述第十端子， 第十二端子，所述第十二端子形成在所述第二半導(dǎo)體襯底的第四主表面?zhèn)壬?，所述第十二端子與所述第六穿透電極垂直對(duì)齊并且電連接到所述第六穿透電極，以及 第二選擇器，所述第二選擇器形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬?，所述第二選擇器包括第二輸出節(jié)點(diǎn)和多個(gè)第二輸入節(jié)點(diǎn)，所述第二輸出節(jié)點(diǎn)電連接到所述第六穿透電極，每個(gè)所述第二輸入節(jié)點(diǎn)電連接到所述第四穿透電極中的關(guān)聯(lián)的一個(gè)第四穿透電極。
12.如權(quán)利要求7所述的器件，其中， 所述第二半導(dǎo)體芯片不包括分別與所述第五和第六端子電連接的多個(gè)穿透電極。
13.如權(quán)利要求12所述的器件，其中， 所述第一半導(dǎo)體芯片的所述一個(gè)第二端子與所述第二半導(dǎo)體芯片的所述一個(gè)第六端子垂直對(duì)齊。
14.如權(quán)利要求7所述的器件，還包括第三半導(dǎo)體芯片，所述第三半導(dǎo)體芯片與第一和第二半導(dǎo)體芯片堆疊，使得所述第一半導(dǎo)體芯片夾在所述第二半導(dǎo)體芯片和所述第三半導(dǎo)體芯片之間，所述第三半導(dǎo)體芯片包括 第三半導(dǎo)體襯底，所述第三半導(dǎo)體襯底包括彼此相反的第五和第六主表面； 第七穿透電極，所述第七穿透電極穿過(guò)所述第三半導(dǎo)體襯底； 多個(gè)第八穿透電極，每個(gè)所述第八穿透電極穿過(guò)所述第三半導(dǎo)體襯底； 第十三端子，所述第十三端子形成在所述第三半導(dǎo)體襯底的第五主表面?zhèn)壬希龅谑俗优c所述第七穿透電極垂直對(duì)齊并且電連接到所述第七穿透電極， 多個(gè)第十四端子，所述多個(gè)第十四端子形成在所述第三半導(dǎo)體襯底的第五主表面?zhèn)壬希總€(gè)所述第十四端子與所述第八穿透電極中的關(guān)聯(lián)的一個(gè)第八穿透電極垂直對(duì)齊并且電連接到所述第八穿透電極中的另一個(gè)第八穿透電極，該另一個(gè)第八穿透電極未與所述第八穿透電極中的所述關(guān)聯(lián)的一個(gè)第八穿透電極垂直對(duì)齊， 第十五端子，所述第十五端子形成在所述第三半導(dǎo)體襯底的第六主表面?zhèn)壬?，所述第十五端子與所述第七穿透電極垂直對(duì)齊并且電連接到所述第七穿透電極，所述第十五端子還電連接到所述第一半導(dǎo)體芯片的所述第一端子； 多個(gè)第十六端子，所述多個(gè)第十六端子形成在所述第三半導(dǎo)體襯底的第六主表面?zhèn)壬?，每個(gè)所述第十六端子與所述第八穿透電極中的關(guān)聯(lián)的一個(gè)第八穿透電極垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第八穿透電極，每個(gè)所述第十六端子還電連接到所述第一半導(dǎo)體芯片的所述第二端子中的關(guān)聯(lián)的一個(gè)第二端子；以及 第三導(dǎo)線，所述第三導(dǎo)線形成在所述第三半導(dǎo)體襯底的第五主表面?zhèn)壬?，所述第三?dǎo)線包括與所述第十三端子電連接的第五端部和與所述第十六端子中的一個(gè)第十六端子電連接的第六端部。
15.如權(quán)利要求14所述的器件，其中， 所述第一半導(dǎo)體芯片的所述一個(gè)第二端子、所述第二半導(dǎo)體芯片的所述一個(gè)第六端子、以及所述第三半導(dǎo)體芯片的所述一個(gè)第十六端子彼此垂直對(duì)齊。
16.—種器件,包括 第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片包括 第一半導(dǎo)體襯底，所述第一半導(dǎo)體襯底包括彼此相反的第一和第二主表面， 第一存儲(chǔ)器電路，所述第一存儲(chǔ)器電路形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬希? 第一穿透電極，所述第一穿透電極穿過(guò)所述第一半導(dǎo)體襯底， 多個(gè)第二穿透電極，每個(gè)所述第二穿透電極穿過(guò)所述第一半導(dǎo)體襯底， 第一端子，所述第一端子形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述第一端子與所述第一穿透電極垂直對(duì)齊并且電連接到所述第一穿透電極， 多個(gè)第二端子，所述多個(gè)第二端子形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬希總€(gè)所述第二端子與所述第二穿透電極中的關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊并且電連接到所述第二穿透電極中的另一個(gè)第二穿透電極，該另一個(gè)第二穿透電極未與所述第二穿透電極中的所述關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊， 第三端子，所述第三端子形成在所述第一半導(dǎo)體襯底的第二主表面?zhèn)壬?，所述第三端子與所述第一穿透電極垂直對(duì)齊并且電連接到所述第一穿透電極， 多個(gè)第四端子，所述多個(gè)第四端子形成在所述第一半導(dǎo)體襯底的第二主表面?zhèn)壬?，每個(gè)所述第四端子與所述第二穿透電極中的關(guān)聯(lián)的一個(gè)第二穿透電極垂直對(duì)齊并且電連接到該關(guān)聯(lián)的一個(gè)第二穿透電極，以及 第一導(dǎo)線，所述第一導(dǎo)線形成在所述第一半導(dǎo)體襯底的第一主表面?zhèn)壬?，所述第一?dǎo)線包括與所述第一端子電連接的第一端部和與所述第二端子中的一個(gè)第二端子電連接的第二端部； 第二半導(dǎo)體芯片，所述第二半導(dǎo)體芯片與所述第一半導(dǎo)體芯片堆疊以形成芯片堆疊結(jié)構(gòu)并且包括 第二半導(dǎo)體襯底，所述第二半導(dǎo)體襯底包括彼此相反的第三和第四主表面， 第二存儲(chǔ)器電路，所述第二存儲(chǔ)器電路形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬希? 第五端子，所述第五端子形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬希龅谖宥俗与娺B接到所述第一半導(dǎo)體芯片的所述第三端子， 多個(gè)第六端子，所述多個(gè)第六端子形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬?，每個(gè)所述第六端子電連接到所述第一半導(dǎo)體芯片的所述第四端子中的關(guān)聯(lián)的一個(gè)第四端子，以及 第二導(dǎo)線，所述第二導(dǎo)線形成在所述第二半導(dǎo)體襯底的第三主表面?zhèn)壬?，所述第二?dǎo)線包括與所述第五端子電連接的第三端部和與所述第六端子中的一個(gè)第六端子電連接的第四端部；以及 控制器芯片，所述控制器芯片耦合到所述芯片堆疊結(jié)構(gòu)，以對(duì)所述第一和第二存儲(chǔ)器電路中的每個(gè)存儲(chǔ)器電路執(zhí)行數(shù)據(jù)讀取/寫(xiě)入操作。
17.如權(quán)利要求16所述的器件，還包括布線板，所述控制器芯片安裝在所述布線板的上方，并且所述芯片堆疊結(jié)構(gòu)安裝在所述控制器芯片的上方。
18.如權(quán)利要求17所述的器件，還包括絕緣材料，所述絕緣材料形成在所述布線板上以封裝所述控制器芯片和所述芯片堆疊結(jié)構(gòu)。
19.如權(quán)利要求17所述的器件，還包括接口芯片和第一和第二布線板，所述接口芯片介于所述控制器芯片和所述芯片堆疊結(jié)構(gòu)之間以在所述控制器芯片的控制下控制所述芯片堆疊結(jié)構(gòu)，所述接口芯片安裝在所述第一布線板的上方，所述芯片堆疊結(jié)構(gòu)安裝在所述接口芯片的上方，所述第一布線板安裝在所述第二布線板的上方，并且所述控制器芯片安裝在所述第二布線板的上方。
20.如權(quán)利要求19所述的器件，還包括絕緣材料，所述絕緣材料形成在所述第一布線板上以封裝所述接口芯片和所述芯片堆疊結(jié)構(gòu)。
全文摘要
本發(fā)明涉及一種具有芯片裂紋檢測(cè)結(jié)構(gòu)的半導(dǎo)體器件。一種器件，其包括半導(dǎo)體襯底、第一穿透電極和每個(gè)都穿過(guò)所述第二半導(dǎo)體襯底的多個(gè)第二穿透電極、形成在所述襯底的一側(cè)上的第一端子和多個(gè)第二端子以及形成在襯底的相反側(cè)上的第三端子和多個(gè)第四端子。第一和第三端子中的每個(gè)與第一穿透電極垂直對(duì)齊并且電連接到第一穿透電極。每個(gè)第二端子與第二穿透電極中關(guān)聯(lián)的一個(gè)垂直對(duì)齊并且電連接到第二穿透端子中沒(méi)有與關(guān)聯(lián)的第二端子垂直對(duì)齊的另一個(gè)。每個(gè)第四端子與第二穿透電極中關(guān)聯(lián)的一個(gè)垂直對(duì)齊并且電連接到第二穿透電極中關(guān)聯(lián)的一個(gè)。還設(shè)置有導(dǎo)線，導(dǎo)線包括電連接到第一端子的第一端部和電連接到第二端子中選擇的一個(gè)的第二端部。
文檔編號(hào)H01L23/58GK102790040SQ201210157178
公開(kāi)日2012年11月21日 申請(qǐng)日期2012年5月18日 優(yōu)先權(quán)日2011年5月18日
發(fā)明者石川透 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社