專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明整體涉及一種半導體器件及其制造方法，更具體地說涉及一種包括豎直溝道晶體管的半導體器件及其制造方法。
背景技術：
通常，半導體作為基于導電率在材料分類上屬于導體和非導體之間的中間范圍內(nèi)的材料，具有相似于純的非導體的性質(zhì)，但其導電率可以通過添加雜質(zhì)或其它操作來提高。半導體材料通過添加雜質(zhì)和連接器件部件而用于制造如晶體管等半導體器件。半導體裝置是指使用這種具有各種功能的半導體器件制造的裝置。半導體裝置的典型實例是半導體存儲裝置。半導體存儲裝置包括多個含有電容器和晶體管的單位單元(cell，又稱為晶胞)。電容器用于存儲數(shù)據(jù)，并且晶體管用于利用導電率根據(jù)狀態(tài)而變化的半導體性質(zhì)而響應控制信號(字線)在電容器和位線之間傳輸數(shù)據(jù)。晶體管具有三個部分，包括柵極、源極和漏極。電荷根據(jù)輸入到柵極的控制信號在源極和漏極之間移動。電荷利用半導體性質(zhì)在源極和漏極之間移動以通過溝道區(qū)。當在半導體基板上制造常規(guī)晶體管時，在半導體基板上形成柵極，然后通過將雜質(zhì)注入到半導體基板中來形成源極和漏極。在這種情況下，柵極下方的源極和漏極之間的空間是晶體管的溝道區(qū)。這種具有豎直溝道區(qū)的晶體管占據(jù)了半導體基板的特定面積。在復雜的半導體存儲裝置中，難以借助于半導體存儲裝置中所包括的多個晶體管來降低整體面積。如果半導體存儲裝置的整體面積被降低，則可以增加每片晶片能制造的半導體存儲裝置的數(shù)量從而改善生產(chǎn)率。為了降低半導體存儲裝置的整體面積，已經(jīng)建議出各種方法。其中一種方法使用具有豎直溝道區(qū)的豎直晶體管，而不是具有水平溝道區(qū)的常規(guī)水平晶體管。在豎直晶體管中，源極和漏極形成在豎直延伸的柱的上部區(qū)域與下部區(qū)域，并且溝道沿著上下方向(豎直地)順著柱形成在源極和漏極之間。豎直晶體管的優(yōu)點是在比水平晶體管的面積狹小的面積中制造一個半導體單元。

發(fā)明內(nèi)容
本發(fā)明旨在提供一種半導體器件及其制造方法，該制造方法包括在柱中形成位線以增加位線工序裕量和減小相鄰位線之間的電容。根據(jù)不例性實施例的一個方面，一種半導體器件包括:第一柱和第二柱，其均從半導體基板豎直地延伸，并且均包括豎直溝道區(qū)；第一位線，其位于所述第一柱和所述第二柱內(nèi)的豎直溝道區(qū)的下方部分中；以及層間絕緣膜，其位于包括所述第一位線的所述第一柱和所述第二柱之間。所述第一位線包括金屬娃化物，并且所述金屬娃化物包括鈷娃化物(CoSi2 )。
所述第一位線設置在所述第一柱和所述第二柱的兩側處。所述半導體器件還包括第二位線，所述第二位線位于所述第一柱和所述第二柱的側壁處且與所述第一位線接觸。所述第二位線包括氮化鈦(TiN)膜、鎢(W)膜和氮化鎢(WN)膜，或者具有包括從氮化鈦(TiN)膜、鎢(W)膜和氮化鎢(WN)膜中選擇的至少兩者或更多者的疊層結構。所述第二位線設置在所述第一柱和所述第二柱的兩側處。所述半導體器件還包括:上接面區(qū)域，其位于所述第一柱和所述第二柱中的豎直溝道區(qū)的上方部分中；以及下接面區(qū)域，其位于所述第一柱和所述第二柱中的豎直溝道區(qū)的下方。所述第一位線位于所述下接面區(qū)域內(nèi)。所述半導體器件還包括壁氧化物層，所述壁氧化物層位于所述第一柱和所述第二柱的表面上。所述壁氧化物層位于所述第一柱和所述第二柱的豎直溝道區(qū)和所述上接面區(qū)域處。所述半導體器件還包括位于所述第一柱和所述第二柱的左側表面和右側表面上的間隔物。所述間隔物包括氮化物膜。所述上接面區(qū)域和所述下接面區(qū)域是N型區(qū)域并且所述豎直溝道區(qū)是P型區(qū)域，或者所述上接面區(qū)域和所述下接面區(qū)域是P型區(qū)域并且所述豎直溝道區(qū)是N型區(qū)域。所述半導體器件還包括氮化物膜，所述氮化物膜位于所述第一柱和所述第二柱的上部上。所述層間絕緣膜包括:第一層間絕緣膜；以及第二層間絕緣膜，其位于所述第一層間絕緣膜的上部上。 所述第一柱和所述第二柱包括線圖案。所述半導體器件還包括柵極，所述柵極位于與所述豎直溝道區(qū)對應的區(qū)域中并延伸成與所述豎直溝道區(qū)接觸。所述半導體器件還包括電容器，所述電容器位于所述第一柱和所述第二柱的上方部分并且與所述上接面區(qū)域連接。根據(jù)示例性實施例的一個方面，一種制造半導體器件的方法包括:在半導體基板上形成第一柱和第二柱；在所述第一柱和所述第二柱內(nèi)形成第一位線；以及在包括所述第一位線的所述第一柱和所述第二柱之間形成層間絕緣膜。形成所述第一柱和所述第二柱的步驟包括:在所述半導體基板上形成柱硬掩模；以及以所述柱硬掩模作為掩模來蝕刻所述半導體基板。形成所述第一柱和所述第二柱的步驟包括在所述半導體基板上外延生長硅。該方法還包括:在形成所述第一柱和所述第二柱之后，在所述第一柱和所述第二柱的表面上執(zhí)行氧化工序，以形成壁氧化物層。該方法還包括:在形成所述第一位線之前，在所述第一柱和所述第二柱的下部形成下接面區(qū)域。形成所述下接面區(qū)域的步驟包括以磷(Ph)或砷(As)執(zhí)行離子注入工序或等離子摻雜工序。形成所述下接面區(qū)域的步驟包括:移除設置在所述半導體基板上的壁氧化物層；以及將半導體基板蝕刻至預定深度。形成所述第一位線的步驟包括:在所述第一柱和所述第二柱的整個表面上形成第一導電層；移除設置在所述半導體基板上的第一導電層；以及執(zhí)行快速熱退火工序。所述快速熱退火工序包括使所述第一導電層的金屬材料與所述第一柱和所述第二柱的硅反應。移除所述第一導電層的步驟包括將所述半導體基板蝕刻至預定深度。所述第一導電層包括鈷(Co)。該方法還包括:在移除設置在所述半導體基板上的所述第一導電層之后，在所述第一柱和所述第二柱上執(zhí)行傾斜蝕刻工序，以蝕刻形成在所述第一柱和所述第二柱的一個側表面上的第一導電層。該方法還包括:在形成所述第一位線之后，在所述第一柱和所述第二柱的側表面上形成與所述第一位線接觸的第二位線。形成所述第二位線的步驟包括:在形成有所述第一位線的所述第一柱和所述第二柱的整個表面上形成第二導電層；移除設置在所述半導體基板上的第二導電層；在所述第一柱和所述第二柱之間形成具有預定高度的第一層間絕緣膜；以及移除設置在所述第一層間絕緣膜上的所述第二導電層。形成具有預定高度的第一層間絕緣膜的步驟包括:將設置在所述第一柱和所述第二柱的整個表面上的所述第一層間絕緣膜平坦化；以及在所述第一層間絕緣膜上執(zhí)行回蝕工序。所述第一層間絕緣膜的表面具有與所述第一位線的上端的高度相同或更高的高度。該方法還包括:在形成所述第一位線之后，在所述第一柱和所述第二柱的側壁處形成包括氮化物膜的間隔物。該方法還包括:在所述第一柱和所述第二柱上執(zhí)行溝道離子注入工序，以形成豎直溝道區(qū)；以及在所述第一柱和所述第二柱上執(zhí)行上接面區(qū)域離子注入工序，以形成上接面區(qū)域。該方法還包括形成與所述豎直溝道區(qū)接觸的柵極。該方法還包括在所述第一柱和所述第二柱的上方部分中形成電容器。


從結合附圖的以下詳細說明中可以更清楚地理解本發(fā)明的主題的以上和其它方面、特征以及其它優(yōu)點，其中:圖1至圖12是說明根據(jù)本發(fā)明實施例的制造半導體器件的方法的剖視圖。
具體實施例方式下面將參考附圖來詳細說明本發(fā)明的示例性實施例。圖12是說明根據(jù)本發(fā)明實施例的半導體器件的剖視圖。參考圖12，柱12和14從半導體基板10沿豎直方向延伸。彼此相鄰的兩個柱12和14被分別指定為第一柱12和第二柱14。在柱12和14的上部形成有上接面(junction，又稱為結)區(qū)域12a和14a，在柱12和14的中間部分形成有豎直溝道區(qū)12b和14b，以及在柱12和14的下部形成有下接面區(qū)域15。因此，晶體管的溝道沿著位于上接面區(qū)域12a和下接面區(qū)域15之間的豎直溝道區(qū)12b形成。下接面區(qū)域15可形成為N型區(qū)域或P型區(qū)域。當下接面區(qū)域15形成為N型區(qū)域時，如圖12所示，上接面區(qū)域12a和14a也形成為N型區(qū)域并且豎直溝道區(qū)12b和14b形成為P型區(qū)域。另一方面，當下接面區(qū)域15形成為P型區(qū)域時，上接面區(qū)域12a和14a形成為P型區(qū)域并且豎直溝道區(qū)12b和14b形成為N型區(qū)域。第一位線22設置在柱12的豎直溝道區(qū)12b或柱14的豎直溝道區(qū)14b的下方部分中，優(yōu)選設置在下接面區(qū)域15內(nèi)。第一位線22不形成在相鄰柱12和14之間，而是形成在兩個柱12和14的任一者或兩者內(nèi)部。第一位線22包括金屬娃化物,可以包括鈷娃化物(CoSi2)。希望的是在柱12或14的左側壁和右側壁形成第一位線22以降低位線電阻，但也可以在柱12或14的僅僅一個側壁處形成第一位線22。在柱12和14的第一位線22外側，可以形成與第一位線22接觸的第二位線26。第二位線26包括金屬材料，可以包括氮化鈦膜(TiN)、鎢(W)膜、氮化鎢膜(WN)，或者具有它們的疊層結構(例如，包括氮化鎢膜和鎢的疊層結構)。希望的是在柱12或14的左側壁和右側壁上形成第二位線26以降低位線電阻，但是也可以在柱12或14的僅僅一個側壁處形成第二位線26。在柱12或14中，在上接面區(qū)域12a和14a以及豎直溝道區(qū)12b和14b的左側壁和右側壁上形成壁氧化物層(膜)18，但不在下接面區(qū)域15上形成壁氧化物層18。壁氧化物層18形成為用于保護包含硅材料的柱12和14的表面，可以與柵極絕緣膜具有相同結構，并且可以通過對諸如SiO、0N0、HfO2X、ZrO或PZT材料等高K材料執(zhí)行化學氣相沉積(CVD)工序或通過在爐中加熱半導體基板來獲得。此外，壁氧化物膜18可以通過用原子層沉積(ALD)工序將諸如Zr或Hf等高K材料沉積在柱12和14的表面上以經(jīng)受自然氧化來獲得。在柱12或14的形成有壁氧化物層18的左側壁和右側壁上，沿著壁氧化物層18的外表面形成間隔物40。此外，間隔物40形成為保護柱12和14的表面，并可以包括具有低蝕刻選擇性的氮化物膜。在根據(jù)本發(fā)明實施例的半導體器件中，由于位線22不形成在柱12和14之間，而是形成在柱12和14內(nèi)部，所以可以確保相鄰位線22之間的寬闊空間，從而改善了位線22的工序裕量并且減小了相鄰位線22之間所產(chǎn)生的寄生電容。為了進一步說明由以上所述的實施例所示的本發(fā)明優(yōu)點，將進一步探討本發(fā)明的特征。根據(jù)本發(fā)明實施例，第一柱12形成為從半導體基板延伸。第一位線22形成在第一柱12的至少兩個側壁處。第一位線22分別包括金屬硅化物膜。第一位線22形成在第一側壁和第二側壁處。第一側壁可以與第二側壁相反。第一位線22是用快速熱退火工序來形成的。下接面區(qū)域15形成在第一柱12的下部。第一位線22連接到下接面區(qū)域15。第二位線26可分別形成在第一位線22上。第二位線26分別連接到第一位線22。第二位線可以包括氮化鈦膜(TiN)、鎢(W)膜、氮化鎢膜(WN)或者它們的組合。可以在第一柱12的第三側壁上形成柵極。柵極連接到第一位線22。在第一柱12的上部形成上接面區(qū)域12a。柵極連接到豎直溝道區(qū)12b。
在本發(fā)明的另一實施例，在半導體基板上形成第一柱12。將第一柱12的至少兩個側壁轉變成導電膜，以形成第一位線22。該導電膜可以是金屬硅化物膜。將第一柱12的側壁轉變成導電膜的步驟可以包括:(i)在第一柱12的兩個側壁上形成金屬層24，以及(ii)在金屬層24上執(zhí)行快速熱退火工序以將第一柱12的兩個側壁轉變成導電膜。第二位線26分別形成在第一位線22上，并且連接到第一位線22。第一柱12具有下接面區(qū)域15，并且第一位線22連接到下接面區(qū)域15。圖1至圖12是說明根據(jù)本發(fā)明實施例的制造半導體器件的方法的剖視圖。下面，將參考圖1至圖12更詳細地描述根據(jù)本發(fā)明實施例的形成半導體器件的方法。參考圖1，將半導體基板10圖案化以形成第一柱12和第二柱14。雖然圖1顯示剖視圖，但這些柱12和14可以形成為沿著前后方向(向前或向后)延伸的線圖案，或者可以形成為以柱形狀從半導體基板10豎直延伸的結構。存在多種用于形成柱12和14的方法。如圖1所示，在實施例中，在半導體基板10上形成柱硬掩模16，并且使用柱硬掩模16作為掩模來蝕刻半導體基板10以獲得柱12和14。對于硬掩模16，可以使用與包括硅(Si)材料的半導體基板10具有不同蝕刻選擇性的諸如光阻(photoresist，又稱為光刻膠或光致抗蝕劑)膜、氧化物膜、氮化物膜、氮氧化硅膜或非晶碳層等各種材料。雖然沒有示出，但在實施例中，可以使用在半導體基板10上選擇性外延生長硅的選擇性外延生長工序來獲得柱12和14。在形成柱12和14之后，對柱12和14執(zhí)行氧化工序，以在柱12和14的表面上形成壁氧化物層18。如圖2所示，執(zhí)行各向異性蝕刻工序或間隔物蝕刻工序以移除設置在半導體基板10上的壁氧化物層18，同時保留設置在柱12和14的側壁上的壁氧化物層18。此外，利用該各向異性蝕刻工序，將半導體基板10進一步蝕刻到預定深度以使包括硅Si的半導體基板10的一部分露出?？梢哉{(diào)整柱12和14的高度，從而可以隨后進一步形成柱12和14的不包括壁氧化物層18的下部。在柱12和14的下部形成下接面區(qū)域15。存在多種用于形成下接面區(qū)域15的方法。例如，可以使用離子注入工序或等離子摻雜工序?？梢杂昧?Ph)或砷(As)來執(zhí)行等離子摻雜工序。同時，如上所述，下接面區(qū)域15可以形成為N型或P型。參考圖3，在柱12和14的包括下接面區(qū)域15在內(nèi)的整個表面上形成第一導電層
24。第一導電層24包括金屬材料。具體地說,在一個實施例中，第一導電層24可以包括鈷(Co)。第一導電層24被均一地形成在包括柱12和14的側壁在內(nèi)的整個表面上,并且第一導電層24可以通過化學氣相沉積(CVD)工序或原子層沉積(ALD)工序來沉積。如圖4所示，執(zhí)行各向異性刻蝕(或間隔物蝕刻)工序以移除形成在半導體基板10上的第一導電層24。雖然設置在柱12和14的頂面上的第一導電層24可以被一起移除，但是設置在柱12和14的側壁處的第一導電層24被保留。在此工序中，下接面區(qū)域15被分為兩個。此外，當將設置在柱12和14之間的半導體基板10蝕刻至預定深度時，在半導體基板上的下接面區(qū)域15被移除，而設置在柱12和14的下部中的下接面區(qū)域15被保留。參考圖5，執(zhí)行快速熱退火(RTA)工序以在柱12和14內(nèi)形成第一位線22。如果執(zhí)行RTA工序,則第一導電層24的金屬材料與柱12和14的娃Si發(fā)生反應,從而在柱12和14內(nèi)形成金屬硅化物。如果該金屬材料是鈷(Co)，則所形成的金屬硅化物是鈷硅化物(CoSi2)。該金屬硅化物用作半導體器件的位線，并且被指定為第一位線22。在RTA工序之后，在柱12和14的側壁處保留有第一導電層24。也就是說，由于壁氧化物層18而沒有與硅反應(不形成硅化物)的第一導電層24借助于清洗工序來移除。雖然第一位線22如圖5所示形成在柱12和14的左側壁和右側壁上，但也可以形成在柱12和14的僅僅一個側壁上。在這種情況下，僅需要在柱12和14的一個側壁上形成第一導電層24。例如，在圖4中，執(zhí)行傾斜蝕刻工序以移除形成在柱12和14的一個側壁(左側表面或右側表面)上的第一導電層24。此后，執(zhí)行如圖5所示的RTA工序以在柱12和14的僅僅一個側壁上形成第一位線22。如圖6所示，在柱12和14的包括第一位線22在內(nèi)的整個表面上形成第二導電層
28。第二導電層28也包括導電材料，如金屬，并可以包括氮化鈦(TiN)膜、鎢(W)膜、氮化鎢(WN)膜、或包括氮化鈦(TiN)膜、鎢(W)膜和氮化鎢(WN)膜中至少兩者或更多者的疊層結構。第二導電層28被均一地形成在包括柱12和14的側壁在內(nèi)的整個表面上，并且第二導電層28可以通過化學氣相沉積(CVD)工序或原子層沉積(ALD)工序來沉積。參考圖7，執(zhí)行各向異性蝕刻(間隔物蝕刻)工序以移除形成在半導體基板10上的第二導電層28。也可以將半導體基板10蝕刻到預定深度，使得柱12和14的高度也可以相對較高。結果，設置在兩個相鄰的柱12和14的表面上的第二導電層28可以彼此電隔離。如圖8所示，在半導體基板上沉積第一層間絕緣膜32，并且第一層間絕緣膜32填充柱12和14之間的空間。然后將第一層間絕緣膜32平坦化。于是，形成在相鄰柱12和14的側壁處的第二導電層28被彼此絕緣。第一層間絕緣膜32可以包括SiO2、硼磷硅酸鹽玻璃(BPSG)、磷硅酸鹽玻璃(PSG)、正硅酸四乙酯(TE0S)、未摻雜的硅酸鹽玻璃(USG)、旋涂式玻璃(S0G)、高密度等離子體(HDP)、旋涂式介電質(zhì)(S0D)、等離子增強正硅酸四乙酯(PE-TEOS)或富含硅的氧化物(SROx)。參考圖9，部分移除第一層間絕緣膜32。被保留的第一層間絕緣膜32的頂面與第一位線22的上端或下接面區(qū)域15的上端同水平、或者高于第一位線22的上端或下接面區(qū)域15的上端。如圖10所示，借助于清洗工序來移除保留在柱12和14的側壁上的第二導電層28的一部分。結果，被保留的第二導電層28與第一層間絕緣膜32 —樣高。被保留的第二導電層28成為第二位線26。雖然第二位線26不位于柱12和14內(nèi)部而是在柱12和14外部，但是第二位線26與第一位線22接觸從而減小了整個位線22和26的電阻。然而，如圖6至圖10所示的用于形成第二位線26的工序在本發(fā)明的實施例中是可選的。也就是說，可以僅用形成在柱12和14內(nèi)部的第一位線22來執(zhí)行根據(jù)本發(fā)明實施例的半導體器件的操作。第二位線26可以額外地形成在第一位線外側，以進一步減小第一位線22的電阻。參考圖11，在柱12和14的已移除了第二導電層28的整個表面上沉積間隔物材料。執(zhí)行回蝕工序以僅在柱12和14的側壁處形成間隔物40。對于這種間隔物材料，可以使用氮化物膜。間隔物40用作保護物而與柱硬掩模16 —起來保護柱12和14的表面。如圖12所示，在柱12和14以及間隔物40的整個表面上形成與包括柱12和14的整體結構同水平的第二層間絕緣膜34。雖然未在附圖中示出，但在柱12和14上執(zhí)行溝道離子注入和上接面區(qū)域離子注入工序，以在與豎直溝道區(qū)12b和14b對應的區(qū)域中形成與豎直溝道區(qū)12b和14b接觸的柵極。在平面圖中，柵極沿與位線22和26垂直的方向延伸，并可以形成為環(huán)繞柱12和14，或者柵極可以形成為與柱12或14的兩個側壁接觸的雙柵極。此后，移除設置在柱12或14上的柱硬掩模16，以形成與上接面區(qū)域12a和14a連接的電容器。根據(jù)本發(fā)明實施例的上述用于制造半導體器件的方法可以容易地在柱12或14內(nèi)部形成位線22，以確保分別連接到相鄰的柱12和14的鄰近位線22之間的寬闊空間。因此，可以增加工序裕量，并且可以減小鄰近位線22之間的寄生電容。根據(jù)本發(fā)明實施例的存儲器件可以應用于動態(tài)隨機存取存儲器(DRAM)，但并不限于此，而且可以應用于靜態(tài)隨機存取存儲器(SRAM)、閃速存儲器、鐵電隨機存取存儲器(FeRAM)、磁性隨機存取存儲器(MRAM)或相變隨機存取存儲器(PRAM)。隨著技術不斷發(fā)展，根據(jù)本發(fā)明實施例的上述存儲器件可以用于例如臺式計算機、便攜式計算機、在服務器中使用的計算存儲器、有各種規(guī)格的圖形存儲器和移動電子器件。此外，上述半導體器件可以提供給例如包括存儲棒、多媒體卡(MMC)、安全數(shù)碼卡(SD卡)、袖珍閃存卡(CF卡)、極端數(shù)碼(xD)圖像卡和通用串行總線(USB)閃存器件等在內(nèi)的移動記錄介質(zhì)等各種數(shù)碼應用，以及例如MP3P、便攜式多媒體播放器(PMP)、數(shù)碼相機、便攜式攝像機和移動電話等各種應用。上述半導體器件可以應用于例如多芯片封裝(MCP)、芯片上的磁盤(D0C)、或嵌入式器件等技術。上述半導體器件可以應用于例如相機電話、網(wǎng)絡相機和應用于醫(yī)學的小型攝像裝置等各種領域中要設置的CMOS圖像傳感器。如上所述，根據(jù)本發(fā)明實施例的半導體器件及其制造方法可以容易地形成位線，增加位線工序裕量,并減小相鄰位線之間的電容。本發(fā)明的上述實施例是示例性的而非限制性的。各種替代及等同的方式都是可行的。本發(fā)明并不限于本文所描述的實施例。也不限于任何特定類型的半導體器件。對本發(fā)明內(nèi)容所作的其它增加、刪減或修改是顯而易見的并且落入所附權利要求書的范圍內(nèi)。本申請要求2011年10月31日提交的韓國專利申請N0.10-2011-112418的優(yōu)先權，該韓國專利申請的全部內(nèi)容以引用的方式并入本文。
權利要求
1.一種半導體器件，包括: 第一柱和第二柱，其均從半導體基板豎直地延伸，并且均包括豎直溝道區(qū)； 第一位線，其位于所述第一柱和所述第二柱中任一者內(nèi)的豎直溝道區(qū)的下方部分中；以及 層間絕緣膜，其位于所述第一柱和所述第二柱之間。
2.根據(jù)權利要求1所述的半導體器件，其中， 所述第一位線包括金屬硅化物。
3.根據(jù)權利要求2所述的半導體器件，其中， 所述金屬硅化物包括鈷硅化物。
4.根據(jù)權利要求1所述的半導體器件，其中， 所述第一位線設置在所述第一柱和所述第二柱中任一者的第一側壁和第二側壁處。
5.根據(jù)權利要求1所述的半導體器件，還包括: 第二位線(26)，其位于所述第一柱和所述第二柱中任一者的側壁處且與所述第一位線接觸。
6.根據(jù)權利要求5所述的半導體器件，其中， 所述第二位線包括氮化鈦膜、鎢膜、氮化鎢膜或者它們的組合。
7.根據(jù)權利要求5所述的半導體器件，其中， 所述第二位線設置在所述第一柱和所述第二柱中任一者的第一側壁和第二側壁處。
8.根據(jù)權利要求1所述的半導體器件，還包括: 上接面區(qū)域(12a)，其位于所述第一柱和所述第二柱中任一者的豎直溝道區(qū)的上方部分中；以及 下接面區(qū)域(15)，其位于所述第一柱和所述第二柱中任一者的豎直溝道區(qū)的下方。
9.根據(jù)權利要求8所述的半導體器件，其中， 所述第一位線位于所述下接面區(qū)域的內(nèi)部。
10.根據(jù)權利要求1所述的半導體器件，還包括: 壁氧化物層，其位于所述第一柱和所述第二柱中任一者的表面上。
11.根據(jù)權利要求10所述的半導體器件，其中， 所述壁氧化物層位于所述第一柱和所述第二柱中任一者的豎直溝道區(qū)的側壁表面上并且延伸至所述上接面區(qū)域上。
12.根據(jù)權利要求1所述的半導體器件，還包括: 位于所述第一柱和所述第二柱中任一者的側壁處的間隔物。
13.根據(jù)權利要求12所述的半導體器件，其中， 所述間隔物包括氮化物膜。
14.根據(jù)權利要求8所述的半導體器件，其中， 所述上接面區(qū)域和所述下接面區(qū)域是N型區(qū)域，并且所述豎直溝道區(qū)是P型區(qū)域。
15.根據(jù)權利要求8所述的半導體器件，其中， 所述上接面區(qū)域和所述下接面區(qū)域是P型區(qū)域，并且所述豎直溝道區(qū)是N型區(qū)域。
16.根據(jù)權利要求1所述的半導體器件，還包括: 氮化物膜，其位于所述第一柱的上部和所述第二柱的上部中任一者上。
17.根據(jù)權利要求1所述的半導體器件，其中， 所述層間絕緣膜包括: 第一層間絕緣膜；以及 第二層間絕緣膜，其位于所述第一層間絕緣膜的上部的上方。
18.根據(jù)權利要求1所述的半導體器件，其中， 所述第一柱和所述第二柱分別包括線圖案。
19.根據(jù)權利要求1所述的半導體器件，還包括: 柵極，其位于與所述豎直溝道區(qū)對應的區(qū)域中，并與所述豎直溝道區(qū)接觸。
20.根據(jù)權利要求8所述的半導體器件，還包括: 電容器，其連接到所述第一柱和所述第二柱中任一者的上接面區(qū)域。
21.一種制造半導體器件的方法，包括: 在半導體基板上形成第一柱(12)和第二柱(14)； 在所述第一柱和所述第二柱中任一者的內(nèi)部形成第一位線(22)； 以及 在所述第一柱和所述第二柱之間形成層間絕緣膜(32)。
22.根據(jù)權利要求21所述的方法，其中， 形成所述第一柱和所述第二柱的步驟包括: 在所述半導體基板上形成柱硬掩模；以及 使用所述柱硬掩模作為掩模來蝕刻所述半導體基板。
23.根據(jù)權利要求21所述的方法，其中， 形成所述第一柱和所述第二柱的步驟包括在所述半導體基板上外延生長硅。
24.根據(jù)權利要求21所述的方法，還包括: 在形成所述第一柱和所述第二柱之后，在所述第一柱和所述第二柱中任一者的表面上執(zhí)行氧化工序，以形成壁氧化物層。
25.根據(jù)權利要求21所述的方法，還包括: 在形成所述第一位線之前，在所述第一柱和所述第二柱中任一者的下部中形成下接面區(qū)域。
26.根據(jù)權利要求25所述的方法，其中， 形成所述下接面區(qū)域的步驟包括以磷或砷執(zhí)行離子注入工序或等離子摻雜工序。
27.根據(jù)權利要求25所述的方法，其中， 形成所述下接面區(qū)域的步驟包括: 移除設置在所述半導體基板上的所述壁氧化物層；以及 蝕刻所述半導體基板至預定深度。
28.根據(jù)權利要求21所述的方法，其中， 形成所述第一位線的步驟包括: 在所述第一柱和所述第二柱中任一者的側壁處形成第一導電層； 移除設置在所述半導體基板上的所述第一導電層；以及 執(zhí)行快速熱退火工序。
29.根據(jù)權利要求28所述的方法，其中，在所述快速熱退火工序中，所述第一導電層的金屬材料與所述第一柱和所述第二柱中任一者的娃反應。
30.根據(jù)權利要求28所述的方法，其中， 移除所述第一導電層的步驟包括蝕刻所述半導體基板至預定深度。
31.根據(jù)權利要求28所述的方法，其中， 所述第一導電層包括鈷。
32.根據(jù)權利要求28所述的方法，還包括: 在移除設置在所述半導體基板上的所述第一導電層之后，在所述第一柱和所述第二柱中任一者上執(zhí)行傾斜蝕刻工序，以蝕刻設置在所述第一柱和所述第二柱中任一者的側壁處的所述第一導電層。
33.根據(jù)權利要求21所述的方法，還包括: 在形成所述第一位線之后，在所述第一柱和所述第二柱中任一者的側壁處形成第二位線，使得所述第二位線與所述第一位線接觸。
34.根據(jù)權利要求33所述的方法，其中， 形成所述第二位線的步驟包括: 在所述第一柱和所述第二柱中任一者的形成有所述第一位線的側壁處形成第二導電層； 移除設置在所述半導體基板上的所述第二導電層； 在所述第一柱和所述第二柱之間形成具有預定高度的第一層間絕緣膜；以及 部分地移除所述第二導電層，使得所述第二導電層與所述第一層間絕緣膜同水平。
35.根據(jù)權利要求34所述的方法，其中， 形成所述第一層間絕緣膜的步驟包括: 將設置在所述第一柱和所述第二柱中任一者的側壁處的所述第一層間絕緣膜平坦化；以及 在所述第一層間絕緣膜上執(zhí)行回蝕工序。
36.根據(jù)權利要求34所述的方法，其中， 所述第一層間絕緣膜的頂面具有與所述第一位線的上端的高度相同或更高的高度。
37.根據(jù)權利要求21所述的方法，還包括: 在形成所述第一位線之后，在所述第一柱和所述第二柱中任一者的側壁處形成包括氮化物膜的間隔物。
38.根據(jù)權利要求21所述的方法，還包括: 在所述第一柱和所述第二柱中任一者上執(zhí)行離子注入工序，以形成豎直溝道區(qū)；以及 在所述第一柱和所述第二柱中任一者上執(zhí)行離子注入工序，以形成上接面區(qū)域。
39.根據(jù)權利要求38所述的方法，還包括: 形成與所述豎直溝道區(qū)接觸的柵極。
40.根據(jù)權利要求21所述的方法，還包括: 在所述第一柱和所述第二柱中任一者的上方部分中形成電容器。
41.一種半導體器件，包括: 第一柱(12)，其從半導體基板延伸；以及第一位線(22)，其形成在所述第一柱(12)的至少兩個側壁內(nèi)，其中，所述第一位線分別包括金屬硅化物膜。
42.根據(jù)權利要求41所述的半導體器件，其中， 所述第一位線(22)形成在第一側壁和第二側壁處；以及 所述第一側壁與所述第二側壁相反。
43.根據(jù)權利要求41所述的半導體器件，還包括: 下接面區(qū)域(15)，其形成在所述第一柱(12)的下部的下方， 其中，所述第一位線連接到所述下接面區(qū)域(15)。
44.根據(jù)權利要求41所述的半導體器件，還包括: 第二位線(26)，其分別形成在所述第一位線(22)上， 其中，所述第二位線分別連接到所述第一位線。
45.根據(jù)權利要求44所述的半導體器件，其中， 所述第二位線包括氮化鈦膜、鎢膜、氮化鎢膜或它們的組合。
46.根據(jù)權利要求42所述的半導體器件，還包括: 柵極，其形成在所述第一柱(12)的第三側壁處， 其中，所述柵極連接到所述第一位線(22)。
47.根據(jù)權利要求46所述的半導體器件，還包括: 上接面區(qū)域(12a)，其形成在所述第一柱(12)的上部處， 其中，所述柵極連接到所述上接面區(qū)域(12a)。
48.根據(jù)權利要求41所述的半導體器件，其中， 所述第一位線(22)借助于快速熱退火工序來形成。
49.一種形成半導體器件的方法，包括: 在半導體基板上形成第一柱(12)； 將所述第一柱(12)的至少兩個側壁轉變成導電膜，以形成第一位線(22)。
50.根據(jù)權利要求49所述的方法，其中， 所述導電膜是金屬硅化物膜。
51.根據(jù)權利要求49所述的方法，其中， 將所述第一柱的側壁轉變成所述導電膜的步驟包括: 在所述第一柱(12)的至少兩個側壁處形成金屬層(24);以及在所述金屬層上執(zhí)行快速熱退火工序，以將所述第一柱的至少兩個側壁轉變成所述導電膜。
52.根據(jù)權利要求49所述的方法，還包括: 分別在所述第一位線(22)上形成第二位線(26)，以使所述第二位線連接到所述第一位線(22)。
53.根據(jù)權利要求49所述的方法，其中， 所述第一柱(12)還包括下接面區(qū)域(15);以及 所述第一位線連接到所述下接面區(qū)域。
54.一種半導體器件，包括: 第一柱(12)，其從半導體基板延伸；以及第一位線(22)，其設置在所述第一柱(12)的側壁內(nèi)。
55.根據(jù)權利要求54所述的半導體器件，其中，所述第一位線包括金屬硅化物膜。
56.一種形成半導體器件的方法，包括:在半導體基板上形成第一柱(12);以及將所述第一柱(12)的側壁轉變成導電膜，以形成第一位線(22)。
57.根據(jù)權利要求56所述的方法，其中，將所述第一柱的側壁轉變成所述導電膜的步驟包括:在所述第一柱(12)的側壁處形成金屬層(24);以及對所述金屬層執(zhí) 行快速熱退火工序，以將所述第一柱的側壁轉變成所述導電膜。
全文摘要
本發(fā)明提供一種半導體器件及其制造方法，以能夠容易地形成位線，增加位線工序裕量，并減小相鄰的位線之間的電容。半導體器件包括第一柱和第二柱，其均從半導體基板豎直地延伸，并包括豎直溝道區(qū)；第一位線，其位于第一柱和第二柱內(nèi)的豎直溝道區(qū)的下方部分中；以及層間絕緣膜，其位于包括第一位線的第一柱和第二柱之間。
文檔編號H01L29/10GK103094345SQ20121013749
公開日2013年5月8日 申請日期2012年5月4日 優(yōu)先權日2011年10月31日
發(fā)明者金承煥 申請人:海力士半導體有限公司