專利名稱：金屬絕緣體金屬電容器及制造方法
技術領域：
本發(fā)明涉及半導體領域，更具體地，本發(fā)明涉及一種金屬絕緣體金屬電容器及制造方法。
背景技術：
互補金屬氧化物半導體(CMOS)是一種用于構造數(shù)字集成電路(IC)(諸如，微處理器、微控制器及其他)或模擬電路(諸如，圖像傳感器、數(shù)據(jù)轉換器以及用于許多種通信工具的收發(fā)器)的技術。IC可以包括通過金屬層連接在一起的數(shù)字邏輯部分(諸如，晶體管)以及其他部件(諸如，電阻器和電容器)。在半導體器件中使用了許多種電容器，諸如，金屬氧化物半導體(MOS)電容器、PN·結電容器、多晶硅絕緣體多晶硅(PIP)電容器以及金屬絕緣體金屬(MM)電容器。尤其MM電容器在廣泛的應用范圍中提供了減小了的電極電阻。半導體芯片可以包括多個通過多個金屬層互連的接觸件，這些金屬層被形成了金屬間介電(MD)層的絕緣材料層分隔開。在不同金屬層之間通過穿過絕緣層的通孔形成互連。通孔使其他金屬層的互連件之間能夠通信或能夠直接與襯底中的半導體器件通信。傳統(tǒng)芯片可以包括三層或更多的金屬層，再加上最后的鈍化層。該最后的鈍化層可以被用于在探測和封裝過程中防止CMOS受到機械磨損并且可以用于阻擋污染物。在最后的鈍化層之后，將打開用于輸入/輸出的連接焊盤，然后進行標準的制造后工藝，諸如，晶圓探測、管芯分離以及封裝。一種制造用于芯片的金屬層的方法包括鑲嵌工藝。鑲嵌指的是將經(jīng)過圖案化的層嵌入在其他層之上和其中，使得這兩個層的頂面共面的一種形成方式。頂D既可以直接沉積在襯底上，也可以沉積在其他現(xiàn)有的金屬層的頂部上。一旦MD沉積完畢，便可以將MD的一部分去除，從而形成凹陷的部件，諸如，可以連接芯片的不同區(qū)域并且容納導線的溝槽和通孔。僅產(chǎn)生出溝槽或通孔之一的鑲嵌工藝被公知為單鑲嵌工藝。同時產(chǎn)生出溝槽和通孔兩者的鑲嵌工藝被公知為雙鑲嵌工藝。單鑲嵌工藝和雙鑲嵌工藝使用了電阻較低的金屬(例如，銅)來代替?zhèn)鹘y(tǒng)上使用的鋁形成多種金屬元件(例如，線、互連件等)。薄的阻擋膜用于防止銅擴散到電介質中。隨著互連層的數(shù)量的增加，在后續(xù)的光刻之前需要對之前的層進行平坦化來確保表面平坦?；瘜W機械拋光(CMP)是用于實現(xiàn)這種平坦化的主要處理工藝，然而，有時候仍舊使用干式回蝕法?？梢詫IM電容器形成為多種形狀，諸如，圓柱形、凹形、堆疊形等等。一些現(xiàn)有的MIM電容器制造方法可以對邏輯工藝(如，生產(chǎn)線后道RC模式變化、沿著長通孔的IR降低以及工藝可靠性問題)造成不期望的影響。因此，對于改進的MIM電容器結構以及制造工藝而言，對半導體器件處理技術具有持續(xù)性的需求
發(fā)明內容
為了解決現(xiàn)有技術中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種在集成電路(IC)內形成金屬絕緣體金屬(MIM)電容器的方法，包括在具有第一厚度的金屬間介電(MD)層中形成至少一個下部金屬部件；在具有第二厚度的厚MD層中形成至少一個上部金屬部件，所述第二厚度大于所述第一厚度；在所述厚MD層中形成溝槽；沿著所述溝槽的壁沉積底部電極材料，從而形成底部電極；鄰近所述底部電極材料的位置上形成介電層；以及在鄰近所述介電層的位置上形成頂部電極。在方法中，進一步包括在所述電路的第一金屬層中形成與所述底部電極相接觸的底板。在方法中，進一步包括在與所述頂部電極相連接的第二金屬層中形成頂板，其中，所述第二金屬層位于所述厚MD層上，并且在形成所述電路的其他無電容器邏輯件的同時形成所述頂板。 在方法中所述第一厚度在IK人至4K人的范圍內，所述第二厚度在IOK人至30K人的范圍內。在方法中使用額外的掩模來形成所述頂部電極，在形成所述電路的其他非電容器邏輯件時沒有使用所述額外的掩模。在方法中所述底部電極由TaN或TiN構成。在方法中通過高介電常數(shù)材料形成所述介電層。在方法中所述頂部電極由TaN或TiN構成。在方法中所述頂部電極與位于所述第一金屬層和所述第二金屬層之間的第三金屬層相連接，并且所述頂部電極通過位于所述第二金屬層和所述第三金屬層之間的通孔與位于所述第二金屬層中的所述頂板相連接。在方法中所述第三金屬層位于被所述厚MD層分隔開的所述第一金屬層上面，所述第二金屬層位于被第三MD層分隔開的所述第三金屬層上面，所述第三MD層的厚度與所述第二厚度相似。在方法中所述底部電極位于形成在所述厚IMD層中的多個溝槽內。根據(jù)本發(fā)明的另一方面，一種在集成電路(IC)內形成MIM電容器的方法，包括在所述集成電路的下部介電層中形成第一金屬層，所述下部介電層具有第一厚度；在所述集成電路的上部介電層中形成第一鑲嵌開口，并且同時在所述上部介電層中形成第二鑲嵌開口，所述上部介電層的厚度大于所述下部介電層的厚度；在所述第一鑲嵌開口中形成下部電極、電介質以及上部電極，其中，所述下部電極、所述電介質以及所述上部電極部分地填充了所述第一鑲嵌開口，而所述第一鑲嵌開口留有未被填充的剩余部分；以及同時用導體填充所述第一鑲嵌開口的所述剩余部分和所述第二鑲嵌開口。在該方法中，所述導體包括銅，所述方法進一步包括對所述銅導體執(zhí)行化學機械拋光(CMP)步驟。在該方法中，在所述第一鑲嵌開口中形成下部電極、電介質以及上部電極包括在所述第一鑲嵌開口的側壁和底部上共形地形成第一導電材料；在所述第一導電材料上方共形地形成介電材料；以及在所述介電材料上共形地形成第二導電材料。在該方法中在所述第一鑲嵌開口的側壁和底部上共形地形成第一導電材料包括沉積TaN或TiN ;在所述第一導電材料上方共形地形成介電材料包括沉積高介電常數(shù)材料；以及在所述介電材料上共形地形成第二導電材料包括沉積TaN或TiN。根據(jù)本發(fā)明的又一方面，提供了一種集成電路(IC)內的MIM電容器，包括底板，位于具有第一厚度的第一金屬間介電(MD)層上面的所述電路的第一金屬層中；底部電極，形成在具有大于所述第一厚度的第二厚度的第二 MD層中，并且形成在所述第一金屬層上面；介電層，鄰近所述第二 MD層內的所述底部電極；頂部電極，鄰近所述第二 MD層內的所述介電層；以及頂板，位于與所述頂部電極相連接的第二金屬層中，其中，在形成所述電路的其他無電容器邏輯件的同時形成所述第二金屬層和所述頂板。在該MIM電容器中所述第一厚度處于IK人至4K人的范圍內，所述第二厚度處于IOK人至30K人的范圍內。在該MM電容器中所述底部電極由TaN或TiN構成；所述介電層通過高介電常數(shù) 材料形成；以及所述頂部電極由TaN或TiN構成。在該MIM電容器中所述頂部電極與位于所述第一金屬層和所述第二金屬層之間的第三金屬層相連接，并且所述頂部電極通過位于所述第二金屬層和所述第三金屬層之間的通孔與所述第二金屬層中的所述頂板相連接。在該MM電容器中所述第三金屬層位于被所述第二 MD層分隔開的所述第一金屬層的上面，所述第二金屬層位于被第三MD層分隔開的所述第三金屬層上面，所述第三IMD層的厚度與所述第二厚度相似。


為了全面理解本公開及其優(yōu)點，現(xiàn)在結合附圖進行以下描述作為參考，其中圖1(a)至圖1(1)是用于在兩個鄰近的金屬層之間形成MIM電容器的方法步驟的說明性實施例的示意圖，其中，頂部電極和底部電極分別與第一金屬層和第二金屬層處的板連接；圖2(a)至圖2(i)是用于在三個鄰近的層中形成MM電容器的方法步驟的說明性實施例的不意圖；圖3(a)至圖3(h)是用于在三個鄰近的層中形成MM電容器的方法步驟的說明性實施例的示意圖，其中，底部電極形成在多個通孔和金屬接觸開口之內；圖4是多個金屬層和厚度不同的MD層的說明性示意圖并且示出了 MM電容器在金屬層中的位置。
具體實施例方式下面，詳細討論本發(fā)明各實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的概念。所討論的具體實施例僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。將根據(jù)具體環(huán)境中的示例性實施例，S卩，制造金屬絕緣體金屬(MIM)電容器的方法以及通過該方法所制造MIM電容器來描述本發(fā)明。圖I (a)示出了通過圖I (b)-圖I (I)中所示的實施例工藝所形成的示例性MIM電容器I。該示例性的MIM電容器形成在IC的帶有厚IMD層(例如，IOK人 30 KA )的兩個鄰近的金屬層之間。說明性地，這兩個帶有厚MD層的鄰近的金屬層可以是IC最上面的兩個金屬層，緊鄰著最后的鈍化層。包含最上面的兩個金屬層中的如此形成的MM電容器具有高電容密度。例如，MM電容器的說明性實施例可以具有在60fF/μ m2 ZOOfF/ym2的范圍內的電容密度。所得到的電容器不改變CMOS邏輯工藝的任何膜設計并且由此不具有SPICE模型變化(spicemodel shift)、芯片性能降低以及工藝可靠性問題。而且，在不同技術代中，頂部金屬層厚度相對較為穩(wěn)定，因此可以將該嵌入式MM電容器用在邏輯技術的許多改良代中。圖I (a)示出的是與電路的其他邏輯2形成在一起的示例性MIM電容器。該MIM電容器形成在兩個互連金屬層之間的MD層之內。MM電容器I可以包括由TaN或TiN構成的底部電極201和上部電極203以及其間的高k介電材料202。底部電極拾取部(pickup) 11形成在第一金屬層中，而頂部電極拾取部12形成在緊鄰的金屬層中。有利地，將MIM電容器形成在最上面金屬層和緊鄰著最上面金屬層的金屬層之間，這是因為這些金屬層具有足夠厚的金屬介電(MD)層，與標準的邏輯CMOS工藝流程相比，該金屬介電層使得可以在不添加額外的IMD子層(sub-layer)的情況下將MIM電容器制造在其中?！?br> 圖1(a)僅為了說明目的而不是限制性的。例如，可以通過說明性工藝如此形成一個以上的MM電容器。金屬接觸件11、12和13的尺寸和位置用于說明目的而不是限制性的。邏輯部分中可以存在多個金屬接觸件，而不是如所示出的一個金屬接觸件13。每個子層(諸如，102、103、104、105、106和107)的尺寸僅用于說明目的而不是限制性的。M頂電容器I可以是不同形狀的，諸如，圓柱形或凹形。仍參考圖1(a)，底部電極201、介電材料202以及頂部電極203被嵌入到MD層
100內部，該MD層包括停止子層102，該子停止層用于防止Cu向外擴散并且還作為通孔蝕刻停止層，并且該子停止層由SIC或SIN材料形成；第一 MD子層103，該第一 MD子層由介電絕緣層(諸如，基于摻雜的或未摻雜的材料的氧化硅)形成，但優(yōu)選地將未摻雜的硅酸鹽玻璃(USG)用于加強結構穩(wěn)定性或將氟化硅酸鹽玻璃(FSG)用于結構穩(wěn)定性；第二停止子層104，該第二停止子層用于防止Cu向外擴散并且還被作為通孔蝕刻停止層；第二 MD子層105 ;然后是第三MD子層106 ;再然后是停止子層107。圖1(b)至圖1(1)示出了形成如圖1(a)所示的說明性MIM電容器的工藝。在圖1(b)中，說明性的工藝開始在緊鄰著最上面的金屬層的金屬層處形成了金屬接觸件11(有時也被稱作底部電極拾取部)；然后通過沉積SiC或SIN材料形成第一蝕刻停止層102。通過沉積MD材料(諸如，USG氧化物膜)形成第一 MD子層103，然后通過沉積SiC或SIN材料形成第二停止子層104。隨后通過沉積材料(諸如，USG氧化物膜)來形成第二 MD子層105。這些子層102、103、104、105是位于最上面兩個金屬層之間的MD層100的一部分，并且通過包括了 LPCVD、PECVD或HDP-CVD的方法沉積這些層。本實施例的有利的特征在于，頂D層100 (包括蝕刻停止層102和104以及介電層103和106)是典型的使用在CMOS邏輯工藝中的標準層。因此，有利地，不需要用于將該說明性工藝結合到標準的CMOS工藝流程中的額外的MD子層或工藝。將MM電容器設置在最上面的MD層中的另一個有利特征在于，最上面的MD層通常比下面的MD層(在從大約10，000人至30,000人的范圍內)厚得多。這就意味著可以在該MD層內部形成為了所期望的電容而具有足夠表面面積的MM電容器結構，而且在除了傳統(tǒng)上制造CMOS邏輯器件所使用的這些層以外不需要添加更厚的或額外的MD層。
圖1(c)示出的是使用額外的掩模A(未示出)通過光刻在金屬接觸件11上將兩個開口 2001和2002形成在層102至105內部。因為這個形成開口 2001和2002的步驟需要掩模步驟，而該掩模步驟不是用于其他無電容器邏輯部分的CMOS后道(BEOL)工藝流程的一部分，所以這個掩模A被稱作“額外的掩?！?。開口 2001和2002與金屬接觸件11直接接觸。圖1(c)是截面圖，而開口 2001和2002可以被定型成杯狀(即，當從上方觀看時，開口 2001和2002可以具有基本上呈圓形的形狀)?？梢源嬖趦蓚€以上的開口。開口 2001和2002的數(shù)量、位置、尺寸、寬度以及形狀僅用于說明目的，而不是限制性的。圖1(d)示出的是在開口 2001和2002的底部處并且沿著其側壁以及在子層105表面上沉積的底部電極材料2011。沉積在開口 2001和2002的底部處的材料2011與形成了電接觸路徑的金屬接觸件11相接觸。該材料2011可以是導電材料(諸如，TaN或TiN)或硅化的金屬氮化物(諸如，TaSiN、TiSiN以及WSiN)?？梢源嬖诙鄠€包括導電材料的子層(未示出)。圖1(e)示出的是沉積在底部電極材料2011上，填充在開口 2001和2002中以及沉積在105的表面上的光刻膠涂布材料2012。如圖1(e)所示，該光刻膠涂布材料隨后被從 表面上(通過回蝕或類似的工藝)去除，使得光刻膠涂布材料2012僅保留在開口 2001和2002中。此后，底部電極材料2011被從子層105的頂面中回蝕掉，從而形成如圖1(f)所示的底部電極201。光刻膠涂布材料2012覆蓋著溝槽中的底部電極材料并且由此對其進行保護，因此使得底部電極材料2011的去除僅在暴露的頂面上進行。可選地，可以通過化學機械拋光(CMP)去除底部電極材料201。圖1(g)示出的是電容器電介質2021，在底部電極201上通過包括了 ALD、LPCVD以及ALCVD的方法在開口 2001和2002的底部處并且沿著該開口 2001和2002的側壁以及在子層105的表面上沉積該電容器電介質2021。該材料可以包括任意的電容器電介質，諸如，SiO2、金屬氮化物(諸如，氮化硅(例如，Si3N4))或高介電常數(shù)(高_k)材料，諸如，TiO2,Ta2O5, ZrO2，包括稀土氧化物，諸如，Y2O3> La2O5, HfO2及其鋁酸鹽和硅酸鹽。將意識到，電容器介電層202的厚度根據(jù)電介質材料和所期望的電容改變。然后，如圖1(h)所示，隨后將頂部電極層2031的層沉積在電容器介電層2021上方。上部的金屬電極層2031優(yōu)選地包括至少一個導電層，例如，包括與沉積在底部電極層201中的材料相同的優(yōu)選材料。根據(jù)應用方式，優(yōu)選地，上部電極層2031的總厚度與底部電極層201的厚度相同，或優(yōu)選地，上部電極層2031的總厚度與底部電極層201的厚度更厚。圖I (i)示出的是通過光刻技術使用額外的掩模B所形成的頂部電極203和電容器介電層202。另外，該圖涉及的是將掩模用于限定頂部電極203的邊緣的情況，這是“額夕卜”的掩模步驟，典型的CMOS工藝流程是不需要該步驟的。圖l(j)示出的是進一步在電極層203以及子層105上通過使用MD材料(諸如，USG氧化物膜)形成MD子層106。該子層106可以具有通過CMP而形成的平坦的表面。圖l(k)示出的是隨后形成其他所需的通孔開口和金屬開口，諸如，在MD層100中的通孔開口 211、金屬開口 131和121。通孔開口 211可以被設置在兩個停止子層102和104之間。從子層104開始直至層106形成金屬開口 121和131。通常被稱為單鑲嵌工藝或雙鑲嵌工藝的形成通孔開口和金屬開口的工藝對本領域的技術人員是公知的，從而在本文中不再重復。本發(fā)明的有利特征在于，通孔開口 211和隨后形成的通孔21可以具有與在標準的CMOS邏輯工藝流程中所使用的通孔相同的尺寸。因為可以在IMD層100的尺寸之內形成整個的MM電容器1，所以不需要延長該通孔。這是在最上面的MD層中形成MM電容器I的有利結果。如圖1(1)所示，金屬材料被填充到開口 211、121和131中，從而形成通孔21以及金屬接觸件12和13。金屬接觸件13所使用的是其標準的電路功能，而不是MIM電容器的一部分。金屬接觸件12則被用作為MIM電容器的頂板拾取部。然后形成了額外的停止層107?？梢孕纬蛇M一步的制造步驟，諸如，形成額外的MD層或鈍化層。圖I (b)至圖I (I)中所示的說明性工藝可以形成圖I (a)中所示的示例性MIM電容器。該示例性的MM電容器I形成在緊鄰著最上面的金屬層的金屬層和最上面的金屬層之間，這些金屬層包含了厚IMD層。當在相同的工藝中，在沒有任何附加工藝的條件下形成CMOS電路的邏輯電路和其他連接時，則通過使用兩個額外的掩模形成該MIM電容器I。 MM電容器的其他說明性實施例可以在芯片的三個鄰近的金屬層之中形成，這些金屬層中具有，例如，如圖2和圖3所示厚度為IOK人~ 30 K人，將三個鄰近的金屬層分開的兩個厚頂D層。說明性地，帶有厚MD層的三個鄰近的金屬層可以是IC緊鄰著最后的鈍化層的前三個金屬層，以使得所形成的MIM電容器具有高電容密度，不會改變CMOS邏輯工藝的任何膜結構并且由此不具有SPICE模型變化。圖2 (a)示出的是通過圖2(b)-圖2 (i)所示的工藝與電路的其他邏輯2形成在一起的另一個示例性的MM電容器I。MIM電容器I形成在將三個金屬層分開的MD層200和100之內。MM電容器I可以包括由TaN或TiN形成的底部電極201和上部電極203以及其間的高k介電材料202。底部電極拾取部11形成在第一金屬層中，而頂部電極拾取部12形成在第二金屬層中。有利地，第二金屬層是最上面的層，而第一金屬層是比最上面的金屬層低了兩個金屬層的金屬層，因為這些金屬層具有足夠厚的金屬間介電(IMD)層，所以與標準的邏輯CMOS工藝流程相比，可以在不添加額外的MD子層的情況下在其間形成MM電容器?？梢允褂迷S多種材料(Si3N4、ZrO2, HfO2, BTS...等)作為MM電容器的介電材料202。圖2(a)僅用于說明目的而不是限制性的。例如，可以通過所示的工藝形成一個以上MM電容器。金屬接觸件11、12、13、14、15和16的尺寸和位置都用于說明目的而不是限制性的。在邏輯部分中可以存在兩個以上的金屬接觸件，而不是所示的金屬接觸件15和
16。每個子層(諸如，102、103、104、105、202-207)的尺寸僅用于說明目的而不是限制性的。MIM電容器I可以是不同形狀的，諸如，圓柱形或凹形?？梢源嬖谝粋€底部電極201和一個頂部電極203，而不是如所示那樣兩個201和兩個203。仍參考圖2(a)，底部電極201、介電材料202以及頂部電極203被嵌入到MD層100內部，該MD層包括停止子層102，該子層用于防止Cu向外擴散并且還被作為通孔蝕刻停止層，并且該子層由SIC或SIN材料形成；第一 MD子層103，該子層由介電絕緣層(諸如，基于摻雜的或未摻雜的材料的氧化娃)形成，但優(yōu)選地將未摻雜的娃酸鹽玻璃(USG)用于加強結構穩(wěn)定性或將氟化硅酸鹽玻璃(FSG)用于結構穩(wěn)定性；第二停止子層104，該子層用于防止Cu向外擴散并且還被作為通孔蝕刻停止層；以及第二 MD子層105?？梢酝ㄟ^圖2(b)-圖2(i)所示的說明性工藝形成圖2(a)中的MIM電容器。在圖2(b)中，說明性的工藝開始在比最上面的金屬層低了兩層的金屬層處形成金屬接觸件11(有時也被稱作底部電極拾取部)；然后通過沉積例如SiC或SIN形成第一停止層102。通過沉積MD材料(諸如，USG氧化物膜)形成第一 MD子層103，然后通過沉積SiC或SIN材料形成第二停止子層104。隨后通過沉積材料(諸如，USG氧化物膜)來形成第二 MD子層105。這些子層102、103、104、105是位于緊鄰著最上面的金屬層的兩個金屬層之間的MD層100的一部分，并且通過包括了 LPCVD、PECVD或HDP-CVD的方法沉積這些層。本實施例的有利的特征在于，頂D層100(包括蝕刻停止層102和104以及介電層103和105)是典型地使用在CMOS邏輯工藝中的標準層。因此，有利地，不需要額外的IMD子層或工藝來將該說明性工藝結合到標準的CMOS工藝流程中。然后，使用傳統(tǒng)的單鑲嵌工藝和雙鑲嵌工藝將通孔23和金屬接觸件25形成在層100之內，其中，通孔23和金屬接觸件15用于電路的無電容器邏輯部分。 圖2(c)示出的是使用額外的掩模A(未示出)通過光刻在金屬接觸件11上將兩個開口 2001和2002形成在層102至107內。由于這個形成開口 2001和2002的步驟需要掩模步驟，而該掩模步驟不是用于其他無電容器邏輯部分的CMOS生產(chǎn)線后道(back endof line, BEOL)工藝流程的一部分，所以這個掩模A被稱作“額外的掩模”。開口 2001和2002與金屬接觸件11直接接觸。圖2(c)是截面圖，而開口 2001和2002可以被定型成杯狀(cup) (B卩，當從上方觀看時，開口 2001和2002可以具有基本上呈圓形的形狀)。可以存在兩個以上的開口。開口 2001和2002的數(shù)量、位置、尺寸、寬度以及形狀僅用于說明目的，而不是限制性的。圖2(d)示出的是在開口 2001和2002的底部處并且沿著該開口 2001和2002的側壁以及在子層105表面上沉積的底部電極材料2011。沉積在開口 2001和2002的底部處的材料2011與形成了電接觸路徑的金屬接觸件11相接觸。該材料2011可以是導電材料(諸如，TaN或TiN)或硅化的金屬氮化物(諸如，TaSiN、TiSiN以及WSiN)?？梢源嬖诙鄠€包括導電材料的子層(未示出)。隨后，將光刻膠涂布材料2012沉積在底部電極材料2011上，填充在開口 2001和2002中。然后，如圖2(d)所示，從表面(通過回蝕或類似的工藝)去除該光刻膠涂布材料，使得光刻膠涂布材料2012僅保留在開口 2001和2002中。然后，底部電極材料2011被從子層105的頂面中回蝕掉，從而形成如圖2(e)所示的底部電極201。圖2(e)中示出了底部電極201的兩個部分，這兩個部分僅用于說明目的。在MIM電容器中可以存在任意其他數(shù)量的底部電極201。光刻膠涂布材料2012覆蓋著溝槽中的底部電極材料并且由此對其進行保護，因此使得底部電極材料2011的去除僅在暴露的頂面上進行。圖2(f)示出的是電容器電介質2021，在底部電極201上通過包括了 ALD、LPCVD以及ALCVD的方法在開口 2001和2002的底部處并且沿著該開口的側壁以及在子層105的表面的頂部上沉積該電容器電介質2021。該材料可以包括任意的電容器電介質，諸如，SiO2,金屬氮化物(諸如，氮化硅(例如，Si3N4))或高介電常數(shù)(高_k)材料，諸如，TiO2, Ta2O5,ZrO2，包括稀土氧化物，諸如，Y203、La2O5、HfO2及其鋁酸鹽和硅酸鹽?？梢粤私?，電容器介電層202的厚度根據(jù)電介質材料和所期望的電容而改變。然后，如圖2(f)所示，隨后通過濺射沉積技術將頂部電極層2031的層沉積在電容器介電層2021上方。上部的金屬電極層2031優(yōu)選地包括至少一個導電層，例如，包括與沉積在底部電極層201中的材料相同的優(yōu)選材料。根據(jù)應用方式，優(yōu)選地，上部電極層2031的總厚度與底部電極層201的厚度相同，或優(yōu)選地，上部電極層2031的總厚度比底部電極層201的厚度更厚。如圖2(f)所示，額外的金屬材料Cu 2041被用于填充開口的剩余部分并且被用在頂部電極沉積物2031上?？梢酝ㄟ^化學機械拋光(CMP)去除如此形成的電容器電介質2021層、頂部電極層2031、額外的金屬材料Cu 2041，從而形成除了圖2(g)中所示的金屬接觸件13和14以外的用于MM電容器的202Hi-k (高k)層和203頂部電極。如圖2(g)所示，還去除了停止層107 SIC的剩余部分。在該工藝和自此以后的工藝中不需要額外的掩模。因此，只在形成如圖2所示的說明性MIM電容器時使用了一個額外的掩模。如圖2(h)所示，可以進一步通過形成覆蓋著金屬13、14和15的IMD層200的第一停止子層202來實施用于制造圖2中的MM電容器的工藝，然后，通過使用MD材料(諸如，USG氧化物膜)來形成MD 203的子層；然后，使用之前所述的關于MD層100的程序和材料來形成第二停止層204、MD 205的另一個子層以及后面的停止層207的子層。盡管在所示的實施例中，無電容器接觸件15和通孔23形成在形成MM電容器結構之前，但是在其他實施例中，可以首先形成MIM電容器，然后形成接觸件15和通孔23。
此后，如圖2 (i)所示，使用雙鑲嵌Cu工藝形成用于MIM電容器的頂板的金屬接觸件12、用于電路的標準邏輯部分的金屬接觸件16以及與金屬接觸件13、14和15連接的通孔21、22和24。通常被稱作單鑲嵌工藝或雙鑲嵌工藝的用于形成通孔和金屬開口的工藝對本領域的技術人員是公知的，因此在本文中不再重復。MM電容器的其他說明性實施例可以在芯片的三個鄰近的金屬層之中形成，這些金屬層具有，例如，如圖3(a)-圖3(h)所示的厚度為IOK人~30 K人的將三個鄰近的金屬層分開的兩個厚MD層，其中，可以圍繞著在電路的標準邏輯制造工藝過程中所產(chǎn)生的多個通孔和金屬接觸件形成底部電極。說明性地，帶有厚MD層的三個鄰近的金屬層可以是IC緊鄰著最后的鈍化層的前三個金屬層，以使得所形成的MM電容器具有高電容密度，不會改變CMOS邏輯工藝的任何膜結構并且由此不具有SPICE模型變化。圖3(a)示出的是通過圖3(b)-圖3(h)所示的工藝與電路的其他邏輯2形成在一起的另一個示例性的MM電容器I。MIM電容器I形成在將三個金屬層分隔開的MD層200和100之內。MM電容器I可以包括由TaN或TiN構成的底部電極201和上部電極203以及其間的高k介電材料202。MIM電容器I可以包括由TaN或TiN形成的底部電極201和上部電極203以及其間的高k介電材料202。底部電極拾取部11形成在第一金屬層中，頂部電極拾取部12形成在第二金屬層中。有利地，第二金屬層是最上面的層，而第一金屬層是比最上面金屬層低了兩個金屬層的金屬層，因為這些金屬層具有足夠厚的金屬間介電(IMD)層，所以與標準的邏輯CMOS工藝流程相比，可以在不添加額外的IMD子層的情況下在其間形成MIM電容器?？梢允褂迷S多種材料(Si3N4' ZrO2, HfO2, BTS. · ·等)作為MIM電容器的介電材料202。圖3(a)僅用于說明目的而不是限制性的。例如，可以通過所示的工藝如此形成多個MIM電容器。金屬接觸件11、12、13、14、15和16的尺寸和位置都用于說明目的而不是限制性的。在邏輯部分中可以存在兩個以上的金屬接觸件，而不是所示的金屬接觸件15和16。每個子層(諸如，102、103、104、105、202-207)的尺寸僅用于說明目的而不是限制性的。MIM電容器I可以是不同形狀的，諸如，圓柱形或凹形?？梢源嬖谝粋€底部電極201和一個頂部電極203，而不是如所示那樣兩個201和兩個203。仍參考圖3(a)，底部電極201、介電材料202以及頂部電極203被嵌入到MD層100內部，該MD層包括停止子層102，該停止子層用于防止Cu向外擴散并且還被作為通孔蝕刻停止層，并且該停止子層由SIC或SIN材料形成；第一 MD子層103，該第一 MD子層由介電絕緣層(諸如，基于摻雜的或未摻雜的材料的氧化娃)形成，但優(yōu)選地將未摻雜的娃酸鹽玻璃(USG)用于加強結構穩(wěn)定性或將氟化娃酸鹽玻璃(FSG)用于結構穩(wěn)定性；第二停止子層104，該第二停止子層用于防止Cu向外擴散并且還被作為通孔蝕刻停止層；第二MD子層105?？梢酝ㄟ^圖3(b)-圖3(h)所示的說明性工藝形成圖3(a)中MIM電容器I。在圖3(b)中，說明性的工藝開始在比最上面的金屬層低了兩層的金屬層處形成了金屬接觸件11 (有時也被稱作底部電極拾取部)；然后繼續(xù)通過沉積SiC或SIN材料形成第一停止層102。通過沉積MD材料(諸如，USG氧化物膜)形成第一 MD子層103，然后通過沉積SiC或SIN材料形成第二停止子層104。隨后通過沉積材料(諸如，USG氧化物膜)來形成第二MD子層105。這些子層102、103、104、105是位于緊鄰著最上面的金屬層的兩個金屬層之間的頂D層100的一部分，并且通過包括LPCVD、PECVD或HDP-CVD的方法沉積這些層。本實施例的有利特征在于，IMD層100 (包括蝕刻停止層102和104以及介電層103和105)是·典型地使用在CMOS邏輯工藝中的標準層。因此，有利地，不需要用于將該說明性工藝結合到標準的CMOS工藝流程中的額外的IMD子層或工藝。圖3(b)示出的是通過光刻在金屬接觸件11上將兩個開口 2001、2002和2003形成在層102至105之內。使用其他無電容器邏輯部分的CMOS生產(chǎn)線后道(BEOL)工藝流程的一部分來形成開口 2001、2002和2003。開口 2001和2002與金屬接觸件11直接接觸。圖3(b)是截面圖，而開口 2001、2002和2003可以被定型成杯狀(即，當從上方觀看時，開口 2001、2002和2003可以具有基本上呈圓形的形狀)?？梢源嬖趦蓚€以上與金屬接觸件11接觸用于形成MM電容器的開口。開口 2001、2002和2003的數(shù)量、位置、尺寸、寬度以及形狀僅用于說明目的，而不是限制性的。圖3 (C)示出的是在開口 2001、2002和2003的底部處并且沿著該開口 2001、2002和2003的側壁以及在子層105表面上沉積的底部電極材料2011。沉積在開口 2001和2002的底部處的材料2011與形成了電接觸路徑的金屬接觸件11相接觸。該材料2011可以是導電材料(諸如，TaN或TiN)或硅化的金屬氮化物(諸如，TaSiN、TiSiN以及WSiN)。可以存在多個包含導電材料的子層(未不出)。圖3 (C)進一步示出了電容器電介質層2021，在底部電極沉積物2011上，通過包括了 LPCVD、PECVD或HDP-CVD的方法在開口 2001、2002和2003的底部處并且沿著該開口2001,2002和2003的側壁以及在子層105表面上沉積該電容器電介質層2021。該材料可以包括任意的電容器電介質，諸如，SiO2、金屬氮化物(諸如，氮化硅(例如，Si3N4))或高介電常數(shù)(高_k)材料，諸如，TiO2, Ta2O5, ZrO2，包括稀土氧化物，諸如，Y2O3> La2O5, HfO2及其鋁酸鹽和硅酸鹽?？梢粤私?，電容器介電層2021的厚度根據(jù)電介質材料和所需的電容而發(fā)生改變。如圖3(d)所示,使用非關鍵掩模(non-critical mask)(未示出)將介電層2021從電路的無電容器邏輯區(qū)域中去除。此后，如圖3(e)所示，隨后通過濺射沉積技術將頂部電極層2031的層沉積在電容器介電層2021上方。上部的金屬電極層2031優(yōu)選地包括至少一個導電層，例如，包括與沉積在底部電極層2011中的材料相同的優(yōu)選材料。根據(jù)應用方式，優(yōu)選地，上部電極層2031的總厚度與底部電極層2011的厚度相同，或優(yōu)選地，上部電極層2031的總厚度比底部電極層2011的厚度更薄。如圖3(e)所示，額外的金屬材料Cu2041用于填充開口的剩余部分并且位于頂部電極沉積物2031上。如圖3(f)所示，可以通過化學機械拋光(CMP)去除如此形成的底部電極材料2011、電容器介電2021層、頂部電極層2031以及額外的金屬材料Cu 2041，從而形成MM電容器I的底部電極201、202Hi-k層以及203頂部電極。另外，如圖3(f)所示，使用單鑲嵌工藝或雙鑲嵌工藝形成了金屬接觸件13、14和15以及通孔31、32和33。如圖3(g)所示，可以使用之前所述的關于IMD層100的程序和材料，進一步通過形成覆蓋著金屬13、14和15的MD層200的第一停止子層202來實施用于制造圖2中的MIM電容器的工藝，然后，通過使用MD材料(諸如，USG氧化物膜)來形成MD 203的子 層；然后，形成第二停止層204、IMD 205的另一個子層，然后，來形成停止層207的子層。此后，如圖3(h)所示，使用雙鑲嵌Cu工藝形成用于MIM電容器的頂板的金屬接觸件12、用于電路的標準邏輯部分的金屬接觸件16以及與金屬接觸件13、14和15相連接的通孔21、22和24。通常被稱作單鑲嵌工藝或雙鑲嵌工藝的用于形成通孔和金屬開口的工藝對本領域的技術人員是公知的，因此在本文中不再重復。圖4是被厚度不同的MD層分隔開的多個金屬層的說明性示意圖并且示出了 MM電容器底板11在金屬層中的位置。圖4的底層000是襯底層，在其中形成了晶體管的多個漏極區(qū)域和源極區(qū)域。在層000上是層001，該層001是位于第一金屬層和底層之間的第一層間電介質(ILD)。層001ILD上是第一金屬層021,多個金屬接觸件位于該第一金屬層021中并且通過通孔穿過ILD層001與底層內的器件相連接。第二金屬層022位于第一金屬層021上,這兩個金屬層被金屬間電介質(IMD)層002分隔開。類似地,額外的金屬層023、024,025,026以及027依次形成在前一個上面并且分別被MD層002、003、004、005、006以及007分隔開。金屬層021至027的數(shù)量僅用于說明目的而不是限制性的?？梢源嬖谄渌膶訑?shù)量，該數(shù)量可以多于或少于圖4所示的7個金屬層。在圖4所示的金屬層之中，將其分隔開的MD層可以有不同的厚度。出于說明目的，圖4中所示的MD層002、003、004和005具有第一厚度tl，而MD層006和007具有第二厚度t2。本領域公知，由于流經(jīng)最高層金屬層的電流增大，因此最高層上的頂D層可以比位于下層中的MD層更厚。因此，厚度t2可以大于厚度tl。例如，厚度tl可以在IK人至4K人的范圍內，厚度t2在IOK人至30K人的范圍內。MIM電容器I的底板11可以位于第一金屬層中，該第一金屬層在更薄的IMD層上。圖4所示的MM電容器I僅用于說明目的而不是限制性的。MM電容器I與圖I中公開的MIM電容器類似。在圖4中可以在類似的位置中示出MIM電容器的其他形式，諸如，公開在圖2或圖3中的MIM電容器。圖4中說明性地示出底板11位于金屬層025中，該金屬層位于厚度為tl的更薄的MD層上面。位于底板11上面的MD層006具有不同的厚度t2。只要在底板11上面存在厚MD層t2，并且在底板11上面存在足夠多的金屬層，從而可以形成用于如前面的說明性實施例所展示的以及如圖I至圖3所示的MIM電容器的頂板，那么底板11也可以設置在金屬層026上。本發(fā)明已經(jīng)描述出了許多制造金屬絕緣體金屬(MM)電容器的方法以及通過這些方法所制造的MIM電容器的示例性實施例。本發(fā)明中的實施例僅用于說明目的而不是限制性的?？梢愿鶕?jù)需求和當時可應用的技術來改變所公開的工藝，并且其仍然處在本發(fā)明的范圍內?？梢愿淖僊M電容器的結構并且仍然其處在本發(fā)明的 范圍內。
權利要求
1.一種在集成電路(IC)內形成金屬絕緣體金屬(MIM)電容器的方法，包括 在具有第一厚度的金屬間介電(MD)層中形成至少一個下部金屬部件； 在具有第二厚度的厚MD層中形成至少一個上部金屬部件，所述第二厚度大于所述第一厚度； 在所述厚頂D層中形成溝槽； 沿著所述溝槽的壁沉積底部電極材料，從而形成底部電極； 鄰近所述底部電極材料的位置上形成介電層；以及 在鄰近所述介電層的位置上形成頂部電極。
2.根據(jù)權利要求I所述的方法，進一步包括在所述電路的第一金屬層中形成與所述底部電極相接觸的底板。
3.根據(jù)權利要求I所述的方法，進一步包括在與所述頂部電極相連接的第二金屬層中形成頂板，其中，所述第二金屬層位于所述厚MD層上，并且在形成所述電路的其他無電容器邏輯件的同時形成所述頂板。
4.根據(jù)權利要求I所述的方法，其中 所述第一厚度在IKA至4K人的范圍內，所述第二厚度在IOK人至30K人的范圍內。
5.根據(jù)權利要求I所述的方法，其中 使用額外的掩模來形成所述頂部電極，在形成所述電路的其他非電容器邏輯件時沒有使用所述額外的掩模。
6.根據(jù)權利要求I所述的方法，其中 所述底部電極由TaN或TiN構成。
7.根據(jù)權利要求I所述的方法，其中 通過高介電常數(shù)材料形成所述介電層。
8.根據(jù)權利要求I所述的方法，其中 所述頂部電極由TaN或TiN構成。
9.根據(jù)權利要求I所述的方法，其中 所述頂部電極與位于所述第一金屬層和所述第二金屬層之間的第三金屬層相連接，并且所述頂部電極通過位于所述第二金屬層和所述第三金屬層之間的通孔與位于所述第二金屬層中的所述頂板相連接。
10.根據(jù)權利要求9所述的方法，其中 所述第三金屬層位于被所述厚MD層分隔開的所述第一金屬層上面，所述第二金屬層位于被第三MD層分隔開的所述第三金屬層上面，所述第三MD層的厚度與所述第二厚度相似。
全文摘要
MIM電容器的實施例可以被嵌入到厚的IMD層中，該厚IMD層的厚度(例如，至)足以得到高電容。該厚IMD層可以位于較薄的IMD層上面。MIM電容器可以形成在三個鄰近的金屬層之中，這些金屬層具有兩個將這三個鄰近的金屬層分隔開的厚的IMD層。材料(諸如，TaN或TiN)可以被用作為底部/頂部電極以及Cu阻擋物。厚IMD層上面的金屬層可以作為頂部電極連接件。厚IMD層下面的金屬層可以作為底部電極連接件。該電容器可以具有不同形狀，諸如，圓柱形或凹形。可以使用許多種類的材料(Si3N4、ZrO2、HfO2、BTS...等)作為介電材料。在形成電路的其他無電容器邏輯件時，通過一個或兩個額外的掩模形成該MIM電容器。本發(fā)明還提供了一種金屬絕緣體金屬電容器及制造方法。
文檔編號H01L21/02GK102956439SQ20121001527
公開日2013年3月6日 申請日期2012年1月17日 優(yōu)先權日2011年8月18日
發(fā)明者曾國權, 陳昆侖, 王銓中, 涂國基, 李祥帆 申請人:臺灣積體電路制造股份有限公司