專利名稱：使用低壓外延硅以實現(xiàn)低漏極源極導通電阻(rdson)的場效晶體管的制作方法
技術(shù)領域：
本發(fā)明涉及半導體裝置的制造，確切地說，涉及淺外延硅(Epi)層在硅襯底上的形成。
背景技術(shù)：
確切地說，在不管用于整合式半導體裝置中還是用于離散半導體裝置中的功率應用的場效晶體管(FET)的制造中，一般需要此裝置的低導通電阻。在設計垂直功率晶體管時，一般來說，襯底充當漏極，且負載電流流經(jīng)襯底至漏極接點。因此，對于這些裝置，襯底需要具有低電阻。低漏極源極導通電阻(RdsOn)垂直電流流動FET的形成需要使用高度摻雜的襯底，以便最小化至晶圓背面的串聯(lián)電阻。然而，實現(xiàn)此目的所需要的摻雜程度太高以致不能建立具有適當崩潰電壓的裝置。在大氣壓下實現(xiàn)外延硅(Epi)層在硅襯底中的常規(guī)成長，所述大氣壓導致高度摻雜的襯底與適合于功率FET裝置形成的輕微摻雜的Epi層之間的逐漸轉(zhuǎn)變。另外，一般不嚴格控制Epi中的摻雜劑的濃度。因此，需要相對較大的Epi層厚度以獲得足夠小的本底濃度(background concentration),其又增加串聯(lián)電阻,藉此限制功率FET裝置的性能。

發(fā)明內(nèi)容
因此，存在對具有高崩潰電壓及低Rds0n的高功率場效晶體管(FET)裝置的需要。根據(jù)一實施例，一種用于在襯底上形成外延層的方法可包括以下步驟:形成重度摻雜的硅襯底；在次大氣壓下在所述重度摻雜的硅襯底上沉積外延層；以及通過離子植入將摻雜劑植入至所述外延層中以形成輕微摻雜的外延層。根據(jù)另一實施例，所述外延層可具有約1.0微米至2.0微米的厚度。根據(jù)另一實施例，所述外延層可具有約1.5微米至2.0微米的厚度。根據(jù)另一實施例，所述方法可進一步包括對所述硅襯底及輕微摻雜的外延層進行植入及退火的步驟。根據(jù)另一實施例，所述方法可進一步包括在所述外延層中形成高崩潰電壓功率場效晶體管(FET)，其中所述襯底的所述摻雜及所述外延層的所述厚度及摻雜提供所述功率FET的低導通電阻。根據(jù)另一實施例，所述外延層可經(jīng)輕微摻雜。根據(jù)另一實施例，無摻雜劑可被添加以用于沉積所述外延層。根據(jù)另一實施例，所述襯底可以約IO+19至10 +2°的濃度摻雜。根據(jù)另一實施例，低壓可高達50，000(五萬)帕。根據(jù)另一實施例，所述低壓可為2660帕。根據(jù)另一實施例，一種半導體裝置可包括:重度摻雜的硅襯底；外延層，其在次大氣壓下沉積于所述重度摻雜的硅襯底上，其中通過離子植入將摻雜劑植入至所述外延層中以形成輕微摻雜的外延層。 根據(jù)所述半導體裝置的另一實施例，所述外延層可具有約1.0微米至2.0微米的厚度。根據(jù)所述半導體裝置的另一實施例，所述外延層可具有約1.5微米至2.0微米的厚度。根據(jù)所述半導體裝置的另一實施例，所述硅襯底及輕微摻雜的外延層可經(jīng)植入及退火。根據(jù)所述半導體裝置的另一實施例，高崩潰電壓功率場效晶體管(FET)可形成于所述外延層中，其中所述襯底的所述摻雜及所述外延層的所述厚度及摻雜提供所述功率FET的低導通電阻。根據(jù)所述半導體裝置的另一實施例，所述外延層可經(jīng)輕微摻雜。根據(jù)所述半導體裝置的另一實施例，無摻雜劑可被添加以用于所述經(jīng)沉積的外延層。根據(jù)所述半導體裝置的另一實施例，所述襯底可以約IO+19至10+2°的濃度摻雜。根據(jù)所述半導體裝置的另一實施例，所述次大氣壓可高達50，000 (五萬)帕。根據(jù)所述半導體裝置的另一實施例，所述次大氣壓可為2660帕。


圖1展示襯底及Epi層的示范性實施例。圖2展示形成于根據(jù)圖1的結(jié)構(gòu)中的晶體管單元。圖3展示曲線圖，所述曲線圖展示使用標準壓力Epi的Epi沉積與使用低壓Epi的Epi沉積的比較。圖4展示在圖1的離子植入及退火之后的低壓Epi沉積的曲線圖。
具體實施例方式根據(jù)本發(fā)明的教示，使用不同方法來形成Epi層。根據(jù)各種實施例，高度摻雜的襯底充當基底材料。接著，執(zhí)行低壓(確切地說，次大氣壓)外延硅(Epi)沉積，例如，在2660( 二千六百六十)帕的壓力下的Epi層沉積。優(yōu)選地，次大氣壓可高達1/2大氣壓，例如，高達50，000 (五萬)帕。根據(jù)其它實施例，可使用其它次大氣壓。根據(jù)各種實施例，Epi沉積可具有極少摻雜劑或不存在摻雜劑。此情形導致Epi層在高度(重度)摻雜的硅(Si)襯底上的輕微摻雜且相對較淺的沉積。根據(jù)各種實施例，次大氣壓Epi沉積允許維持輕微摻雜的淺Epi層與高度摻雜的Si襯底之間的清晰轉(zhuǎn)變。根據(jù)一實施例，通過使用次大氣壓Epi層沉積，Epi層的厚度可優(yōu)選地減少至約1.5微米至2.0微米。然而，根據(jù)其它實施例，減少至約1.0微米至2.0微米也是可能的。另外，可通過使用離子植入來實現(xiàn)對淺Epi層的輕微摻雜濃度的精確控制。此良好控制的淺層摻雜濃度允許減小低濃度區(qū)域的深度，因此減小適合于建立具有高崩潰電壓及低Rds0n的高功率FET裝置的寄生襯底電阻。本文中所揭示的本發(fā)明的優(yōu)勢為(例如，但不限于)以下各者:1)制造出具有低RdsOn的高崩潰電壓功率FET ；2)由改進的RdsOn特性產(chǎn)生的較高性能功率FET ；3)通過更佳工藝控制減少了功率FET裝置的參數(shù)變化；以及4)通過消除先前將漏極連結(jié)至襯底所需的復雜制造步驟而減少了制造成本。圖1展示重度摻雜的襯底100，Epi層110即是在次大氣壓(例如，2660帕的壓力)下沉積于重度摻雜的襯底100上。如上文所提及，壓力可優(yōu)選低于50，000帕。根據(jù)其它實施例，可使用其它次大氣壓。在次大氣壓環(huán)境中沉積Epi層110允許Epi層厚度d顯著減少至1.0微米至2.0微米，優(yōu)選1.5微米至2.0微米的值。在沉積Epi層110之后，通常使用離子植入以(例如)在IO+15至IO+16之間的值摻雜Epi層110。舉例來說，磷、銻或砷可用于離子植入。然而，可使用其它合適的摻雜劑。如上文所解釋，此情形允許對濃度進行良好界定的控制。在離子植入之后，可使所述層退火。此結(jié)構(gòu)接著可用以形成如(例如)圖2中所展示的垂直晶體管單元。圖2展示N++襯底100，Nl參雜的Epi層110即是根據(jù)上文所描述的工藝形成在所述N++襯底100上。Epi層110的厚度及摻雜一般決定裝置的電壓額定值。因為可良好地控制摻雜的事實，所以可實現(xiàn)精確的電壓額定值。從頂部至Epi層110中，形成有N+摻雜的左方源極區(qū)130及右方源極區(qū)130，所述源極區(qū)130由P摻雜區(qū)120圍繞，P摻雜區(qū)120形成由P基極的向外擴散區(qū)域125圍繞的P基極。源極接點160 —般在裸片的表面上接觸區(qū)130及區(qū)120兩者，且一般由連接左方源極區(qū)及右方源極區(qū)兩者的金屬層形成。絕緣層150 (通常為二氧化硅或任何其它合適材料)使覆蓋P基極區(qū)120及向外擴散區(qū)域125的部分的柵極140絕緣。所述柵極可由多晶硅、非晶硅或任何其它合適的導電材料來形成。柵極140連接至通常由另一金屬層形成的柵極接點170。此垂直晶體管的底側(cè)具有形成漏極接點180的另一金屬層105?？傊?，圖2展示可為極小的且包括共同漏極、共同柵極以及兩個源極區(qū)及兩個通道的MOS-FET的典型基本單元。其它單元結(jié)構(gòu)可形成于待用于垂直功率MOS-FET中的根據(jù)各種實施例的Epi層中。多個這些單元可一般并聯(lián)地連接以形成功率MOS-FET0在接通狀態(tài)中，通道形成于區(qū)120及區(qū)125的由柵極覆蓋的區(qū)域內(nèi)，自表面分別到達至區(qū)120及區(qū)125中。因此，如由水平箭頭所指示，電流可流動。此特定單元結(jié)構(gòu)需要提供柵極140的足夠?qū)挾纫栽试S此電流變成流動至漏極側(cè)的垂直電流，如由垂直箭頭所指
/Jn ο圖3展示常規(guī)Epi層與根據(jù)各種實施例的經(jīng)改進的Epi層的比較。X軸展示自表面至Epi層110中及至襯底100中的深度。y軸指定摻雜劑濃度。三角形標記的曲線310指定常規(guī)Epi層，而菱形標記的曲 線320指定根據(jù)各種實施例的Epi層。如可看出，各種實施例允許Epi層中的低得多的摻雜劑濃度及較高摻雜的襯底，同時維持開始于約2微米處的朝向襯底的逐漸轉(zhuǎn)變。如圖3中所展示，常規(guī)Epi層及低壓(LP)Epi層皆為純質(zhì)的(無摻雜劑)。LP Epi沉積展示襯底摻雜劑的向上擴散的顯著減少。圖4展示在已執(zhí)行植入及退火之后的所得摻雜劑濃度。三角形標記的曲線310及菱形標記的曲線320對應于圖3中所展示的彼等曲線。正方形標記的曲線410展示在植入及退火之后的LP Epi層。雖然已描繪、描述及參考本發(fā)明的實例實施例界定了本發(fā)明的實施例，但這些參考并不暗示對本發(fā)明的限制，且應推斷無此類限制。如受益于本發(fā)明的所屬領域的技術(shù)人員應想到，能夠?qū)λ沂镜臉说倪M行形式及功能上的顯著修改、變更且存在所揭示的標的的形式及功能上的等效物。本發(fā)明的所描繪及描述的實施例僅為實例，且并不窮盡本發(fā)明的范圍。
權(quán)利要求
1.一種用于在襯底上形成外延層的方法，所述方法包括以下步驟: 形成重度摻雜的硅襯底； 在次大氣壓下在所述重度摻雜的硅襯底上沉積外延層；以及 通過離子植入將摻雜劑植入至所述外延層中以形成輕微摻雜的外延層。
2.根據(jù)權(quán)利要求1所述的方法，其中所述外延層具有約1.0微米至2.0微米的厚度。
3.根據(jù)權(quán)利要求1所述的方法，其中所述外延層具有約1.5微米至2.0微米的厚度。
4.根據(jù)權(quán)利要求1所述的方法，其進一步包括以下步驟: 對所述硅襯底及輕微摻雜的外延層進行植入及退火。
5.根據(jù)權(quán)利要求4所述的方法，其進一步包括: 在所述外延層中形成高崩潰電壓功率場效晶體管FET，其中所述襯底的所述摻雜及所述外延層的所述厚度及摻雜提供所述功率FET的低導通電阻。
6.根據(jù)權(quán)利要求1所述的方法，其中所述外延層經(jīng)輕微摻雜。
7.根據(jù)權(quán)利要求6所述的方法，其中無摻雜劑被添加以用于沉積所述外延層。
8.根據(jù)權(quán)利要求1所述的方法，其中所述襯底是以約IO+19至10+2°的濃度摻雜。
9.根據(jù)權(quán)利要求1所述的方法，其中所述低壓高達50，000(五萬)帕。
10.根據(jù)權(quán)利要求9所述的方法，其中所述低壓為2660帕。
11.一種半導體裝置，其包括: 重度摻雜的硅襯底； 外延層，其在次大氣壓下沉積于所述重度摻雜的硅襯底上，其中通過離子植入將摻雜劑植入至所述外延層中以形成輕微摻雜的外延層。
12.根據(jù)權(quán)利要求11所述的半導體裝置，其中所述外延層具有約1.0微米至2.0微米的厚度。
13.根據(jù)權(quán)利要求11所述的半導體裝置，其中所述外延層具有約1.5微米至2.0微米的厚度。
14.根據(jù)權(quán)利要求11所述的半導體裝置，其中所述硅襯底及所述輕微摻雜的外延層經(jīng)植入及退火。
15.根據(jù)權(quán)利要求14所述的半導體裝置，其中高崩潰電壓功率場效晶體管FET形成于所述外延層中，其中所述襯底的所述摻雜及所述外延層的所述厚度及摻雜提供所述功率FET的低導通電阻。
16.根據(jù)權(quán)利要求11所述的半導體裝置，其中所述外延層經(jīng)輕微摻雜。
17.根據(jù)權(quán)利要求16所述的半導體裝置，其中無摻雜劑被添加以用于所述經(jīng)沉積的外延層。
18.根據(jù)權(quán)利要求11所述的半導體裝置，其中所述襯底是以約IO+19至10+2°的濃度摻雜。
19.根據(jù)權(quán)利要求11所述的半導體裝置，其中所述次大氣壓高達50，000(五萬)帕。
20.根據(jù)權(quán)利要求19所述的半導體裝置，其中所述次大氣壓為2660帕。
全文摘要
一種用于在襯底(100)上形成外延層(110)的方法可具有以下步驟形成重度摻雜的硅襯底；在次大氣壓下在所述重度摻雜的硅襯底上沉積外延層；以及通過離子植入將摻雜劑植入至所述外延層中以形成輕微摻雜的外延層。
文檔編號H01L29/78GK103238207SQ201180056218
公開日2013年8月7日 申請日期2011年11月21日 優(yōu)先權(quán)日2010年11月23日
發(fā)明者格雷戈里·迪克斯, 帕姆·萊瑟伍德 申請人:密克羅奇普技術(shù)公司