專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別涉及碳化硅半導(dǎo)體裝置的反饋電容、導(dǎo)通損耗、開關(guān)損耗的降低。
背景技術(shù)：
在碳化硅半導(dǎo)體裝置中，以往以來要求降低通電時的損耗(導(dǎo)通損耗)，并且降低在裝置的開關(guān)時發(fā)生的損耗(開關(guān)損耗)。作為其解決方法，可以舉出降低依賴于漏電極與柵電極的對置面積的反饋電容的例子。即，有如下手法如專利文獻I所述，通過插入P提取區(qū)域來減少構(gòu)成各單位單元的P基極層與P基極層之間(JFET區(qū)域)的面積。
另外，在作為專利文獻I所示的碳化硅半導(dǎo)體裝置的η溝道DMOS (DoubleDiffused M0S,雙擴散M0S)中，對于構(gòu)成各單位單元的p基極層,通過p提取區(qū)域使單元相互之間部分性地連接，經(jīng)由P提取區(qū)域而與源電極短路。通過具有這樣的構(gòu)造，使被施加到元件的噪聲還能夠經(jīng)由P提取區(qū)域而流入到通往源電極的通路，還能夠提高元件的破壞耐量。進而，在元件整體中，P區(qū)域連續(xù)形成I個區(qū)域，所以局部的P基極層的電位上升被抑制，還能夠提高元件的破壞耐量。專利文獻I :日本特開平5 - 102487號公報

發(fā)明內(nèi)容
但是，上述P提取區(qū)域是在P基極層的表面附近被連接，并且，從漂移層表面向漂移層里側(cè)的方向延伸，所以存在如下問題各單位單元的實效的溝道寬度減少，并且JFET區(qū)域的一部分減少，雖然與不設(shè)置P提取區(qū)域的情況相比能夠減少反饋電容，但導(dǎo)致溝道電阻以及JFET電阻增加。本發(fā)明是為了解決上述那樣的問題而完成的，其目的在于提供一種半導(dǎo)體裝置，不會導(dǎo)致溝道電阻、JFET電阻增加而能夠降低反饋電容，降低導(dǎo)通損耗、開關(guān)損耗。本發(fā)明涉及的半導(dǎo)體裝置，具備第I導(dǎo)電類型的半導(dǎo)體基板;第I導(dǎo)電類型的漂移層，形成于所述半導(dǎo)體基板表面上；第2導(dǎo)電類型的第I阱區(qū)域，在所述漂移層表面選擇性地形成了多個；第I導(dǎo)電類型的源極區(qū)域，是在各所述第I阱區(qū)域表面選擇性地形成的區(qū)域，將由該區(qū)域和所述漂移層夾住的各所述第I阱區(qū)域表面規(guī)定為溝道區(qū)域；柵電極，從所述溝道區(qū)域上到所述漂移層上，隔著絕緣膜而形成；多個第2導(dǎo)電類型的第2阱區(qū)域，在所述柵電極下的所述漂移層內(nèi)部埋設(shè)，并且與相互相鄰的各所述第I阱區(qū)域的各個連接地形成，俯視時覆蓋多個所述第I阱區(qū)域之間的區(qū)域的一部分；源電極，與所述源極區(qū)域連接，并且僅與所述第I以及第2阱區(qū)域中的所述第I阱區(qū)域直接連接地形成；以及漏電極，形成于所述半導(dǎo)體基板背面。根據(jù)本發(fā)明的半導(dǎo)體裝置，由于具備 第I導(dǎo)電類型的半導(dǎo)體基板;第I導(dǎo)電類型的漂移層，形成于所述半導(dǎo)體基板表面上；第2導(dǎo)電類型的第I阱區(qū)域，在所述漂移層表面選擇性地形成了多個；第I導(dǎo)電類型的源極區(qū)域，是在各所述第I阱區(qū)域表面選擇性地形成的區(qū)域，將由該區(qū)域和所述漂移層夾住的各所述第I阱區(qū)域表面規(guī)定為溝道區(qū)域；柵電極，從所述溝道區(qū)域上到所述漂移層上，隔著絕緣膜而形成；多個第2導(dǎo)電類型的第2阱區(qū)域，在所述柵電極下的所述漂移層內(nèi)部埋設(shè)，并且與相互相鄰的各所述第I阱區(qū)域的各個連接地形成，俯視時覆蓋多個所述第I阱區(qū)域之間的區(qū)域的一部分；源電極，與所述源極區(qū)域連接，并且僅與所述第I以及第2阱區(qū)域中的所述第I阱區(qū)域直接連接地形成；以及漏電極，形成于所述半導(dǎo)體基板背面，從而不會導(dǎo)致溝道電阻、JFET電阻增加而能夠降低反饋電容，降低導(dǎo)通損耗、開關(guān)損耗。本發(fā)明的目的、特征、局部方面、以及優(yōu)點根據(jù)以下的詳細說明和附圖將更加明確。


圖I是實施方式I中的碳化硅半導(dǎo)體裝置的俯視圖。 圖2是實施方式I中的碳化硅半導(dǎo)體裝置的基板內(nèi)部的表面附近的俯視圖。圖3是實施方式I中的碳化硅半導(dǎo)體裝置的基板內(nèi)部的俯視圖。圖4是實施方式I中的碳化硅半導(dǎo)體裝置的元件端面中的縱剖面圖。圖5是實施方式I中的碳化硅半導(dǎo)體裝置的元件端面中的縱剖面圖。圖6是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖7是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的變形例的縱剖面圖。圖8是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的變形例的縱剖面圖。圖9是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖10是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的變形例的縱剖面圖。圖11是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖12是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的變形例的縱剖面圖。圖13是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的變形例的縱剖面圖。圖14是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖15是實施方式I中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖16是實施方式I中的碳化硅半導(dǎo)體裝置的俯視圖。圖17是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖18是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖19是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖20是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖21是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖22是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖23是實施方式I中的碳化硅半導(dǎo)體裝置的俯視圖。圖24是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖25是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖26是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖27是實施方式I中的碳化硅半導(dǎo)體裝置的俯視圖。
圖28是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖29是實施方式I中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖30是實施方式I中的碳化硅半導(dǎo)體裝置的上表面的電子顯微鏡照片。圖31是實施方式I中的碳化硅半導(dǎo)體裝置的上表面的電子顯微鏡照片。圖32是示出通過實施方式I制作出的碳化硅半導(dǎo)體裝置中的雜質(zhì)濃度分布的圖。圖33是實施方式2中的碳化硅半導(dǎo)體裝置的俯視圖。圖34是實施方式2中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖35是實施方式2中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。
圖36是實施方式2中的碳化硅半導(dǎo)體裝置的俯視圖。圖37是實施方式2中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖38是實施方式2中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖39是實施方式2中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖40是實施方式2中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖41是實施方式3中的碳化硅半導(dǎo)體裝置的俯視圖。圖42是實施方式3中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖43是實施方式3中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖44是實施方式3中的碳化硅半導(dǎo)體裝置的俯視圖。圖45是實施方式3中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖46是實施方式3中的碳化硅半導(dǎo)體裝置的變形例的俯視圖。圖47是實施方式3中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖48是實施方式3中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖49是實施方式3中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖50是實施方式4中的碳化硅半導(dǎo)體裝置的制造方法中的縱剖面圖。圖51是示出通過實施方式4制作出的碳化硅半導(dǎo)體裝置中的雜質(zhì)濃度分布的圖。(符號說明)20 :半導(dǎo)體基板；21 :漂移層；30 :柵極絕緣膜；31 :場氧化膜；32 :層間絕緣膜；40 JTE區(qū)域;41、41a、41b :第I阱區(qū)域；42 :周邊區(qū)域；43 :第2阱區(qū)域；44 :第3阱區(qū)域；46 ；47 :阱接觸區(qū)域；50 :柵電極；61 :源極接觸孔；62 :阱接觸孔；64 :柵極接觸孔；71、72 :歐姆電極；75 :源極襯墊；76 :柵極布線；77 :漏電極；78 :柵極襯墊；80 :源極區(qū)域；83 :電流擴展層；85 :聞濃度層；86 :電流控制層。
具體實施例方式在以下的記載中，關(guān)于雜質(zhì)的導(dǎo)電類型，一般將η型定義為“第I導(dǎo)電類型”，將P型定義為“第2導(dǎo)電類型”，但也可以是與其相反的定義。<Α.實施方式1><Α — I.結(jié)構(gòu) >圖I是示意性地示出本實施方式I的碳化硅半導(dǎo)體裝置的俯視圖，具體而言是示意性地示出具有開關(guān)元件的碳化硅MOSFET的上表面結(jié)構(gòu)的俯視圖，其中，該開關(guān)元件具備由單元構(gòu)造構(gòu)成的MOS構(gòu)造。
在本裝置的4個側(cè)面中的一個側(cè)面的上端中央部，形成了從外部的控制電路(未圖示)施加?xùn)艠O電壓的柵極襯墊78。另外，在并列配置了多個作為MOSFET的最小單位構(gòu)造的晶胞(unit cell)的活性區(qū)域中，形成了并聯(lián)連接了晶胞的源電極的源極襯墊75。并且，在源極襯墊75的周圍，與柵極襯墊78連接地形成了柵極布線76。對各晶胞的柵電極(未圖示)，通過柵極襯墊78以及柵極布線76供給對柵極襯墊78施加的柵極電壓。另外，在通常的產(chǎn)品中，溫度傳感器以及電流傳感器用的電極形成于半導(dǎo)體元件的情況較多，但有無形成這些電極不對后述本元件的效果造成任何影響。除此之外，柵極襯墊78的位置、個數(shù)以及源極襯墊75的形狀等也根據(jù)MOSFET而可能有各種情形，但這些也與上述電流傳感器用電極等同樣地，不對后述本裝置的效果造成任何影響。圖2是示意性地示出本實施方式I的碳化硅MOSFET的、碳化硅內(nèi)部的最表面附近的俯視圖。在相互孤立的第2導(dǎo)電類型的第I阱區(qū)域41內(nèi)，設(shè)置了第I導(dǎo)電類型的源極區(qū)域80和第2導(dǎo)電類型的阱接觸區(qū)域46。第I阱區(qū)域41群以包圍該第I阱區(qū)域41群的方式被第2導(dǎo)電類型的周邊區(qū)域42 所包圍，進而該周邊區(qū)域42被元件終端的第2導(dǎo)電類型的JTE區(qū)域40所包圍。在周邊區(qū)域42中，設(shè)置了用于與源電極(未圖示)歐姆連接的第2導(dǎo)電類型的阱接觸區(qū)域47。在第I阱區(qū)域41的間隙區(qū)域中存在的是JFET區(qū)域，是在裝置的導(dǎo)通動作時導(dǎo)通電流流過的路徑之一，并且該間隙區(qū)域是決定形成在其上方的柵電極(未圖示)和形成在背面的漏電極(未圖示)之間的電容(反饋電容)的大小的要素之一。另外，在本實施方式I中，記載了如圖2所示晶胞是四邊形且針對列錯開半周期而相互不同地排列的方式，但不限于此，晶胞也可以是長方形或六邊形，即使縱橫等間距地排列，本發(fā)明的效果也不會有任何變化。圖3是示意性地示出本實施方式I的碳化硅MOSFET的、距碳化硅表面某一距離、即第I阱區(qū)域41程度的深度的部位的俯視圖。此處，以相互連接第I阱區(qū)域41的方式，形成了第2導(dǎo)電類型的第2阱區(qū)域43。第2阱區(qū)域43僅設(shè)置于半導(dǎo)體基板內(nèi)部，設(shè)置于JFET區(qū)域的一部分。通過設(shè)置第2阱區(qū)域43，JFET區(qū)域的開口面積減少，所以反饋電容降低。另外，第2阱區(qū)域43被配置成在對元件施加了逆偏置時至少覆蓋在向該基板表面的投影面上柵極電場強度最高的位置，進而其平面構(gòu)造如后所述能夠取各種方式。圖4是示意性地示出圖3所示的A - A’之間的剖面的縱剖面圖，圖5是示意性地不出圖3所不的B — B’之間的劑面的縱劑面圖。如圖4所示，本發(fā)明的碳化硅MOSFET具備第I導(dǎo)電類型的漂移層21，形成于第I導(dǎo)電類型的半導(dǎo)體基板20表面上；歐姆電極72及漏電極77，形成于半導(dǎo)體基板20的背面?zhèn)?；?導(dǎo)電類型的第I阱區(qū)域41，在漂移層21表面選擇性地形成了多個；第I導(dǎo)電類型的源極區(qū)域80，是在第I阱區(qū)域41表面選擇性地形成的區(qū)域，將由該區(qū)域和漂移層21夾住的第I阱區(qū)域41表面規(guī)定為溝道區(qū)域；第2導(dǎo)電類型的阱接觸區(qū)域46，形成于第I阱區(qū)域41以及源極區(qū)域80內(nèi)；第2導(dǎo)電類型的第2阱區(qū)域43，在柵電極50下的漂移層21內(nèi)部埋設(shè)，并且與相互相鄰的第I阱區(qū)域41的各個連接地形成;第2導(dǎo)電類型的周邊區(qū)域42，在漂移層21表面，俯視時包圍包括第I阱區(qū)域41的單元區(qū)域而選擇性地形成，與源電極(源極襯墊75)連接；第2導(dǎo)電類型的阱接觸區(qū)域47，形成于周邊區(qū)域42表面；第2導(dǎo)電類型的JTE區(qū)域40，在漂移層21表面，以包圍周邊區(qū)域42的方式形成；柵極絕緣膜30，在漂移層21表面，以包圍第I阱區(qū)域41以及周邊區(qū)域42的一部分的方式形成；場氧化膜31，形成于未形成柵極絕緣膜30的漂移層21表面；柵電極50，從溝道區(qū)域上到漂移層21上，隔著柵極絕緣膜30以及場氧化膜31形成；層間絕緣膜32，形成于柵電極50以及場氧化膜31上；柵極接觸孔64，貫通層間絕緣膜32而到達柵電極50 ;柵極布線76，形成于柵極接觸孔64上；阱接觸孔62，貫通層間絕緣膜32以及柵電極50，到達形成在阱接觸區(qū)域47上的歐姆電極71 ;源極接觸孔61，貫通層間絕緣膜32以及柵電極50，分別到達形成在阱接觸區(qū)域46上的歐姆電極71 ;以及源極襯墊75，形成于源極接觸孔61上。該源極襯墊75換言之是與源極區(qū)域80連接并且僅與第I阱區(qū)域41和周邊區(qū)域42直接連接而形成的源電極。第2阱區(qū)域43在從第I導(dǎo)電類型的漂移層21的表面離開的位置處與第I阱區(qū)域41和周邊區(qū)域42連接。并且，對于圖2所示的晶胞的配置，具有如圖4以及圖5所示根據(jù)其剖面方向而不同的剖面形狀。
另外，在圖5所示的情況下，與圖4所示的情況相比剖面方向不同，但除了第2阱區(qū)域43未出現(xiàn)在剖面以外，大致相同，所以詳細的說明省略?！碅 - 2.制造方法>接下來，參照圖6 圖15所示的示意性的縱剖面圖，記載本實施方式I的碳化硅半導(dǎo)體裝置、具體而言碳化硅MOSFET的制造方法。另外，在圖6 15所示的縱剖面圖中，示出了不包含元件終端部的、排列了多個晶胞的任意的位置的處、例如圖3的C 一 C’的位置處的縱剖面圖。首先，準備由第I導(dǎo)電類型的碳化硅構(gòu)成的半導(dǎo)體基板20。在半導(dǎo)體基板20中，除了碳化硅以外，也可以使用帶隙比硅大的其他寬帶隙半導(dǎo)體。作為寬帶隙半導(dǎo)體，除了碳化硅以外，例如有GaN、金剛石等。半導(dǎo)體基板20既可以相對c軸方向傾斜8°以下、或者也可以不傾斜，不論具有什么樣的面方位，都不會對本實施方式I的效果造成影響。在半導(dǎo)體基板20的上方具有由外延結(jié)晶生長層(雜質(zhì)濃度例如在I X IO13Cm^l X 1018cm —3的范圍內(nèi)，厚度是4 μ πΓ200 μ m)構(gòu)成的第I導(dǎo)電類型的漂移層21。之后，參照圖6，利用通過光刻而加工的抗蝕劑掩?；蛘哐趸ぱ谀５冗M行雜質(zhì)的離子注入，形成第2導(dǎo)電類型的第I阱區(qū)域41a。另外，在圖6中，為了幫助理解，記載了在晶胞列與該剖面錯開半周期的部位處存在的第I阱區(qū)域41b。對于注入時的半導(dǎo)體基板20，既可以不積極地進行加熱，也可以在200°C ^SOO0C下加熱而進行。另外，作為注入雜質(zhì)，在導(dǎo)電類型是η型的情況下，優(yōu)選氮或者磷，在導(dǎo)電類型是P型的情況下，優(yōu)選鋁或者硼。另外，第I阱區(qū)域41a的深度需要設(shè)定成不超過漂移層21的底面，例如設(shè)為O. 3μπΓ2. Ομ 的范圍內(nèi)的值。另外，第I阱區(qū)域41a的雜質(zhì)濃度超過漂移層21的雜質(zhì)濃度，并且，設(shè)定于例如lX1015cm —，lX1019cm —3的范圍內(nèi)。但是，限于漂移層21的最表面附近，為了提高碳化硅半導(dǎo)體裝置的溝道區(qū)域中的導(dǎo)電性，也可以使第I阱區(qū)域41a的雜質(zhì)濃度低于漂移層21的雜質(zhì)濃度。另外，第I阱區(qū)域41a的分布既可以如圖7所示是在深度方向上橫向擴展多的形狀(倒錐形形狀)，也可以如圖8所示是在深度方向上橫向擴展少的形狀(錐形形狀)。特別是，在作為第I阱區(qū)域41a的分布而以使最表面?zhèn)鹊碾s質(zhì)濃度低、且使里側(cè)濃的方式通過雜質(zhì)的離子注入來形成的情況下，里側(cè)的注入雜質(zhì)向橫向的散射變大，所以易于得到圖7那樣的構(gòu)造。接下來，雖然未圖示，但同樣地通過雜質(zhì)的離子注入來形成第2導(dǎo)電類型的周邊區(qū)域42、第2導(dǎo)電類型的JTE區(qū)域40。另外，如果第I阱區(qū)域41和周邊區(qū)域42的雜質(zhì)濃度以及注入深度相同，則也可以通過一次的照相制版處理來構(gòu)圖(patterning)，在該情況下，實現(xiàn)處理工序數(shù)削減、芯片成本降低，但也可以不同。即，在不對溝道的傳導(dǎo)作出貢獻的周邊區(qū)域42中，以為了防止由于元件的開關(guān)而感應(yīng)出的電荷導(dǎo)致的電位發(fā)生所致的元件破壞而提高第2導(dǎo)電類型的導(dǎo)電率的目的，也可以以更高的濃度注入第2導(dǎo)電類型的雜質(zhì)。另外，如圖4所示，周邊區(qū)域42和JTE區(qū)域40在漂移層21內(nèi)被連接。另外，如圖4所示，第I阱區(qū)域41和周邊區(qū)域42也可以在漂移層21內(nèi)不直接連接。接下來，如圖9所示，利用通過光刻而加工的抗蝕劑掩?；蛘哐趸ぱ谀５葋磉M行雜質(zhì)的離子注入，形成第2導(dǎo)電類型的第2阱區(qū)域43。第2阱區(qū)域43的深度設(shè)定成不超過漂移層21的底面，例如設(shè)為O. 3μπΓ3. Oym的范圍內(nèi)的值。第2阱區(qū)域43的雜質(zhì)濃 度超過漂移層21的雜質(zhì)濃度，并且，設(shè)定為例如IX 1015cm_3 l X 1021cm —3的范圍內(nèi)，更優(yōu)選設(shè)定為lX1016Cm_，lX1019Cm —3的范圍內(nèi)。第2阱區(qū)域43的雜質(zhì)濃度也可以與第I阱區(qū)域41的雜質(zhì)濃度不同。第2阱區(qū)域43既可以如圖9所示形成在與第I阱區(qū)域41相同的深度，也可以如圖10所示形成得比第I阱區(qū)域41a更深。但是，在圖10中，第I阱區(qū)域41a和第2阱區(qū)域43也在第I阱區(qū)域41a的下部被連接。另外，第2阱區(qū)域43形成于第I阱區(qū)域41a、41b之間的JFET區(qū)域，但對于其平面配置以及構(gòu)造后述。第2阱區(qū)域43不與第I阱區(qū)域41a同時形成。另外，第2阱區(qū)域43形成為對第I阱區(qū)域41a和周邊區(qū)域42進行連接。接下來，如圖11所示，利用通過光刻而加工的抗蝕劑掩?；蛘哐趸ぱ谀５葋磉M行雜質(zhì)的離子注入，形成第I導(dǎo)電類型的源極區(qū)域80、第I導(dǎo)電類型的場阻擋區(qū)域(未圖示)。關(guān)于第I導(dǎo)電類型的源極區(qū)域80的深度，設(shè)定成其底面不超過第I阱區(qū)域41的底面，其雜質(zhì)濃度的值超過第I阱區(qū)域41的雜質(zhì)濃度的值，并且其值設(shè)定為例如I X IO17cm-3 I X IO21Cm —3的范圍內(nèi)的值。進而，為了實現(xiàn)第I阱區(qū)域41、周邊區(qū)域42和源極襯墊75的良好的金屬接觸，通過離子注入來形成第I阱區(qū)域41、具有比周邊區(qū)域42的雜質(zhì)濃度高的第2導(dǎo)電類型的雜質(zhì)濃度的阱接觸區(qū)域46、阱接觸區(qū)域47 (未圖示)。另外，優(yōu)選在150°C以上的基板溫度下執(zhí)行該離子注入。通過設(shè)為這樣的溫度范圍，形成薄層電阻(sheet resistance)低的第2導(dǎo)電類型的層。另外，在圖11至圖15中，在第I阱區(qū)域41b中也與第I阱區(qū)域41a同樣地形成源極區(qū)域80以及阱接觸區(qū)域46，但此處為了幫助理解而未圖示。另外，也可以在緊接著其之后、或者此前的注入工序的某處、或者此前的注入工序的開始，如圖12所示，在基板整面對第I導(dǎo)電類型的雜質(zhì)進行離子注入，在柵電極50下的漂移層21表面，形成具有比漂移層21的雜質(zhì)濃度高的雜質(zhì)濃度的作為第I導(dǎo)電類型的第2雜質(zhì)區(qū)域的高濃度層85，也可以如圖13所示，利用通過光刻而加工的抗蝕劑掩?；蛘哐趸ぱ谀５葘FET區(qū)域進行第I導(dǎo)電類型的雜質(zhì)的離子注入，形成作為第I導(dǎo)電類型的第2雜質(zhì)區(qū)域的電流控制層86。它們都能夠降低JFET區(qū)域的電阻，所以能夠降低本裝置的導(dǎo)通電阻。另外，高濃度層85以及電流控制層86的雜質(zhì)濃度比第I阱區(qū)域41內(nèi)的第2導(dǎo)電類型的最大雜質(zhì)濃度低，比第2阱區(qū)域43內(nèi)的第2導(dǎo)電類型的最大雜質(zhì)濃度低，比漂移層21內(nèi)的第I導(dǎo)電類型的雜質(zhì)濃度高。其值設(shè)定為例如lX1016Cm，lX1018Cm —3的范圍內(nèi)，其深度方向的濃度分布也可以不一樣。進而，高濃度層85以及電流控制層86即使比第2阱區(qū)域43的最表面深度淺也起到JFET電阻的降低效果，但也可以如圖12以及圖13所示形成至比第I阱區(qū)域41的深度更深處。在該情況下，JFET電阻減少，并且JFET區(qū)域的擴展電阻減少，從而碳化硅半導(dǎo)體裝置的導(dǎo)通電阻減少。特別是，如果是圖12所示的高濃度層85比第I阱區(qū)域41的深度更深地形成的構(gòu)造，還具有使逆偏置施加時的第I阱區(qū)域41與漂移層21之間的雪崩擊穿更穩(wěn)定地引起的效果。另外，也可以在進行圖6所示的離子注入之前，在漂移層21上外延生長高濃度層85。進而，也可以形成聞濃度層85和電流控制層86這兩方。
之后，在氬或者氮等惰性氣體氣氛、或者真空中，在1500°C 2200°C的范圍內(nèi)的溫度下以O(shè). 5分鐘飛O分鐘的范圍內(nèi)的時間進行熱處理，從而注入的雜質(zhì)電氣地活性化。在該熱處理時，也可以在用由碳構(gòu)成的膜覆蓋了漂移層21的表面、或者漂移層21的表面和半導(dǎo)體基板20的背面和端面的狀態(tài)下進行。由此，能夠防止在熱處理時由于裝置內(nèi)的殘留水分、殘留氧等所致的蝕刻而漂移層21的表面發(fā)生粗糙。接下來，在通過熱氧化形成硅氧化膜、以及利用氟酸去除該氧化膜從而去除表面變質(zhì)層而得到清潔的面之后，通過CVD法等堆積場氧化膜31并進行構(gòu)圖(未圖示)，其中，場氧化膜31僅使活性區(qū)域開口并用硅氧化膜覆蓋其以外的區(qū)域。場氧化膜31的膜厚是O. 5 μ m 2 μ m即可。接下來，如圖14所示，例如在熱氧化法或者堆積法或者它們之后，通過NO、N2O等氮化氣體氣氛、氨氣氛中的熱處理，形成柵極絕緣膜30。然后，通過CVD法對成為柵電極材料的多晶硅進行堆積，并通過光刻以及干蝕刻對柵電極50進行構(gòu)圖，得到如圖所示的構(gòu)造。在該多晶硅中，優(yōu)選包含磷、硼而具有低薄層電阻。磷、硼既可以在多晶硅的制膜中取入，也可以通過離子注入和其之后的熱處理進行活性化。進而，該柵電極也可以是多晶硅和金屬以及金屬間化合物的多層膜。接下來，如圖15所示，在通過CVD法等堆積了層間絕緣膜32之后，例如通過干蝕刻法，利用源極襯墊75形成應(yīng)在之后充填的源極接觸孔61、阱接觸孔62 (未圖示)。此處，也可以利用柵極布線76 (未圖示)，同時形成應(yīng)在之后充填的柵極接觸孔64 (未圖示)。由此，能夠簡化工藝工序，能夠削減芯片制造時的成本。接下來，在層間絕緣膜32被開口的源極接觸孔61、阱接觸孔62 (未圖示)的、碳化硅出現(xiàn)的部分，形成歐姆電極71。歐姆電極71被用于形成源極區(qū)域80與阱接觸區(qū)域46、阱接觸區(qū)域47 (未圖示)的歐姆接觸。作為該歐姆電極71的形成方法，在基板整面制作了以Ni為主的金屬膜之后,通過60(Tll00°C下的熱處理,在與碳化娃之間形成娃化物,通過使用了硝酸、硫酸、鹽酸、與這些的過氧化氫水的混合液等的濕蝕刻，去除殘留在層間絕緣膜32上的以Ni為主的金屬膜，從而可以形成歐姆電極71。另外，在形成歐姆電極71的過程中，也可以在半導(dǎo)體基板20的背面制作了同樣的金屬膜之后，進行熱處理來形成背面的歐姆電極72。由此，在碳化硅的半導(dǎo)體基板20與之后制膜的漏電極77之間形成良好的歐姆接觸。另外，歐姆電極71既可以全部由同一金屬間化合物構(gòu)成，也可以由分別適合于P型η型的各個金屬間化合物構(gòu)成。即，這是因為，歐姆電極71具有相對第I導(dǎo)電類型的源極區(qū)域80充分低的歐姆接觸電阻，這對所制作的MOSFET的導(dǎo)通電阻降低是重要的，但同時針對第2導(dǎo)電類型的阱接觸區(qū)域46、阱接觸區(qū)域47 (未圖示)，為了改善內(nèi)置于MOSFET而制作的體二極管的正向特性，也要求低接觸電阻。這能夠通過使用照相制版技術(shù)分別進行金屬膜的構(gòu)圖來實現(xiàn)。另外，也可以在去除了殘留在層間絕緣膜32上的以Ni為主的金屬膜之后，再次進行熱處理。此處，通過在比前面的熱處理更高的溫度下進行，形成接觸電阻更低的歐姆接觸。另外，如果在前面的工序中形成了柵極接觸孔64 (未圖示)，則在存在于柵極接觸孔64的底面的柵電極50形成硅化物層。如果在前面的工序中未形成柵極接觸孔64，則接下來通過照相制版和蝕刻，利用柵極布線76 (未圖示)形成應(yīng)在之后充填的柵極接觸孔64。
接下來，通過濺射法、蒸鍍法，形成Al、Cu、Ti、Ni、Mo、W、Ta、它們的氮化物、它們的層疊膜、由它們的合金構(gòu)成的布線金屬，之后進行構(gòu)圖，從而形成柵極布線76、柵極襯墊78(參照圖I)、源極襯墊75。進而，通過在背面的歐姆電極72上形成Ti、Ni、Ag、Au等金屬膜而形成漏電極77，由此圖15所示的碳化硅MOSFET完成。另外，本工序中的包括終端區(qū)域的剖面構(gòu)造如圖4以及圖5所示。另外，雖然未圖示，但也可以用氮化硅膜、聚酰亞胺等保護膜來覆蓋表面?zhèn)取Ｋ鼈冊跂艠O襯墊78以及源極襯墊75的適當(dāng)?shù)奈恢锰幈婚_口，使得能夠與外部的控制電路進行連接?！碅 —3.動作〉接下來，記載通過本實施方式制作的碳化硅半導(dǎo)體裝置的動作、和第2阱區(qū)域43的平面配置。在本實施方式I的碳化硅半導(dǎo)體裝置中，構(gòu)成MOSFET的多個晶胞、和包圍它們的pn 二極管電氣地并聯(lián)連接。對于該晶胞的平面的配置，包括例如圖2所示的部分而在圖16^18中示出。圖16 18示出漂移層21的最表面附近的一部分，在圖16中，相互不同地配置了圖I飛所示的四邊形單元，在圖17中，等間隔地配置了四邊形單元，在圖18中，以最密充填方式配置了六邊形單元。在第I阱區(qū)域41的間隙中存在漂移層21，在其正上方，存在柵極絕緣膜30以及柵電極50 (參照圖4)。但是，已知柵電極和漏電極之間的反饋電容與該間隙區(qū)域的面積大致成比例，并且，反饋電容越大，MOSFET的開關(guān)動作時的損耗(開關(guān)損耗)越大。如果觀察圖15的用D所包圍的區(qū)域，則在成對的第I阱區(qū)域41 a、4 Ib的間隙中存在第2阱區(qū)域43，從而具有實效的該間隙區(qū)域的面積減少、反饋電容變小的效果。即，能夠降低開關(guān)損耗。敘述該第2阱區(qū)域43的平面配置。在晶胞中具有圖2以及圖16 18所示的單元構(gòu)造的縱型的MOSFET中，在保持對漏電極77施加了逆偏置的截止?fàn)顟B(tài)時，在存在于JFET區(qū)域正上方的MOS構(gòu)造的柵極絕緣膜30中感應(yīng)出高電場。電場最高的部位是從第I阱區(qū)域41向JFET區(qū)域延伸的耗盡層產(chǎn)生的屏蔽效果變?nèi)醯摹⒃趫D16 18中分別用E表示的地點。即，是覆蓋與鄰接的多個第I阱區(qū)域41的距離的總和為最小的俯視時的位置那樣的地點。特別是，在實際的制造工藝中，依賴于照相制版中的抗蝕劑圖案精度，如圖19 21分別所示，第I阱區(qū)域41等圖案的角常常帶有圓角。因此，地點E處的電場強度比圖16 18所示的情況更高。圖30示出其樣子。圖30是剛剛注入了形成第I阱區(qū)域41的Al之后的碳化硅半導(dǎo)體表面的電子顯微鏡照片。由于雖然使用了角尖的正方形的鉻掩模(省略)圖案，但在照相制版后的抗蝕劑圖案中角帶有半徑O. 5μπι左右的圓角，所以已知對第I阱區(qū)域41也反映其而形成了帶有圓角的構(gòu)造的樣子。因此，在用第2導(dǎo)電類型的層來覆蓋包括E的附近時，使施加到柵極絕緣膜30的電場減弱，從柵極絕緣膜30的可靠性確保的觀點來看也是優(yōu)選的。圖22 25示出覆蓋該地點E并且使第I阱區(qū)域41相互連接的第2 阱區(qū)域43的平面的配置(向基板表面的投影圖)。圖26 29分別示出與它們對應(yīng)的實際的配置。在交替配置了圖22、圖23所示的四邊形單元的情況下，為了包括對第I阱區(qū)域41的單元的鄰接的2個區(qū)域的頂點和對置的單元的中央進行連接的三角形的重心位置Ε，舉出圖22所示的四邊形、圖23所示的三角形的第2阱區(qū)域43。在第2阱區(qū)域43的面積中，由于圖22的第2阱區(qū)域43的面積大，所以反饋電容的降低效果大，另一方面，由于在圖23中屏蔽JFET區(qū)域的區(qū)域少，所以能夠抑制JFET區(qū)域的導(dǎo)通動作時的電阻增加。在圖24的四邊形單元以及圖25的六邊形單元中，為了包括對第I阱區(qū)域41的單元的鄰接的4個或者3個區(qū)域的頂點進行連接的四邊形或者三角形的重心位置，舉出圖24所示的四邊形、圖25所示的三角形。圖31示出實際上制作出圖27的構(gòu)造的碳化硅半導(dǎo)體表面的電子顯微鏡照片。針對帶有圓角的四邊形的第I阱區(qū)域41，在鄰接的第I阱區(qū)域41之間形成三角形的第2阱區(qū)域43，第2阱區(qū)域43使第I阱區(qū)域41相互連接。通過配置第2阱區(qū)域43，能夠抑制由于第I阱區(qū)域41的角帶有圓角而地點E (參照圖23)處的電場強度上升，并且降低反饋電容。本發(fā)明的特征點在于，如圖22 圖25所示，通過第2阱區(qū)域43連接第I阱區(qū)域41，從而起到如下效果由于反饋電容降低、向柵極絕緣膜30的高電場施加被抑止而可靠性提高，進而由于體二極管的接合面積增加而正向電流增加等。進而，如圖4、圖5、圖15所示，第2阱區(qū)域43不存在于漂移層21的最表面，由此不會使導(dǎo)通電阻大幅增大的情況下能夠降低反饋電容。如果圖22 圖25所示的第2阱區(qū)域43延伸至漂移層21的最表面，則通過第I阱區(qū)域41和源極區(qū)域80以及JFET區(qū)域使在表面形成的溝道的一部分在第2導(dǎo)電類型區(qū)域中阻塞，從而減少每個單位單元面積的溝道寬度，進而搶奪在JFET區(qū)域中在導(dǎo)通動作時通過柵極電場感應(yīng)出的載流子的生成區(qū)域，從而使導(dǎo)通電阻增加。本發(fā)明的特征在于，第2阱區(qū)域43不存在于漂移層21的表面，所以不會發(fā)生這樣的問題，從而不會使導(dǎo)通電阻大幅增大的情況下能夠降低反饋電容。對于這樣的第2阱區(qū)域43的構(gòu)造，如圖32的數(shù)值計算結(jié)果所示，通過對由碳化硅構(gòu)成的漂移層21例如注入700keV的Al，從而能夠制造出具有JFET區(qū)域的η型層、并且深度大概O. 3 μ πΓ . O μ m為止形成p型層、進而從I. O μ m起向里側(cè)形成η型層這樣的構(gòu)造。此處，圖的縱軸表示Al濃度，橫軸表示從表面起的深度(nm)。以不延伸至漂移層21的最表面為止的方式，形成P型層。另外，在本計算中，將漂移層的雜質(zhì)濃度設(shè)為2X1016cnT3。特別是，碳化硅中的雜質(zhì)的熱擴散比以往的硅中的熱擴散少，且即使實施高溫的活性化熱處理，也大體上保持注入時的分布，熱擴散所致的雜質(zhì)濃度的平滑化被抑止，所以容易制作圖Γ5,圖6 15所示的第2阱區(qū)域43的構(gòu)造?！碅 —4.效果〉根據(jù)本發(fā)明的實施方式I，在半導(dǎo)體裝置中，具備第I導(dǎo)電類型的半導(dǎo)體基板20 ；第I導(dǎo)電類型的漂移層21，形成于半導(dǎo)體基板20表面上；第2導(dǎo)電類型的第I阱區(qū)域41，在漂移層21表面選擇性地形成了多個;第I導(dǎo)電類型的源極區(qū)域80，是在各第I阱區(qū)域41表面選擇性地形成的區(qū)域，將由該區(qū)域和漂移層21夾住的各第I阱區(qū)域41表面規(guī)定為溝道區(qū)域；柵電極50，從溝道區(qū)域上到漂移層21上，隔著作為絕緣膜的柵極絕緣膜30而形 成；多個第2導(dǎo)電類型的第2阱區(qū)域43，在柵電極50下的漂移層21內(nèi)部埋設(shè)，并且與相互相鄰的各第I阱區(qū)域41的各個連接而形成，俯視時覆蓋多個第I阱區(qū)域41之間的區(qū)域的一部分；源電極，與源極區(qū)域80連接，并且僅與第I以及第2阱區(qū)域41、43中的第I阱區(qū)域41直接連接而形成；以及漏電極77，形成于半導(dǎo)體基板20背面，從而在不成為溝道區(qū)域的位置形成第2阱區(qū)域43，不會由于溝道寬度減少而使溝道電阻、JFET電阻增加，能夠降低反饋電容，降低半導(dǎo)體裝置的導(dǎo)通損耗、開關(guān)損耗。另外，根據(jù)本發(fā)明的實施方式1，在半導(dǎo)體裝置中，在第I阱區(qū)域41和第2阱區(qū)域43中，第2導(dǎo)電類型的雜質(zhì)濃度分布不同，從而不會對溝道特性造成影響而能夠降低反饋電容。另外，根據(jù)本發(fā)明的實施方式I，在半導(dǎo)體裝置中，第2阱區(qū)域43形成為覆蓋與自身所連接的多個第I阱區(qū)域41的距離的總和為最小的俯視時的位置，從而在逆偏置時向柵極絕緣膜30的高電場施加被抑制，柵極絕緣膜30的可靠性提高。另外，根據(jù)本發(fā)明的實施方式1，在半導(dǎo)體裝置中，在柵電極50下的漂移層21表面，還具備具有比漂移層21的雜質(zhì)濃度高的雜質(zhì)濃度的作為第I導(dǎo)電類型的第2雜質(zhì)區(qū)域的高濃度層85、電流控制層86，從而能夠降低JFET區(qū)域的電阻。另外，根據(jù)本發(fā)明的實施方式1，在半導(dǎo)體裝置中，由寬帶隙半導(dǎo)體構(gòu)成半導(dǎo)體基板20，從而耐電壓性提高，容許電流密度變高，所以能夠使半導(dǎo)體裝置小型化。另外，電力損耗變低，所以能夠使半導(dǎo)體裝置高效化?！碆.實施方式2>〈B — I.結(jié)構(gòu)〉圖33 35是示出本實施方式2的碳化硅半導(dǎo)體裝置、具體而言碳化硅MOSFET的晶胞的圖，圖36 40是示出本實施方式2的碳化硅半導(dǎo)體裝置、具體而言碳化硅MOSFET的晶胞和第2阱區(qū)域43的平面配置的圖(向基板表面的投影圖)。在本實施方式2中，由漂移層21表面中的第I阱區(qū)域41和源極區(qū)域80的間隙定義的溝道長度在晶胞內(nèi)的到處都相同。S卩，在圖33所示的四邊形的晶胞的角部，根據(jù)以地點J為中心的90°的圓弧圖案(半徑rl以及半徑r2)分別形成第I阱區(qū)域41以及源極區(qū)域80。另外，在圖34所示的六邊形的晶胞的角部，根據(jù)以地點J為中心的60°的圓弧圖案(半徑rl以及半徑r2)分別形成第I阱區(qū)域41以及源極區(qū)域80。
進而，在圖35所示的圓形的晶胞中，根據(jù)以成為晶胞的中心的地點J為中心的圓弧圖案(半徑rl以及半徑r2)分別形成第I阱區(qū)域41以及源極區(qū)域80?！碆 — 2.動作 >通過形成這樣的第I阱區(qū)域41以及源極區(qū)域80，晶胞內(nèi)的溝道長度被均勻化。在以往的例如圖16所示的正方形的晶胞的角部，與角部以外的場所相比，第I阱區(qū)域41與源極區(qū)域80的間隙最大長I. 41倍，該部分中的溝道電阻變高。進而，在角的頂點附近，距形成角的二邊(二個方向)的距離變得最短而發(fā)生電流集中。即，在角部，導(dǎo)通電流的分布不均勻，從元件可靠性的觀點來看存在問題。在本實施方式的晶胞構(gòu)造中，溝道長度在晶胞內(nèi)的到處都是恒定，所以不會發(fā)生過度的電流集中，起到提高元件的可靠性的效果。另外，對于這樣的第I阱區(qū)域41以及源極區(qū)域80的形成方法，既可以通過分別使用了各自掩模的雜質(zhì)的離子注入來進行，也可以在使用了第I阱區(qū)域41的掩模的阱注入處理之后，使掩模變粗溝道長度的量而作為源極注入的掩模，也可以在使用了源極區(qū)域80的掩模的源極注入處理之后，變細溝道長度的量而作為阱注入的掩模。例如，針對使用了多晶 硅的阱注入掩模，在注入處理之后實施氧化處理來在多晶硅的周圍形成熱氧化膜而作為復(fù)合掩模進行源極注入，從而能夠?qū)崿F(xiàn)與體積增加量對應(yīng)的溝道長度。另外，針對使用了硅氧化膜、光致抗蝕劑的源極注入掩模，在注入處理之后，進行氧化膜、抗蝕劑的各向同性蝕刻之后，進行阱注入，從而能夠?qū)崿F(xiàn)與體積減少量對應(yīng)的溝道長度。這樣的溝道長度決定的自對準手法在針對晶胞的中心對稱性優(yōu)良的圖35所示的圓形的晶胞構(gòu)造中，實現(xiàn)恒定的溝道長度的方面更有效果。這是因為，在通過氧化、蝕刻等化學(xué)性的手法進行注入掩模的構(gòu)造變形的情況下，在角部和直線部分中反應(yīng)速度不同的現(xiàn)象常常發(fā)生，所以未必在全方位以相同長度體積增加或者體積減少，作為結(jié)果，導(dǎo)致溝道長度的失衡。另外，如果在比第I阱區(qū)域41小的源極區(qū)域80中圖33和圖34所示的四邊形以及六邊形的角部的曲率半徑是O. 5μπι以上，則按照以往的照相制版技術(shù)能夠充分分辨。另夕卜，如果使曲率半徑過大，則與四邊形以及六邊形各自的溝道寬度相比減少幅度變大，使溝道電阻增大，所以作為源極區(qū)域80的曲率半徑設(shè)為2. Oym左右即可。另外，為了使溝道長度恒定，也考慮如下晶胞構(gòu)造使四邊形的源極區(qū)域80的角部原樣地保持90°、或者使六邊形的源極區(qū)域的角部原樣地保持120°而不附加圓角，僅使第I阱區(qū)域41的角部帶有圓角。但是，如實施方式I所述，不易將上述那樣的銳角圖案制作為注入掩模，如圖30所示，常常帶有圓角，作為結(jié)果，溝道長度并不成為恒定。例如，即使形成了銳角圖案的注入掩模，導(dǎo)通電流也集中到源極區(qū)域80的角部，從可靠性的觀點來看是不優(yōu)選的。另外，在使圖33 35所示的第I阱區(qū)域41那樣的角部帶有圓角的晶胞構(gòu)造中，如圖36 40所示，與沒有圓角的構(gòu)造相比，第I阱區(qū)域的間隙(JFET長度)在一部分中增加，對JFET開口區(qū)域施加的電場有可能增加。此處，通過配置本發(fā)明所述的第2阱區(qū)域43，起到如下效果抑制高電場施加，抑制柵極氧化膜的可靠性劣化。通過本構(gòu)造，反饋電容被降低，并且體二極管的接合面積增加，從而當(dāng)然能實現(xiàn)體二極管的正向電流的增加?！碆 — 3.效果〉根據(jù)本發(fā)明的實施方式2，在半導(dǎo)體裝置中，第I阱區(qū)域41與源極區(qū)域80的間隙在漂移層21表面的到處都相同，所以導(dǎo)通動作時的溝道區(qū)域的導(dǎo)通電流分布被均勻化，元件的可靠性提高。另外，根據(jù)本發(fā)明的實施方式2，在半導(dǎo)體裝置中，在第I阱區(qū)域41是圓形的情況下，針對晶胞的中心，對稱性優(yōu)良，所以能夠通過使用自對準手法形成掩模，來實現(xiàn)恒定的溝道長度。〈C.實施方式3>〈C— I.結(jié)構(gòu)〉圖41 43是示出本實施方式3的碳化硅半導(dǎo)體裝置、具體而言碳化硅MOSFET的晶胞的平面配置的圖(向基板表面的投影圖)。在本實施方式3中，還具備第3阱區(qū)域44，該第3阱區(qū)域44埋設(shè)于孤立的多個第2阱區(qū)域43之間的漂移層21內(nèi)部，并且與相互相鄰的各第2阱區(qū)域43的各個連接地形成。 此處，第3阱區(qū)域44存在于JFET區(qū)域或者其下方，不存在于漂移層21表面。另夕卜，存在于與第2阱區(qū)域43相同的深度、或者存在于比第2阱區(qū)域43更深。即，第3阱區(qū)域44不與第I阱區(qū)域41直接連接。進而，第3阱區(qū)域44不與周邊區(qū)域42直接連接。〈C — 2.動作〉通過形成這樣的第3阱區(qū)域44，反饋電容進一步降低，從而實現(xiàn)了開關(guān)損耗的降低。另外，體二極管的接合面積進一步增加，從而實現(xiàn)了正向電流的增加。另外，通過設(shè)為第2阱區(qū)域43與第I阱區(qū)域41在底面附近相接，第3阱區(qū)域44在第2阱區(qū)域43的底面附近相接那樣的構(gòu)造，從而緩和了由于插入第3阱區(qū)域44而引起的JFET區(qū)域的狹窄化。S卩，第I阱區(qū)域41與第3阱區(qū)域44的間隙向基板里側(cè)方向擴展，所以能夠防止JFET電阻大幅增加。進而，設(shè)為如圖4Γ46所示的在向基板表面的投影圖中觀察時的第3阱區(qū)域44的配置、即設(shè)為JFET區(qū)域被第3阱區(qū)域44全部埋入的構(gòu)造，也能夠進一步降低反饋電容，所以是有效果的。在圖47 49中，詳細說明圖45的平面構(gòu)造。圖47 49示出圖45中的F — F，之間、G — G’之間、H - H’之間的剖面構(gòu)造。即，第2阱區(qū)域43如圖48所示與第I阱區(qū)域41在其下方連接。第3阱區(qū)域44如圖49所示與第2阱區(qū)域43在其下方連接。如圖47所示，JFET開口區(qū)域的投影面被其下方的第3阱區(qū)域44所覆蓋，但如圖47的K所示，也可以在第I阱區(qū)域41與第3阱區(qū)域44之間設(shè)置間隙而配置JFET開口區(qū)域。由此，導(dǎo)通電流流過該間隙，所以不會產(chǎn)生元件不導(dǎo)通的缺陷，能夠大幅降低反饋電容。另外，立體地擴展JFET區(qū)域的開口區(qū)域，能夠降低導(dǎo)通電阻。另外，在圖47 49中示出的結(jié)構(gòu)，除了具有第3阱區(qū)域44的這點以外，與實施方式I所示的結(jié)構(gòu)相同，所以省略其他結(jié)構(gòu)的詳細說明?！碈 — 3.效果〉根據(jù)本發(fā)明的實施方式3，在半導(dǎo)體裝置中，具備多個第2阱區(qū)域43，還具備在多個第I阱區(qū)域41之間的漂移層21內(nèi)部埋設(shè)并且與相互相鄰的各第2阱區(qū)域43的各個連接地形成的第2導(dǎo)電類型的第3阱區(qū)域44，從而能夠降低反饋電容和開關(guān)損耗，并且能夠增大體二極管的導(dǎo)通電流。另外，根據(jù)本發(fā)明的實施方式3，在半導(dǎo)體裝置中，第3阱區(qū)域44的上表面比第I阱區(qū)域41的下表面形成于下方，從而能夠立體地擴展JFET區(qū)域的開口區(qū)域，所以能夠降低導(dǎo)通電阻。另外，根據(jù)本發(fā)明的實施方式3，在半導(dǎo)體裝置中，第2阱區(qū)域43以及第3阱區(qū)域44形成為俯視時覆蓋多個第I阱區(qū)域41之間的區(qū)域的全部，從而能夠進一步降低反饋電容?！碊.實施方式4>〈D — I.結(jié)構(gòu)〉圖50是示出本實施方式4的碳化硅半導(dǎo)體裝置、具體而言碳化硅MOSFET的晶胞的剖面構(gòu)造的圖。
在本實施方式4中，其特征在于，在通過注入雜質(zhì)而形成了第2阱區(qū)域43時，原樣地使用在此使用的注入掩模而連續(xù)地注入第I導(dǎo)電類型的雜質(zhì)，由此設(shè)置了作為第I導(dǎo)電類型的第I雜質(zhì)區(qū)域的電流擴展層83。電流擴展層83具有比漂移層21高的雜質(zhì)濃度，具體而言例如在2 X 1013Cm_3 2X IO18CnT3的范圍內(nèi)，其深度不超過漂移層21，最多也就是Iy m。另外，在圖50中示出的結(jié)構(gòu)，除了具有電流擴展層83的這點以外，與實施方式I所示的結(jié)構(gòu)相同，所以省略其他結(jié)構(gòu)的詳細說明。〈D — 2.動作〉通過利用使用了與第2阱區(qū)域43的形成相同的掩模的自匹配的手法來設(shè)置電流擴展層83，從而在導(dǎo)通動作時穿過JFET區(qū)域的電流易于向低電阻的電流擴展層83所存在的橫向擴展，所以能夠降低JFET擴展電阻。特別是，通過第I導(dǎo)電類型的雜質(zhì)注入而形成電流擴展層83，從而由于注入時的橫向擴展效果，即使使用相同的注入掩模，也能夠制作出比第2阱區(qū)域43更向橫向擴展的區(qū)域，所以JFET電阻的降低效果變得更顯著。另外，在注入該第I導(dǎo)電類型的雜質(zhì)時，也可以以相對基板表面從鉛直方向往水平方向稍微傾斜的角度進行注入(傾斜注入)，由此進一步橫向擴展來制作電流擴展層83。這樣的電流擴展層83的擴展構(gòu)造，如圖51的數(shù)值計算結(jié)果所示，在由碳化硅構(gòu)成的漂移層21中，例如通過注入700keV的鋁來形成P型層并通過注入I. 3MeV的氮來形成η+型層，從而能夠制作出大致直至O. 3 μ πΓ . O μ m的深度形成第2阱區(qū)域43、并從此至
I.3 μ m左右形成電流擴展層83這樣的縱構(gòu)造。此處，圖的縱軸表示Al或者N濃度，橫軸表示從表面起的深度(nm)。特別是，碳化硅中的雜質(zhì)的熱擴散比以往的硅中的熱擴散少，即使實施了高溫的活性化熱處理，也能大致保持注入時的分布，熱擴散所致的雜質(zhì)濃度的平滑化被抑止，易于制作圖51所示那樣的構(gòu)造。另外，在形成實施方式3所示的第3阱區(qū)域44時，通過同樣的自匹配的手法，在第3阱區(qū)域44的下方形成第I導(dǎo)電類型的電流擴展層83，也起到同樣的效果?！碊 - 3.效果 >根據(jù)本發(fā)明的實施方式4，在半導(dǎo)體裝置中，還具備作為第I導(dǎo)電類型的第I雜質(zhì)區(qū)域的電流擴展層83，該電流擴展層83形成在第2阱區(qū)域43和/或第3阱區(qū)域44的下方，具有比漂移層21的雜質(zhì)濃度高的雜質(zhì)濃度，從而能夠降低JFET區(qū)域的擴展電阻。另外，對于本實施方式1、2、3、4所示的上述效果，不會由于用于形成其構(gòu)造的制造方法而影響效果。因此，即使使用在本實施方式1、2、3、4中作為一個例子記載的制造方法以外的制造方法來制作本裝置，也不會對前文所述的效果造成影響。以上，詳細公開并記述了本發(fā)明的實施方式，但以上的記述僅例示了能夠應(yīng)用本發(fā)明的局部方面，本發(fā)明不限于此。即，在不脫離本發(fā)明的范圍內(nèi)，能夠考慮針對記述的局部方面的各種修正、變形例。另外，在本發(fā)明中，公開了半導(dǎo)體元件是縱型的MOSFET的情況，但即使通過例如在圖4所示的半導(dǎo)體基板20與背面?zhèn)鹊臍W姆電極72之間設(shè)置由第2導(dǎo)電類型構(gòu)成的集電極層來構(gòu)成具有IGBT的單元區(qū)域的半導(dǎo)體元件，也同樣地起到前文所述的本發(fā)明的效果。因此，本發(fā)明的效力所及的范圍可以說是MOSFET或者IGBT等具有MOS構(gòu)造的作為開關(guān)元件的半導(dǎo)體元件。另外，在本發(fā)明中，將在實施方式1、2、3、4中記載的具有MOS構(gòu)造的半導(dǎo)體元件自身在狹義的意義下定義為“半導(dǎo)體裝置”，除此以外，例如，將把該半導(dǎo)體元件與相對該半導(dǎo)體元件逆并聯(lián)地連接的續(xù)流二極管以及生成并施加該半導(dǎo)體元件的柵極電壓的控制電路等一起搭載于引線框架并封裝而成的逆變器模塊這樣的、嵌入該半導(dǎo)體元件并應(yīng)用而成的功率模塊自身在廣義的意義下也定義為“半導(dǎo)體裝置”。雖然詳細說明了本發(fā)明，但上述說明僅為全部局部方面中的例示，本發(fā)明不限于此。未例示的無數(shù)變形例也不脫離本發(fā)明的范圍而能夠設(shè)想并得到。 產(chǎn)業(yè)上的可利用性本發(fā)明適用于例如逆變器那樣的電力變換器。
權(quán)利要求
1.一種半導(dǎo)體裝置，具備 第I導(dǎo)電類型的半導(dǎo)體基板(20)； 第I導(dǎo)電類型的漂移層(21)，形成于所述半導(dǎo)體基板(20)表面上； 第2導(dǎo)電類型的第I阱區(qū)域(41)，在所述漂移層(21)表面選擇性地形成了多個；第I導(dǎo)電類型的源極區(qū)域(80)，是在各所述第I阱區(qū)域(41)表面選擇性地形成的區(qū)域，將由該區(qū)域和所述漂移層(21)夾住的各所述第I阱區(qū)域(41)表面規(guī)定為溝道區(qū)域；柵電極(50)，從所述溝道區(qū)域上到所述漂移層(21)上，隔著絕緣膜(30)而形成；多個第2導(dǎo)電類型的第2阱區(qū)域(43)，在所述柵電極(50)下的所述漂移層(21)內(nèi)部埋設(shè)，并且與相互相鄰的各所述第I阱區(qū)域(41)的各個連接地形成，俯視時覆蓋多個所述第I阱區(qū)域(41)之間的區(qū)域的一部分； 源電極，與所述源極區(qū)域(80)連接，并且僅與所述第I以及第2阱區(qū)域(41、43)中的所述第I阱區(qū)域(41)直接連接地形成；以及漏電極(77 )，形成于所述半導(dǎo)體基板背面。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于，在所述漂移層(21)表面，還具備第2導(dǎo)電類型的周邊區(qū)域(42)，該周邊區(qū)域(42)俯視時包圍包括多個所述第I阱區(qū)域(41)的單元區(qū)域而選擇性地形成，并與所述源電極連接。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 在所述第I阱區(qū)域(41)和所述第2阱區(qū)域(43)中，第2導(dǎo)電類型的雜質(zhì)濃度分布不同。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 所述第2阱區(qū)域(43)形成為覆蓋距該第2阱區(qū)域自身所連接的多個所述第I阱區(qū)域(41)的距離的總和為最小的俯視時的位置。
5.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 具備多個所述第2阱區(qū)域(43)， 還具備第2導(dǎo)電類型的第3阱區(qū)域，該第3阱區(qū)域在多個所述第I阱區(qū)域(41)之間的所述漂移層(21)內(nèi)部埋設(shè)，并且與相互相鄰的各所述第2阱區(qū)域(43)的各個連接地形成。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 所述第3阱區(qū)域(44)的上表面比所述第I阱區(qū)域(41)的下表面形成于下方。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 所述第2阱區(qū)域(43)以及所述第3阱區(qū)域(44)形成為俯視時覆蓋多個所述第I阱區(qū)域(41)之間的區(qū)域的全部。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于， 還具備第I導(dǎo)電類型的第I雜質(zhì)區(qū)域(83)，該第I雜質(zhì)區(qū)域(83)形成在所述第2阱區(qū)域(43)和/或所述第3阱區(qū)域(44)的下方，具有比所述漂移層(21)的雜質(zhì)濃度高的雜質(zhì)濃度。
9.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 在所述柵電極(50)下的所述漂移層(21)表面，還具備第I導(dǎo)電類型的第2雜質(zhì)區(qū)域(85、86)，該第2雜質(zhì)區(qū)域(85、86)具有比所述漂移層(21)的雜質(zhì)濃度高的雜質(zhì)濃度。
10.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于，所述第I阱區(qū)域(41)與所述源極區(qū)域(80)的間隙在所述漂移層(21)表面的到處都相同。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于， 所述第I阱區(qū)域(41)是圓形。
12.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其特征在于， 所述半導(dǎo)體基板(20)由寬帶隙半導(dǎo)體構(gòu)成。
全文摘要
本發(fā)明的目的在于提供一種反饋電容小、且開關(guān)損耗低的半導(dǎo)體裝置。本發(fā)明的半導(dǎo)體裝置具備半導(dǎo)體基板(20)；漂移層(21)，形成于半導(dǎo)體基板(20)表面上；第1阱區(qū)域(41)，在漂移層(21)表面形成了多個；源極區(qū)域(80)，是形成于各第1阱區(qū)域(41)表面的區(qū)域，將由該區(qū)域和漂移層(21)夾住的各第1阱區(qū)域(41)表面規(guī)定為溝道區(qū)域；柵電極(50)，從溝道區(qū)域上到漂移層(21)上隔著柵極絕緣膜(30)形成；以及第2阱區(qū)域(43)，在柵電極(50)下的漂移層(21)內(nèi)部埋設(shè)，并且與相互相鄰的各第1阱區(qū)域(41)的各個連接地形成。
文檔編號H01L29/78GK102859696SQ20118002096
公開日2013年1月2日 申請日期2011年4月7日 優(yōu)先權(quán)日2010年4月26日
發(fā)明者三浦成久, 中田修平, 大塚健一, 渡邊昭裕, 渡邊寬 申請人:三菱電機株式會社