專利名稱：半導(dǎo)體晶圓及封裝構(gòu)造的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及ー種半導(dǎo)體晶圓及封裝構(gòu)造，特別是有關(guān)于ー種具有雙面電路布局及重布線層的半導(dǎo)體晶圓以及具有由此半導(dǎo)體晶圓切割出的雙面電路芯片的封裝構(gòu)造。
背景技術(shù)：
現(xiàn)今，半導(dǎo)體封裝產(chǎn)業(yè)為了滿足各種高密度封裝的需求，逐漸發(fā)展出各種不同型式的封裝構(gòu)造，其中各種不同的系統(tǒng)封裝(system in package, SIP)設(shè)計(jì)概念常用于架構(gòu)高密度封裝構(gòu)造。一般而言，系統(tǒng)封裝可分為多芯片模塊(multi chip module, MCM)、封裝體上堆疊封裝體(package on package, POP)及封裝體內(nèi)堆疊封裝體(package inpackage,PIP)等。所述多芯片模塊(MCM)是指在同一基板上布設(shè)數(shù)個芯片，在設(shè)置芯片后，再利用同一封裝膠體包埋所有芯片，且依芯片排列方式又可將其細(xì)分為堆疊芯片(stackeddie)封裝或并列芯片(side-by-side)封裝。再者，所述封裝體上堆疊封裝體(POP)的構(gòu)造是指先完成一具有基板的第一封裝體，接著再于第一封裝體的封裝膠體上表面堆疊另ー完整的第二封裝體，第二封裝體會透過適當(dāng)?shù)霓D(zhuǎn)接元件電性連接至第一封裝體的基板上，因而成為ー復(fù)合封裝構(gòu)造。相較之下，所述封裝體內(nèi)堆疊封裝體(PIP)的構(gòu)造則是更進(jìn)一歩利用另一封裝膠體將第二封裝體、轉(zhuǎn)接元件及第一封裝體的原封裝膠體等一起包埋固定在第一封裝體的基板上，因而成為ー復(fù)合封裝構(gòu)造。舉例來說，請參照圖I所示，其掲示一種現(xiàn)有具堆疊芯片的封裝構(gòu)造，其包含一封裝基板11、一第一芯片12、一第二芯片13、數(shù)條第一導(dǎo)線14及數(shù)條第二導(dǎo)線15。所述封裝基板11依序承載所述第一芯片12及第ニ芯片13，其中所述第一芯片12例如為中央處理單元(CPU)的芯片，所述第二芯片13例如為適當(dāng)規(guī)格的記憶體芯片(如DRAM或FLASH)。所述第一芯片12的有源表面朝上，及其背面朝下且貼附于所述封裝基板11上；所述第二芯片13的有源表面朝上，及其背面朝下且貼附于所述第一芯片12的有源表面上。所述第一芯片12及所述第二芯片13分別通過所述第一導(dǎo)線14及第ニ導(dǎo)線15電性連接所述封裝基板11。再者，請參照圖2所示，其掲示另ー種現(xiàn)有多芯片的封裝構(gòu)造，其包含一導(dǎo)線架21、一第一芯片22、一第二芯片23、數(shù)條第一導(dǎo)線24及數(shù)條第二導(dǎo)線25。所述導(dǎo)線架21具有一芯片承座211、數(shù)根第一引腳212及數(shù)根第二引腳213，其中所述第一引腳212及第ニ引腳213交錯排列在所述芯片承座211的至少兩側(cè)。所述第一芯片22例如為中央處理單元(CPU)的芯片，所述第二芯片23例如為適當(dāng)規(guī)格的記憶體芯片(如DRAM或FLASH)。所述第一芯片22的有源表面朝下，及其背面朝上且貼附于所述芯片承座211的下表面；所述第二芯片23的有源表面朝上，及其背面朝下且貼附于所述芯片承座211的上表面。所述第ー芯片22及所述第二芯片23分別通過所述第一導(dǎo)線24及第ニ導(dǎo)線25電性連接所述第一引腳212及第ニ引腳213。雖然，圖I或2的封裝構(gòu)造可以將兩個或以上的芯片整合在同一封裝構(gòu)造中，但其包含的姆ー芯片實(shí)際上皆僅在單一表面(有源表面)上形成電路，至于各芯片的另一表面、(背面)并不具有功能性電路。因此，在芯片等級上，要使每ー芯片的有源表面再進(jìn)ー步提聞電路布局密度并不容易，例如可能受限于晶圓的0. 09或0. 13微米電路制造技術(shù)。另外，在封裝構(gòu)造等級上，要使單一封裝構(gòu)造包含多個芯片并再進(jìn)一步減少其體積或再進(jìn)ー步提高電路布局密度同樣也不容易，例如多個芯片將占用頗多基板或?qū)Ь€架的空間，或必需使用頗多的金線、銅線或錫凸塊，其也會占用不少的有限封裝空間。結(jié)果，目前封裝產(chǎn)業(yè)已無法再設(shè)計(jì)出比多芯片封裝構(gòu)造具有更高電路布局密度的封裝設(shè)計(jì)。故，有必要提供一種半導(dǎo)體晶圓及封裝構(gòu)造，以解決現(xiàn)有技術(shù)所存在的問題。

實(shí)用新型內(nèi)容有鑒于此，本實(shí)用新型提供一種半導(dǎo)體晶圓 及封裝構(gòu)造，以解決現(xiàn)有多芯片封裝技術(shù)所存在的再進(jìn)ー步提高電路布局密度的技術(shù)問題。本實(shí)用新型的主要目的在于提供一種半導(dǎo)體晶圓及封裝構(gòu)造，其首先制作出具有雙面電路布局及重布線層的半導(dǎo)體晶圓，接著再由重新布置排列位置的半導(dǎo)體晶圓切割出雙面電路芯片，因此確實(shí)能利用雙面電路芯片來增加芯片本身的電路層數(shù)及提高封裝構(gòu)造的整體電路布局密度，并進(jìn)而使整個封裝構(gòu)造的體積能順利實(shí)現(xiàn)輕薄短小化。為達(dá)成本實(shí)用新型的前述目的，本實(shí)用新型提供一種半導(dǎo)體晶圓，其中所述半導(dǎo)體晶圓包含數(shù)個雙面電路芯片，具有一第一表面電路層及一第二表面電路層；一絕緣連接區(qū)，連接及支撐所述數(shù)個雙面電路芯片，其中所述數(shù)個雙面電路芯片是呈陣列狀的等距排列在所述絕緣連接區(qū)中；一第一重布線層(redistribution layer, RDL),形成在所述數(shù)個雙面電路芯片及絕緣連接區(qū)的一第一表面上，并具有數(shù)條第一重分布線路以電性連接所述雙面電路芯片的第一表面電路層，且具有數(shù)個裸露的第一焊墊；以及一第二重布線層，形成在所述數(shù)個雙面電路芯片及絕緣連接區(qū)的一第二表面上，并具有數(shù)條第一重分布線路以電性連接所述雙面電路芯片的第二表面電路層，且具有數(shù)個裸露的第二焊墊。在本實(shí)用新型的一實(shí)施例中，所述半導(dǎo)體晶圓選自一娃晶圓，所述雙面電路芯片各為ー娃芯片區(qū)。在本實(shí)用新型的一實(shí)施例中，所述絕緣連接區(qū)為ー環(huán)氧樹脂層。在本實(shí)用新型的一實(shí)施例中，所述第一表面電路層選自中央處理單元(CPU)、邏輯集成電路(logic 1C)、微機(jī)電系統(tǒng)(MEMS)或整合式無源元件裝置(IPD)的表面電路，但也可選自動態(tài)隨機(jī)存取記憶體(DRAM)或閃存記憶體(FLASH)的表面電路。在本實(shí)用新型的一實(shí)施例中，所述第二表面電路層選自動態(tài)隨機(jī)存取記憶體或閃存記憶體的表面電路，但也可選自中央處理單元、邏輯1C、微機(jī)電系統(tǒng)或整合式無源元件裝置的表面電路。再者，本實(shí)用新型提供另ー種半導(dǎo)體封裝構(gòu)造，其中所述半導(dǎo)體封裝構(gòu)造包含至少一雙面電路芯片，其具有—雙面電路芯片，具有一第一表面電路層及一第二表面電路層；一周邊絕緣區(qū)，形成在所述雙面電路芯片的周邊；[0022]一第一重布線層，形成在所述雙面電路芯片及周邊絕緣區(qū)的一第一表面上，并具有數(shù)條第一重分布線路以電性連接所述雙面電路芯片的第一表面電路層，且具有數(shù)個裸露的第一焊墊 '及一第二重布線層，形成在所述雙面電路芯片及周邊絕緣區(qū)的一第二表面上，并具有數(shù)條第一重分布線路以電性連接所述雙面電路芯片的第二表面電路層，且具有數(shù)個裸露的第二焊墊；ー載板，承載所述雙面電路芯片，并具有數(shù)個電性連接部；數(shù)個第一電性連接元件，用以電性連接在所述雙面電路芯片的第一重布線層的第一焊墊以及所述載板的電性連接部之間；以及數(shù)個第二電性連接元件，用以電性連接在所述雙面電路芯片的第二重布線層的第ニ焊墊以及所述載板的電性連接部之間。在本實(shí)用新型的一實(shí)施例中，所述雙面電路芯片各為一硅芯片區(qū)，所述周邊絕緣區(qū)為ー環(huán)氧樹脂層。在本實(shí)用新型的一實(shí)施例中，所述載板選自一封裝基板，所述電性連接部是數(shù)個接墊。在本實(shí)用新型的一實(shí)施例中，所述載板選自ー導(dǎo)線架，所述電性連接部是數(shù)個引腳。在本實(shí)用新型的一實(shí)施例中，所述第一電性連接元件選自打線(wirebonding)エ藝使用的數(shù)條金線或銅線?；蛘?，所述第一電性連接元件選自倒裝芯片(flip chip,FC)エ藝使用的數(shù)個錫凸塊(bumps)、金凸塊或銅柱狀(Cu pillar)凸塊。 在本實(shí)用新型的一實(shí)施例中，所述第二電性連接元件選自打線エ藝使用的數(shù)條金線或銅線。或者，所述第二電性連接元件選自倒裝芯片エ藝使用的數(shù)個錫凸塊、金凸塊或銅柱狀凸塊。

圖I是ー現(xiàn)有具堆疊芯片的封裝構(gòu)造的示意圖。圖2是另ー現(xiàn)有多芯片的封裝構(gòu)造的示意圖。圖3A、3B、3C及3D是本實(shí)用新型第一實(shí)施例半導(dǎo)體晶圓及雙面電路芯片的制造方法各步驟的示意圖。圖4是本實(shí)用新型第一實(shí)施例半導(dǎo)體封裝構(gòu)造的示意圖。圖5是本實(shí)用新型第二實(shí)施例半導(dǎo)體封裝構(gòu)造的示意圖。
具體實(shí)施方式
為讓本實(shí)用新型上述目的、特征及優(yōu)點(diǎn)更明顯易懂，下文特舉本實(shí)用新型較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。再者，本實(shí)用新型所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內(nèi)」、「外」、「側(cè)面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本實(shí)用新型，而非用以限制本實(shí)用新型。請參照圖3A、3B、3C及3D所示，其概要掲示本實(shí)用新型第一實(shí)施例半導(dǎo)體晶圓及雙面電路芯片的制造方法各步驟的示意圖，本實(shí)用新型將于下文利用圖3A至3D逐一詳細(xì)說明第一實(shí)施例之上述各步驟的制造過程及其加工原理。請參照圖3A所示，本實(shí)用新型第一實(shí)施例的半導(dǎo)體晶圓及雙面電路芯片的制造方法首先是提供一半導(dǎo)體晶圓30，其中所述半導(dǎo)體晶圓30是以晶圓制造エ藝先在其第一表面加工形成第一表面電路層(未繪示)，接著以一保護(hù)膠帶(未繪示)保護(hù)第一表面電路層，并在一支撐框(未繪示)的支撐下進(jìn)行翻面動作；隨后，再以晶圓制造エ藝在其第二表面加工形成第二表面電路層(未繪示)。如此，即可使所述半導(dǎo)體晶圓30具有雙面電路層，且可以預(yù)定義出數(shù)個雙面電路芯片31，此時的雙面電路芯片31仍相互鄰接，尚未進(jìn)行分割單離。再者，所述半導(dǎo)體晶圓30例如選自ー硅晶圓，同時所述數(shù)個雙面電路芯片31即為數(shù)個硅芯片區(qū)，但并不限于此。請參照圖3B所示，本實(shí)用新型第一實(shí)施例的半導(dǎo)體晶圓及雙面電路芯片的制造方法接著是對圖3A的半導(dǎo)體晶圓30進(jìn)行切割，以形成每個獨(dú)立単一的雙面電路芯片31，另外準(zhǔn)備ー支撐框34和一保護(hù)膠帶33，但也可以使用其他等效支撐元件來替代。此時，利用機(jī)械手臂逐一吸取而將已各自獨(dú)立的雙面電路芯片31依序重新布置于此支撐框34的保護(hù)膠帶33上，因而形成另ー個重新布置排列位置的半導(dǎo)體晶圓38。在切割后，每二相鄰雙面電路芯片31之間各具有ー間距32，接著對所述間距32進(jìn)行注膠作業(yè)，以在所述間距32位置形成一絕緣連接區(qū)35，所述絕緣連接區(qū)35例如為ー環(huán)氧樹脂層，其材料特別是可做為電路板絕緣層或封裝膠材的環(huán)氧樹脂化合物，但并不僅限于此。所述絕緣連接區(qū)35可以絕緣的連接及支撐所述數(shù)個雙面電路芯片31，其中所述數(shù)個雙面電路芯片31是概呈陣列/矩陣狀的等距排列在所述絕緣連接區(qū)32中。請參照圖3C所示，本實(shí)用新型第一實(shí)施例的半導(dǎo)體晶圓及雙面電路芯片的制造方法接著是使用封裝基板(或晶圓)形成表面線路的エ藝，在所述雙面電路芯片31及絕緣連接區(qū)32的第二及第一表面上分別形成數(shù)層交替堆疊的絕緣層及金屬線路層，以共同構(gòu)成一重布線層(redistribution layer,RDL) 36。也就是,在所述數(shù)個雙面電路芯片31及絕緣連接區(qū)32的第二表面上形成一第二重布線層，及接著進(jìn)行翻面使第一表面朝上，并撕去原來在第二表面上的保護(hù)膠帶33及支撐框34。接著，再使用另ー組保護(hù)膠帶及支撐框改 為貼附支撐所述數(shù)個雙面電路芯片31及絕緣連接區(qū)32的第二表面，以便在所述數(shù)個雙面電路芯片31及絕緣連接區(qū)32的第一表面上形成一第一重布線層。這些重布線層36的設(shè)置目的將于下文另予說明。請參照圖3C及3D所示，本實(shí)用新型第一實(shí)施例的半導(dǎo)體晶圓及雙面電路芯片的制造方法最后是沿所述間距32的延伸方向進(jìn)行切割所述絕緣連接區(qū)32，以分離出數(shù)顆雙面電路芯片40，其中每ー顆雙面電路芯片40皆包含一雙面電路芯片41、一周邊絕緣區(qū)42、一第一重布線層43及一第二重布線層44。所述雙面電路芯片41即相等于圖3C的雙面電路芯片31,且具有一第一表面電路層411及一第二表面電路層412。所述雙面電路芯片40也可以視為是具有雙面電路的晶圓級芯片尺寸封裝體(WLCSP)。所述第一表面電路層411例如為中央處理單元(CPU)、邏輯IC(logic IC)、微機(jī)電系統(tǒng)(MEMS)或整合式無源元件裝置(IPD)的表面電路，及所述第二表面電路層412例如為動態(tài)隨機(jī)存取記憶體(DRAM)或閃存記憶體(FLASH)的表面電路，但并不限于此，例如兩者之選擇族群可以對調(diào)，或選擇形成相同的表面電路。所述周邊絕緣區(qū)42即是圖3C的絕緣連接區(qū)32切割分離后的剰余部份，所述周邊絕緣區(qū)42形成在所述雙面電路芯片41的周邊。所述第一重布線層43即是圖3C的其中一重布線層36，所述第一重布線層43形成在所述雙面電路芯片41及周邊絕緣區(qū)42的一第一表面上，并具有數(shù)條第一重分布線路430以電性連接所述雙面電路芯片41的第一表面電路層411，且具有數(shù)個裸露的第一焊墊431。相似的，所述第二重布線層44即是圖3C的另一重布線層36，所述第二重布線層44形成在所述雙面電路芯片41及周邊絕緣區(qū)42的一第二表面上，并具有數(shù)條第一重分布線路440以電性連接所述雙面電路芯片41的第二表面電路層412，且具有數(shù)個裸露的第二焊墊441。所述第一及第二重布線層43、44的設(shè)置目的在于將所述雙面電路芯片31的第一及第ニ表面電路層411、412的焊墊(未繪示)通過所述重布線層36的金屬線路向外延伸到所述周邊絕緣區(qū)42的第一及第ニ表面上，以便使最后的裸露的第一及第ニ焊墊431、441具有適當(dāng)焊墊尺寸及焊墊間距，以適合在后續(xù)應(yīng)用中用于向外電性連接導(dǎo)線或凸塊。請參照圖4所示，在本實(shí)用新型按照上述制造方法獲得所述雙面電路芯片40后，即可用于進(jìn)一歩加工成為一半導(dǎo)體封裝構(gòu)造。如圖4所示，在本實(shí)用新型第一實(shí)施例中，一半導(dǎo)體封裝構(gòu)造包含至少一雙面電路芯片40、一導(dǎo)線架50、數(shù)條第一導(dǎo)線61、數(shù)條第二導(dǎo)線62以及一封裝膠體60。所述雙面電路芯片40包含一雙面電路芯片41、一周邊絕緣區(qū)42、一第一重布線層43及一第二重布線層44，其細(xì)部構(gòu)造相同于上文針對圖3D所作的說明，故于此不再另予詳細(xì)描述。所述雙面電路芯片40的數(shù)量依需求可使用ー顆或以上。所述導(dǎo)線架50用以做為ー載板，以承載所述雙面電路芯片40。所述導(dǎo)線架50具有一芯片承座51、數(shù)根第一引腳52及數(shù)根第二引腳53，其中所述第一引腳52及第ニ引腳53即為所述導(dǎo)線架50的電性連接部。所述芯片承座51用以承載所述雙面電路芯片40，并使所述第一重布線層43朝上及所述第二重布線層44朝下(或相反配置)，所述芯片承座51優(yōu)選具有一中間開ロ(未標(biāo)示)，以至少裸露所述第二重布線層44的焊墊441。所述芯片承座51通?？赏ㄟ^ー黏著膠帶的媒介來穩(wěn)固的承載所述雙面電路芯片40。再者，在本實(shí)施例中，所述第一導(dǎo)線61及第ニ導(dǎo)線62分別做為第一及第ニ電性連接元件，例如可選自打線(wire bonding)エ藝使用的數(shù)條金線或銅線。所述第一導(dǎo)線61用以電性連接在所述雙面電路芯片40的第一重布線層43的焊墊431以及所述導(dǎo)線架50 (載板)的第一引腳52(電性連接部)之間，同時所述第二導(dǎo)線62用以電性連接在所述雙面電路芯片40的第二重布線層44的焊墊441以及所述導(dǎo)線架50 (載板)的第二引腳53 (電性連接部)之間。在完成電性連接后，即可利用所述封裝膠體60來包覆保護(hù)所述雙面電路芯片40、第一導(dǎo)線61、第二導(dǎo)線62、芯片承座51以及所述第一引腳52及第ニ引腳53的內(nèi)端部等部位。如此，即可順利封裝成為具有所述雙面電路芯片40的一半導(dǎo)體封裝構(gòu)造。請參照圖5所示，本實(shí)用新型第二實(shí)施例的半導(dǎo)體晶圓及封裝構(gòu)造相似于本實(shí)用新型第一實(shí)施例，并大致沿用相同于圖3D的元件名稱及圖號，但第二實(shí)施例不同于第一實(shí)施例的差異特征在于所述第二實(shí)施例的半導(dǎo)體封裝構(gòu)造包含至少一雙面電路芯片40、一封裝基板70、數(shù)條導(dǎo)線81、數(shù)條凸塊82以及一封裝膠體80。所述雙面電路芯片40包含一雙面電路芯片41、一周邊絕緣區(qū)42、一第一重布線層43及一第二重布線層44，其細(xì)部構(gòu)造相同于上文針對圖3D所作的說明，故于此不再另予詳細(xì)描述。所述雙面電路芯片40的數(shù)量依需求可使用ー顆或以上。所述封裝基板70用以做為ー載板，以承載所述雙面電路芯 片40。所述封裝基板70具有數(shù)顆錫球71及數(shù)個接墊72，其中所述錫球71為所述封裝基板70的輸入/輸出部，所述接墊72為所述封裝基板70的電性連接部。所述封裝基板70的上表面用以承載所述雙面電路芯片40，并使所述第一重布線層43朝上及所述第二重布線層44朝下(或相反配置)，所述封裝基板70通?？赏ㄟ^ー黏著膠帶的媒介來穩(wěn)固的承載所述雙面電路芯片40。再者，在本實(shí)施例中，所述導(dǎo)線81及凸塊82分別做為第一及第ニ電性連接元件，其中所述導(dǎo)線81例如可選自打線(wire bonding)エ藝使用的數(shù)條金線或銅線,所述凸塊82可選自倒裝芯片(flip chip,FC)エ藝使用的數(shù)個錫凸塊(bumps)、金凸塊或銅柱狀(Cupillar)凸塊。所述導(dǎo)線81用以電性連接在所述雙面電路芯片40的第一重布線層43的焊墊431以及所述封裝基板70 (載板)的接墊72 (電性連接部)之間，同時所述凸塊82用以電性連接在所述雙面電路芯片40的第二重布線層44的焊墊441以及所述封裝基板70 (載板)的接墊72(電性連接部)之間。若改成所述第一重布線層43朝下及所述第二重布線層44朝上，則所述導(dǎo)線81及凸塊82也可倒反配置成凸塊及導(dǎo)線。在完成電性連接后，即可利用所述封裝膠體80來包覆保護(hù)所述雙面電路芯片40、導(dǎo)線81、凸塊82、封裝基板70的接墊72及一部份上表面等部位。如此，即可封裝成為具有所述雙面電路芯片40的另ー種 半導(dǎo)體封裝構(gòu)造。如上所述，相較于現(xiàn)有多芯片封裝技術(shù)存在無法再進(jìn)ー步提高電路布局密度的技術(shù)問題，圖3A至5的本實(shí)用新型首先制作出具有雙面電路布局及重布線層的半導(dǎo)體晶圓30，接著再由重新布置排列位置的半導(dǎo)體晶圓38切割出雙面電路芯片40，因此確實(shí)能利用雙面電路芯片40來増加芯片本身的電路層數(shù)及提高封裝構(gòu)造的整體電路布局密度，并進(jìn)而使整個封裝構(gòu)造的體積能順利實(shí)現(xiàn)輕薄短小化。本實(shí)用新型已由上述相關(guān)實(shí)施例加以描述，然而上述實(shí)施例僅為實(shí)施本實(shí)用新型的范例。必需指出的是，已公開的實(shí)施例并未限制本實(shí)用新型的范圍。相反地，包含于權(quán)利要求書的精神及范圍的修改及均等設(shè)置均包括于本實(shí)用新型的范圍內(nèi)。
權(quán)利要求1.一種半導(dǎo)體晶圓，其特征在干所述半導(dǎo)體晶圓包含 數(shù)個雙面電路芯片，具有一第一表面電路層及一第二表面電路層； 一絕緣連接區(qū)，連接及支撐所述數(shù)個雙面電路芯片，其中所述數(shù)個雙面電路芯片是呈陣列狀的等距排列在所述絕緣連接區(qū)中； 一第一重布線層，形成在所述數(shù)個雙面電路芯片及絕緣連接區(qū)的一第一表面上，并具有數(shù)條第一重分布線路以電性連接所述雙面電路芯片的第一表面電路層，且具有數(shù)個裸露的第一焊墊；以及 一第二重布線層，形成在所述數(shù)個雙面電路芯片及絕緣連接區(qū)的一第二表面上，并具有數(shù)條第一重分布線路以電性連接所述雙面電路芯片的第二表面電路層，且具有數(shù)個裸露的第二焊墊。
2.如權(quán)利要求I所述的半導(dǎo)體晶圓，其特征在于所述第一表面電路層選自中央處理単元、邏輯集成電路、微機(jī)電系統(tǒng)、整合式無源元件裝置、動態(tài)隨機(jī)存取記憶體或閃存記憶體的表面電路。
3.如權(quán)利要求I所述的半導(dǎo)體晶圓，其特征在于所述第二表面電路層選自動態(tài)隨機(jī)存取記憶體、閃存記憶體、中央處理單元、邏輯集成電路、微機(jī)電系統(tǒng)或整合式無源元件裝置的表面電路。
4.如權(quán)利要求I所述的半導(dǎo)體晶圓，其特征在于所述雙面電路芯片各為一硅芯片區(qū)，所述絕緣連接區(qū)為ー環(huán)氧樹脂層。
5.一種半導(dǎo)體封裝構(gòu)造，其特征在于所述半導(dǎo)體封裝構(gòu)造包含 至少一雙面電路芯片，其具有 一雙面電路芯片，具有一第一表面電路層及一第二表面電路層； 一周邊絕緣區(qū)，形成在所述雙面電路芯片的周邊； 一第一重布線層，形成在所述雙面電路芯片及周邊絕緣區(qū)的一第一表面上，并具有數(shù)條第一重分布線路以電性連接所述雙面電路芯片的第 一表面電路層，且具有數(shù)個裸露的第一焊墊 '及 一第二重布線層，形成在所述雙面電路芯片及周邊絕緣區(qū)的一第二表面上，并具有數(shù)條第一重分布線路以電性連接所述雙面電路芯片的第二表面電路層，且具有數(shù)個裸露的第ニ焊墊； ー載板，承載所述雙面電路芯片，并具有數(shù)個電性連接部；數(shù)個第一電性連接元件，用以電性連接在所述雙面電路芯片的第一重布線層的第一焊墊以及所述載板的電性連接部之間；以及 數(shù)個第二電性連接元件，用以電性連接在所述雙面電路芯片的第二重布線層的第二焊墊以及所述載板的電性連接部之間。
6.如權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)造，其特征在于所述第一表面電路層選自中央處理單元、邏輯集成電路、微機(jī)電系統(tǒng)、整合式無源元件裝置、動態(tài)隨機(jī)存取記憶體或閃存記憶體的表面電路。
7.如權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)造，其特征在于所述第二表面電路層選自動態(tài)隨機(jī)存取記憶體、閃存記憶體、中央處理單元、邏輯集成電路、微機(jī)電系統(tǒng)或整合式無源元件裝置的表面電路。
8.如權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)造，其特征在于所述雙面電路芯片各為ー硅芯片區(qū)，所述絕緣連接區(qū)為ー環(huán)氧樹脂層。
9.如權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)造，其特征在于所述載板選自一封裝基板，及所述電性連接部是數(shù)個接墊；或者所述載板選自ー導(dǎo)線架，及所述電性連接部是數(shù)個弓I腳。
10.如權(quán)利要求5所述的半導(dǎo)體封裝構(gòu)造，其特征在于所述第一及第ニ電性連接元件分別選自金線、銅線、錫凸塊、金凸塊或銅柱狀凸塊。
專利摘要本實(shí)用新型公開一種半導(dǎo)體晶圓及封裝構(gòu)造，所述半導(dǎo)體晶圓包含數(shù)個雙面電路芯片；一絕緣連接區(qū)，連接及支撐所述數(shù)個雙面電路芯片；一第一重布線層，形成在所述數(shù)個雙面電路芯片及絕緣連接區(qū)的一第一表面上，并電性連接所述雙面電路芯片的一第一表面電路層；以及一第二重布線層，形成在所述數(shù)個雙面電路芯片及絕緣連接區(qū)的一第二表面上，并電性連接所述雙面電路芯片的一第二表面電路層。因此，不但可增加芯片本身的電路層數(shù)及提高封裝構(gòu)造的整體電路布局密度，而且亦可使整個封裝構(gòu)造的體積輕薄短小化。
文檔編號H01L23/522GK202394957SQ20112047504
公開日2012年8月22日 申請日期2011年11月24日 優(yōu)先權(quán)日2011年11月24日
發(fā)明者方仁廣 申請人:日月光半導(dǎo)體(上海)股份有限公司