專利名稱：具有介電帽層的無過孔薄膜電阻器的制作方法
技術領域：
本公開針對薄膜電阻器，并且更具體地針對具有介電帽層的薄膜電阻器，其中該薄膜電阻器電連接相鄰互連的導電層。
背景技術：
精密電阻器為用于各種精密電子設備(諸如起搏器、打印機以及測試或測量儀器)的集成電路提供了穩(wěn)定的電阻。每個電子設備利用特定的電阻值并且在不同的條件下操作。制造商通過控制電阻器的尺寸并且通過使用具有低溫度系數和低電壓系數的材料來為每個電子設備定制精確的電阻值。然而，這些精密電阻器的性能通常受到操作條件(如溫度和電壓)變化的影響。制造商力求實現關于電阻和尺寸的緊密的容限以更好地獲得精確、穩(wěn)定的電阻。常規(guī)的精密電阻器包括擴散電阻器和激光微調多晶硅電阻器。擴散電阻器使得摻雜劑被引入襯底中的多晶硅電阻器層中，從而在襯底中形成摻雜的有源區(qū)域，諸如P阱或P 體。高歐姆多晶硅電阻器具有在每攝氏度百萬分之1，000和3，000范圍內的電阻溫度系數以及在Ik歐姆/平方和IOk歐姆/平方范圍內的電阻。此外，由于載流子被激活，摻雜的多晶硅層的電阻隨溫度而改變，這可能引起跟隨操作溫度的性能漂移。摻雜的電阻器層的長度和寬度、擴散的深度以及摻雜劑的電阻率控制所實現的特定電阻。結隔離技術將擴散電阻器與襯底中的其他元件隔離。這些占用襯底上寶貴空間的隔離技術最小化了 p-n結的空間電荷效應的不良影響，該空間電荷效應可能使電阻隨著操作電壓和頻率改變而變化。為補償電阻中的這些改變，制造商通常包括與電阻器相鄰的附加電路，從而使用圍繞電阻器的更多襯底面積。激光微調去除或剪切掉多晶硅電阻器層的部分以增加電阻。更具體地，激光改變電阻器的形狀以實現所希望的電阻值。和擴散電阻器一樣，激光微調電阻器使用襯底的較大面積以便實現精確的電阻器值。較大面積尺度還允許這些電阻器向襯底耗散熱量。對這些電阻器的尺寸要求影響了集成電路中的器件的密度。作為集成電路的持續(xù)小型化的結果，制造商力求減小精密電阻器的空間要求。除水平空間要求之外，這些精密電阻器影響了相關聯的電子器件的垂直空間要求。例如，圖1是已知的電子器件10，該電子器件具有通過多個過孔16連接到上層金屬層 14的精密電阻器12，正如授予Hill等人的美國專利No. 7，410，879中所公開的那樣。該電子器件包括形成在襯底20上的第一金屬層18。精密電阻器形成在第一介電層22上，第一介電層22疊置于第一金屬層18和襯底20上。在形成過孔16之前，在精密電阻器12的末端26之上形成電阻器頭端接觸結構對。電阻器頭端接觸結構M包括鈦鎢層觀和第二介電層30。薄膜電阻器層一般地蒸發(fā)或濺射在襯底20上，然后被圖形化和刻蝕以形成電阻器12。為了進行操作，電阻器需要對末端沈進行電連接，這需要兩個掩膜層，一個用以使電阻器12成形，一個用以形成電阻器頭端接觸結構M。這些電阻器頭端接觸結構M在過孔刻蝕期間保護電阻器，該過孔刻蝕將把上層金屬層14電連接到電阻器12。[0008]第三介電層32形成為疊置于精密電阻器12、電阻器頭端接觸結構M和第一介電層22上。該多個過孔16形成為通過第三介電層32并且填充有導電材料以將精密電阻器 12電連接到上層金屬層14。使精密電阻器12與第一金屬層18被第一介電層22隔開并且使精密電阻器12與上層金屬層14隔開限制了制造商減小電子器件的尺寸的能力。更具體地，使第一金屬層18和電阻器12被第一介電層22隔開向電子器件10添加了顯著的垂直尺度。[0009]圖2是用于形成精密電阻器而不需要將上層金屬層連接到電阻器的過孔的已知技術的等距視圖。電子器件40具有直接形成在鋁層44的暴露部分上和平坦化的介電層46 上的氮化鉭電阻器42，正如授予Morris的美國專利No. 5，485，138中所公開的那樣。鋁層 44形成在較低層級介電層48上，較低層級介電層48形成在砷化鎵襯底50上。[0010]形成電阻器42的工藝包括直接在較低層級介電層48上淀積鋁層44，然后對鋁進行圖形化和刻蝕以形成金屬線路。然后，在鋁層44之上形成介電層46。平坦化步驟使介電層46的頂表面平滑。隨后，暴露鋁層44頂部的1埃和1，000埃之間的面積。然后，淀積氮化鉭層并對其進行刻蝕以形成氮化鉭電阻器42。在圖2中可以清楚地看到，電阻器42顯著大于鋁層44，這向電子器件40添加了附加的垂直尺度。[0011]薄膜電阻器對于具有尺寸約束的高精度模擬和混合信號應用而言是有吸引力的。 薄膜電阻器一般比擴散多晶硅電阻器和激光微調多晶硅電阻器更精確。若干參數限定了薄膜電阻器的性能，包括電阻器的值、電阻器的容限和電阻溫度系數。電阻溫度系數提供了充足的手段來測量電阻器的性能。薄膜電阻器具有優(yōu)越的電阻溫度系數和電阻電壓系數，即低熱電阻系數和低電阻電壓系數。薄膜電阻器還具有在熱應力下的良好的電阻器匹配和穩(wěn)定性，以供在集成電路中使用以實現特定功能性，例如包括有源器件的偏置、充當分壓器以及輔助阻抗匹配。[0012]很多電子器件利用高精度薄膜電阻器，這些電子器件諸如運算放大器、具有高精確度的數模轉換器、植入式醫(yī)療器械以及具有高精確度的射頻電路。射頻(RF)電路在射頻互補金屬氧化物半導體(CM0Q和RF硅鍺技術兩者中將薄膜電阻器用于輸入/輸出電路。 在這些高精度應用中，具有高容限、良好的線性度、低電阻溫度系數、高品質因數以及高電流應用中的可靠性的薄膜電阻器是所希望的。這些精密電阻器應當具有在100歐姆/平方和2，000歐姆/平方之間的薄層電阻，其中具有每攝氏度百萬分之-100和+100之間的電阻溫度系數。然而，由于很多電子器件尺寸的減小，將薄膜電阻器集成到現有產品線路中可能是困難的。實用新型內容[0013]本公開描述了一種橫向地連接集成電路中的相鄰互連結構的薄膜電阻器。每個互連結構包括第一導體和第二導體。薄膜電阻器層形成在互連結構之上并且直接將第一導體的側壁彼此連接。薄膜電阻器層也在互連結構之間延伸的襯底之上。薄膜電阻器層的一部分被光致抗蝕劑覆蓋，留下集成電路的其余部分不覆蓋且暴露于刻蝕。在刻蝕之后，去除光致抗蝕劑并且保留薄膜電阻器。[0014]薄膜電阻器可以包括多個電阻性層，諸如兩個鉻硅層，每個鉻硅層的厚度在50埃和500埃之間。作為替代，薄膜電阻器可以包括具有不同的化學成分和不同的電阻值的多個不同的電阻性層。薄膜電阻器可以被介電帽層覆蓋，該介電帽層諸如厚度在400埃和600埃之間的氮化硅層。介電帽層為薄膜電阻器提供良好的穩(wěn)定性和溫度特性，同時又保護薄膜電阻器層免于經受后續(xù)處理步驟。薄膜電阻器層對來自等離子體刻蝕的破壞非常敏感，并且如果不保護則這種破壞可能影響薄層電阻和電阻溫度系數。介電層可以用作散熱器以將熱量從薄膜電阻器耗散出去。通過第一導體橫向地連接相鄰互連結構使得不再需要上面關于現有技術描述的形成電阻器頭端接觸結構以及將電阻器連接到下一個金屬層級的過孔的處理步驟。薄膜電阻器提供能夠在較小面積中實現精確電阻值的熱穩(wěn)定的薄膜電阻器。互連結構可以包括保護性涂層，該保護性涂層防止刻蝕在去除多余的薄膜電阻器層期間破壞第二導體。保護性涂層減少了由于光致抗蝕劑未對準而引起的顧慮，這是因為即使存在未對準，該保護性涂層也會防止刻蝕破壞互連結構。這使得可以實現互連結構之間的最小間隔。根據本實用新型的一個方面，提供一種薄膜電阻器結構，該薄膜電阻器結構包括 在襯底之上的薄膜電阻器，所述薄膜電阻器具有小于200埃的厚度；以及在所述薄膜電阻器之上的介電帽層，所述介電帽層具有小于600埃的厚度。在一個實施例中，所述薄膜電阻器是鉻硅并且所述介電帽層是氮化硅。在一個實施例中，所述薄膜電阻器將第一互連和第二互連的側壁電連接在一起， 所述第一互連在所述襯底之上與所述第二互連隔開。在一個實施例中，所述薄膜電阻器具有在負的每攝氏度百萬分之10和正的每攝氏度百萬分之10范圍內的電阻溫度系數。在一個實施例中，所述薄膜電阻器層形成在所述襯底之上的介電層上。在一個實施例中，所述襯底之上的所述介電層是氮化硅。在一個實施例中，所述襯底之上的所述介電層是二氧化硅。

隨著根據結合附圖進行的以下詳細描述而更好地理解本公開，本公開的前述以及其他特征和優(yōu)點將變得更容易理解。圖1是通過半導體器件獲取的已知的精密電阻器的側視圖，該精密電阻器具有用以連接金屬層的過孔；圖2是已知的精密電阻器的等距視圖，該精密電阻器直接接觸半導體襯底之上的鋁線路的頂表面；圖3是集成電路的橫截面視圖，該集成電路具有橫向地連接相鄰互連結構的薄膜電阻器；圖4是圖3的集成電路的橫截面視圖，該集成電路具有在薄膜電阻器之上的介電帽層；圖5是圖3的集成電路的橫截面視圖，該集成電路具有被介電帽層覆蓋的多個電阻性層；
5[0031]圖6-圖11是用以形成具有互連結構和薄膜電阻器的集成電路的工藝中的各種步驟的橫截面視圖；[0032]圖12和圖13是用以形成互連結構和薄膜電阻器的替代性工藝的橫截面視圖；[0033]圖14是具有被介電帽層覆蓋的多個薄膜電阻器層的互連結構的橫截面視圖；[0034]圖15-圖18是用以形成互連結構和薄膜電阻器的又一替代性工藝的橫截面視圖；[0035]圖19是部分形成的集成電路的橫截面視圖，該集成電路具有形成在互連結構之間的襯底中的凹陷中的薄膜電阻器；[0036]圖20是部分形成的集成電路結構的橫截面視圖，該集成電路結構具有形成在襯底之上的介電層中的凹陷中的薄膜電阻器；[0037]圖21是根據本公開實施例的橫向地連接相鄰互連結構的薄膜電阻器的簡化等距視圖；以及[0038]圖22是圖21的薄膜電阻器和互連結構的俯視圖。
具體實施方式
[0039]在以下描述中，闡明了某些具體細節(jié)以便提供對本公開各種實施例的透徹了解。 然而，本領域技術人員將理解的是，可以在沒有這些特定細節(jié)的情況下實踐本公開。在某些實例中，沒有詳細描述與半導體晶片制造相關聯的公知結構以避免使對本公開實施例的描述變得模糊。[0040]除非上下文中另有要求，否則在接下來的整個說明書和權利要求書中，措詞“包括”及其變形，諸如“包含”和“含有”，應當以開放的、兼容的意義來解釋，即解釋為“包括但不限于”。[0041]在整個說明書中對“一個實施例”或“實施例”的參考意味著結合該實施例而描述的特定特征、結構或特性包括在至少一個實施例中。由此，短語“在一個實施例中”或“在實施例中”在整個說明書中不同地方的出現并非一定全都是指同一實施例。另外，特定特征、 結構或特性可以以任何合適的方式組合在一個或多個實施例中。[0042]在附圖中，相同的參考標號標識了類似的特征或元件。特征在附圖中的尺寸和相對位置并非一定是按比例繪制的。[0043]圖3是集成電路100的一部分的橫截面視圖，集成電路100具有薄膜電阻器102， 薄膜電阻器102橫向地連接多個互連結構104中的第一互連結構10 和第二互連結構 104b。每個互連結構104包括第一導電層106和第二導電層124。薄膜電阻器102連接第一互連結構10 的第一導電層106a和第二互連結構104b的第一導電層106b。集成電路 100包括襯底108，多個晶體管、二極管以及其他電子器件(在這一橫截面中未示出)和薄膜電阻器102 —起形成到襯底108上以使得集成電路100可操作。襯底108可以是單晶硅、 砷化鎵或者集成電路形成到其上的替代性材料。[0044]第一層間介電層110形成在襯底108上以用作晶體管和形成在集成電路100中的其他位置處的其他有源組件之間的絕緣體。第一層間介電層110可以是氧化物或其他絕緣材料的淀積層。例如，第一層間電介質可以是金屬前介電層(諸如硼磷硅玻璃(BPSG))。第二層間電介質112形成在第一層間介電層110之上，第二層間電介質112可以用于在形成6晶體管或其他部件之后提供頂部的平坦表面114。第二層間電介質可以是絕緣材料，諸如正硅酸乙酯(TEOS)。第二層間電介質112還將晶體管或其他部件與多個第一導電結構116 隔離。在一個實施例中，BPSG可以為6，000埃厚并且TEOS可以為16，000埃厚。[0045]第一導電結構116的形成在本領域中是公知的并且將不會詳細描述。各種各樣的金屬或其他導電材料(諸如鋁)可以用于形成第一導電結構116。第三層間電介質118將該多個第一導電結構116彼此隔離以及將它們與形成在襯底108中或形成在襯底108之上的其他器件隔離。第三層間電介質118可以包括多個層，諸如相同材料的多重淀積或不同介電材料的多層。在形成之后，可以通過化學機械拋光或從集成電路100的表面去除不平整性的其他技術來對第三層間電介質118進行平坦化。[0046]多個第一導電過孔120形成為通過第三層間電介質118以暴露第一導電結構116 的頂表面122。第一導電過孔120可以由諸如鎢、銅或鋁之類的任何導電材料形成以提供到該多個第一導電結構116的電連接。在第一導電過孔120中形成導電材料之前，可以形成阻擋層(未示出)作為用以對第一導電過孔120加襯的保護性阻擋層。例如，阻擋層可以是鈦鎢或氮化鈦。[0047]多個互連結構104 (包括第一互連結構10 和第二互連結構104b)形成在第三層間電介質118之上。參考圖6-圖8來更詳細地描述形成該多個互連結構104的方法?；ミB結構104中的每個具有垂直于第三層間介電層118的頂表面121的側壁131。[0048]該多個互連結構104中的每個包括形成在第三層間電介質118之上的第一導體 106以及形成在第一導體106之上的第二導體124。防反射涂層1 疊置于第二導體124 上。防反射涂層1 是可選的并且可以省略。該多個互連結構104中的每個具有在防反射涂層1 上或直接在第二導體IM上的保護性涂層128，保護性涂層1 形成互連結構104 的頂表面130。[0049]薄膜電阻器102通過在第三層間電介質118和互連結構104之上淀積薄膜電阻器層來形成。可以利用大量的電阻性材料來形成薄膜電阻器102，包括但不限于如鉻硅、鎳鉻、 氮化鉭、鉭鋁以及氮化鈦之類的金屬膜。這些材料具有比常規(guī)多晶硅電阻器更好的性能，這是因為它們能夠形成寬范圍的薄層電阻、具有良好的容限、可容易地重現、并且具有低電阻溫度系數、具有線性行為并且具有低寄生電容值。這些電阻性材料一般通過蒸發(fā)技術、濺射技術或者化學汽相淀積技術來形成。[0050]對薄膜電阻器的精確電阻控制允許構造高質量的模擬電路，諸如模數轉換器和數模轉換器。如果在決定要使用的薄膜電阻器層類型時進行了謹慎的選擇，則能夠構造更高質量的電路。薄膜電阻器102的電阻值稱為薄層電阻，其是具有均勻厚度的薄膜中的電阻的度量。每個薄膜電阻器的薄層電阻依賴于電阻器的長度和寬度、用于形成電阻器的材料以及相關聯的集成電路或電子器件的操作溫度。下面的公式用于計算用歐姆每平方(歐姆 /平方)度量的薄層電阻R。[0051]R= P L/wt[0052]其中ρ是體電阻率、L是電阻器長度、w是電阻器寬度，并且t是電阻器厚度。[0053]薄膜電阻器102具有可控的薄層電阻和可控的電阻溫度系數，這兩者都依賴于材料成分和工藝條件。在某些產品中，所希望的是電阻溫度系數為零。例如，已經開發(fā)了鉻硅膜以供在諸如溫度傳感器和電流傳感器之類的精密集成電路中使用。鉻硅實現了在2，000歐姆/平方和3，000歐姆/平方范圍內的高薄層電阻率，這導致了集成電路的較小面積中的高電阻。鉻硅膜的電阻依賴于成分中硅的百分比并且能夠容易地定制以滿足特定集成電路的電阻規(guī)格。鉻硅還表現出在每攝氏度百萬分之士 250 (ppm/C)范圍內的低電阻溫度系數并且能夠利用專門化處理來達到接近零的電阻溫度系數。薄膜電阻器102可以形成為具有小于100埃的厚度。在其他實施例中，薄膜電阻器102可以具有在50埃和500埃范圍內的厚度。利用這些較小的厚度，可以在相鄰互連結構104之間形成薄膜電阻器102而不會負面地影響集成電路100中的后續(xù)層級的層間電介質平坦化。第一互連結構10 和第二互連結構104b通過第一導體106a和10 電連接到薄膜電阻器102。這使得不再需要如在圖1中那樣形成過孔來將薄膜電阻器連接到下一金屬或導電層。取而代之，第一導體106a、106b使得薄膜電阻器102可以形成在集成電路100 的與第一互連結構10 和第二互連結構104b相同的層級上。這通過減少處理步驟以及減少用于完成集成電路100的材料的量而顯著減少了制造時間和成本。另外，還減小了集成電路的整個的垂直和水平的尺度。在圖3中，薄膜電阻器層的垂直部分132保留在互連結構104的側壁上。在某些其他實施例中，薄膜電阻器層的垂直部分132不保留在最終產品中。它們的存在依賴于制造商決定如何圖形化和形成薄膜電阻器102以及如何暴露互連結構104的頂表面130。如果薄膜電阻器層的垂直部分132完整地保留，則這些垂直部分132在限定薄膜電阻器102 以及再次暴露第三層間電介質118的部分時保護互連結構免于受到刻蝕。下面將參考圖 6-圖20更詳細地描述替代性的結構。當限定薄膜電阻器102時，部分地或完全地去除互連結構104的頂表面130上的薄膜電阻器層。保護性涂層1 在從互連結構104的頂表面130去除薄膜電阻器層期間防止刻蝕化學劑破壞第二導體1 和防反射涂層126。保護性涂層128的某些在刻蝕期間可能被去除；然而，保護性涂層1 在去除多余的薄膜電阻器層期間防止對第二導體1 的破壞。在某些實施例中，當從薄膜電阻器層對薄膜電阻器102進行圖形化時，暴露第三層間電介質118的表面134。如圖3所示，用以去除薄膜電阻器層的刻蝕可能會過度刻蝕并且去除所暴露的用于形成表面134的第三層間電介質118的一定量。過度刻蝕可以發(fā)生以確保去除薄膜電阻器層的多余部分，從而避免使并不打算被電連接的相鄰互連結構104短路。第四層間電介質136形成在互連結構104的頂表面130、薄膜電阻器102以及第三層間電介質118的表面134之上。多個第二導電過孔138延伸通過第四層間電介質136 和保護性涂層128以暴露防反射涂層1 或第二導體124。與多個第一導電過孔120 —樣， 該多個第二導電過孔138內形成有導電材料以便提供從多個第二導電結構140到互連結構 104的電連接。第二導電結構140如現有技術中已知的那樣形成并且在此將不會詳細描述。如圖所示，第五層間電介質142形成集成電路100的頂表面144。然而，可以按照需要形成附加的金屬層以及其他結構以使得集成電路可操作?？梢园凑招枰谄渌恢眯纬深愃朴诒∧る娮杵?02的附加薄膜電阻器。圖4是集成電路100的橫截面視圖，該集成電路100具有被介電帽層105覆蓋的薄膜電阻器102。在一個實施例中，薄膜電阻器102是鉻硅并且介電帽層105是氮化硅。這一組合導致具有小于10ppm/C的極低電阻溫度系數的薄膜電阻器102。氮化硅帽層保護鉻硅免于經受等離子體刻蝕步驟。如果保留為不被覆蓋，則鉻硅中的硅能夠與刻蝕室中的氧氣發(fā)生反應并改變薄膜電阻器層的電阻。[0062]在薄膜電阻器102之上形成帽層105之后，執(zhí)行圖形化和刻蝕以形成所希望的薄膜電阻器102。薄膜電阻器102的尺寸和形狀與薄膜電阻器102的所希望的電阻值有關。[0063]圖5是集成電路100的橫截面視圖，該集成電路100具有薄膜電阻器102，薄膜電阻器102具有第一薄膜電阻器層103a和第二薄膜電阻器層10北。薄膜電阻器102被以上描述的介電帽層105覆蓋。可通過連續(xù)地淀積多個薄膜電阻器層來重現精確且可靠的電阻值。薄膜電阻器層的堆疊組合了各個層的基本性質。可以在不中斷真空條件的情況下在單個物理汽相淀積機器中利用多個淀積步驟淀積第一薄膜電阻器層103a和第二薄膜電阻器層 103b。[0064]圖6-圖11是在形成互連結構104和薄膜電阻器102的方法的各個階段處的集成電路148的橫截面視圖。在襯底150之上形成第一導體層152，襯底150包括部分形成的集成電路結構。由于可能包括各種部件，所以未示出集成電路結構的細節(jié)。類似于圖3-圖5 中示出的實施例，襯底150可以包括第一層間電介質110和第二層間電介質112。襯底150 可以具有形成在單晶硅芯片上的多個晶體管或有源器件、金屬層以及層間介電層。作為替代，襯底150可以包括在對第三層間電介質118進行平坦化之前形成的圖3-圖5的所有部件。襯底150還可以包括多個金屬層。在電子器件的制造中，可以根據需要在各種各樣的位置和在任何金屬層級處實現薄膜電阻器102的形成。[0065]在一個實施例中，第一導體層152是500埃到1，000埃的鈦層。鈦導電性足夠強以使得可以實現第一導體106和薄膜電阻器102之間的良好電連接。第一導體層可以濺射或沉積在襯底150之上以形成保形層。其他導電材料可以替代鈦或與鈦組合，該其他導電材料諸如氮化鈦、鈦鎢、鉻、氮化鉭以及氮化鉭硅。在一個實施例中，第一導體層的厚度為500 埃到1，000埃。[0066]第二導體層巧4形成為疊置于第一導體層152上?？梢允褂靡阎慕饘傩纬杉夹g， 利用諸如鋁、鋁銅合金、銅或者其他合適的導電材料之類的材料來形成第二導體層154。第二導體層1 可以形成為具有2，000埃和1微米之間的厚度。第二導體層IM顯著大于第一導體層152。在一個實施例中，第一導體層152是保護第二導體層IM免于經受來自襯底中的其他元件的擴散的阻擋層。[0067]防反射涂層156形成為疊置于第二導體層巧4上。防反射涂層156是可選的并且可以依賴于用于形成第二導體124的金屬的類型來包括防反射涂層156。防反射涂層156 可以是500埃厚的氮化鈦層。還可以使用其他合適的防反射涂層。[0068]保護性涂層158形成為疊置于防反射涂層156上。將用于保護性涂層158的材料選擇為具有與第二導體IM不同的刻蝕化學性質。例如，如果第二導體層IM是金屬的，則保護性涂層158將是介電的。這是為了防止過度刻蝕或者在其他情況下用作在將來的有可能破壞第二導體154的圖形化和刻蝕步驟時的停止層。保護性涂層158可以是淀積的二氧化硅層，諸如厚度在1，000埃和2，000埃范圍內的TEOS層。作為替代，保護性涂層158可以是氮化硅、碳化硅或者其他電介質。9[0069]在襯底150之上形成第一導體層152、第二導體層154以及至少保護性涂層158之后，形成光致抗蝕劑圖形160以限定互連結構104。參見圖7，在去除第一導體層152、第二導體層1 防反射涂層156以及保護性涂層158的多余部分以再次暴露襯底150的頂表面 162時，光致抗蝕劑圖形160保護互連結構104。用于限定互連結構104的刻蝕可以過度刻蝕為超過襯底150的頂表面162并形成如圖14、圖19和圖20所示的凹陷。[0070]互連結構104的厚度可以在5，000埃和1微米之間。在限定互連結構104之后， 每個互連結構104包括第一導體106、第二導體124、防反射涂層126以及保護性涂層128， 正如先前在圖3-圖5中所描述的那樣。[0071]在圖8中，薄膜電阻器層164形成為疊置于襯底150的頂表面162和互連結構104 上。在一個實施例中，薄膜電阻器層164是50埃到500埃的電阻性膜。然而，其他厚度也是可能的。[0072]考慮到穩(wěn)定性，特別是由于很多導電材料會隨著溫度改變而改變電阻，選擇具有低電阻溫度系數的材料。電阻溫度系數是每攝氏度的溫度變化的電阻改變因子。材料的正電阻溫度系數意味著其電阻隨著溫度的增加而增加。純金屬通常具有正電阻溫度系數。接近零的電阻溫度系數可以通過制造特定金屬的合金來獲得，由此具有可忽略的溫度變化。[0073]材料的負電阻溫度系數意味著其電阻隨著溫度的增加而降低。如碳、硅和鍺的半導體材料通常具有負電阻溫度系數。因此，選擇材料以形成薄膜電阻器層164時將根據預期的工藝條件來考慮電阻溫度系數。[0074]例如，薄膜電阻器層164可以是鉻硅、鉬、氮化鈦、氮化鉭、鉭鋁或者鎳鉻。如上所述，薄膜電阻器層164的薄層電阻依賴于所選擇的材料、最終電阻器102的長度和寬度以及操作條件。薄膜電阻器層的化學成分的變化也會影響薄層電阻。[0075]例如，如果使用鉻硅作為薄膜電阻器層164，則可以改變硅的量以變更電阻。具有25%硅的鉻硅能夠實現Ik歐姆/平方的薄層電阻以及小于100ppm/C的電阻溫度系數。 如果硅增加到40%，則鉻硅層能夠實現IOk歐姆/平方的薄層電阻以及在100ppm/C和 1，000ppm/C之間的電阻溫度系數。此外，如果含硅量是85%，則能夠實現100k歐姆/平方的薄層電阻以及在1，000ppm/C和10，000ppm/C之間的電阻溫度系數。[0076]更具體地，具有25%硅的鉻硅電阻器具有比諸如氮化鉭和鉭鋁之類的其他材料更高的薄層電阻以及更低的電阻溫度系數，氮化鉭和鉭鋁這兩者都具有小于0. Ik歐姆/平方的薄層電阻以及在50ppm/C和100ppm/C之間的電阻溫度系數。與具有大約0. Ik歐姆/平方的電阻的氮化鉭硅膜相比，具有40%硅的鉻硅電阻器在500ppm/C的電阻溫度系數下具有IOk歐姆/平方的更高的薄層電阻。具有85%硅的鉻硅具有比高歐姆多晶硅電阻器或擴散電阻器更高的電阻和更高的電阻溫度系數。[0077]薄膜電阻器層164保形地淀積在襯底150的頂表面和互連結構之上?？梢允褂梦锢砥嗟矸e(PVD)技術或PVD濺射技術來形成薄膜電阻器層164。例如，諸如磁控濺射之類的濺射工藝使用供應給真空室的諸如氬氪之類的濺射氣體。將濺射靶(連接到DC電源的陰極)負偏置。隨著陰極電壓增加，電子被逐出濺射靶的表面。電子與濺射氣體中的氬原子碰撞以產生Ar+離子和更多電子。旋轉磁場通過將電子保持在靠近靶表面來幫助維持等離子體。電子在靶表面區(qū)域上躍遷以使濺射氣體電離?？绲入x子體殼層使Ar+離子加速以使原子沖出靶表面。然后，所濺射的原子跨越行進到襯底，在襯底處它們淀積為電阻性膜。[0078]例如，可以使用PVD濺射技術，在350攝氏度的工藝溫度下使用諸如100瓦的低功率來形成鉻硅膜。其他溫度和功率設置也是合適的。低功率是形成非常薄的膜的一個因素。 在一個實施例中，利用每分鐘45標準立方厘米的氬氣流以及每分鐘2標準立方厘米的氮氣流持續(xù)40秒到50秒來淀積薄膜電阻器層164。淀積室中氮或氧的增加導致薄膜的電阻溫度系數負得更多。在一個實施例中，薄膜電阻器層具有Ik歐姆/平方和業(yè)歐姆/平方之間的電阻范圍。根據本公開而形成的薄膜電阻器能夠實現在零到100ppm/C范圍內的電阻溫度系數。 低電阻溫度系數依賴于材料成分和薄層電阻。例如，由硼化鉻(85% )、硅(10% )和碳化硅(5%)的靶形成的薄膜電阻器層依賴于層的厚度具有大約業(yè)歐姆/平方的薄層電阻以及在負100ppm/C到正150ppm/C范圍內的電阻溫度系數。這一材料組合具有直徑為3_5納米的小顆粒和直徑為10納米的大顆粒尺寸的雙模顆粒尺寸。在另一實施例中，由硼化鉻 (55%)、硅(30%)和碳化硅(15%)的靶形成的薄膜電阻器層具有大約證歐姆/平方的薄層電阻以及大約為負420ppm/C的電阻溫度系數。這一膜的電阻溫度系數較弱地依賴于厚度。由硼化鉻(35% )、硅(45% )和碳化硅(25% )的靶形成的薄膜電阻器層依賴于層的厚度具有大約2 歐姆/平方的薄層電阻以及在負l，800ppm/C到負1，500ppm/C范圍內的電阻溫度系數。薄膜電阻器層性質和淀積狀況兩者會影響薄膜電阻器的電阻和電阻溫度系數。對靶的狀況和淀積狀況進行控制有助于獲得低電阻溫度系數。形成橫向地連接相鄰互連結構的側壁的薄膜電阻器層164允許對電阻和電阻溫度系數的精確控制。例如，可以實現較小面積中的高電阻，諸如在2，000歐姆/平方到3，000歐姆/平方范圍內的薄層電阻率。在每個互連結構104中的第一導體106和薄膜電阻器層164之間實現良好的電連接。橫向電連接和薄膜電阻器層164的減小的厚度使得可以實現集成電路148的厚度的顯著減小。在形成薄膜電阻器層164之后，將介電帽層165形成為疊置于薄膜電阻器層164 上。介電帽層165可以具有在200埃到1，000埃范圍內的厚度。介電帽層165是為薄膜電阻器層164提供保護和穩(wěn)定性的電介質。介電帽層165向薄膜電阻器102添加了穩(wěn)定性而不會增加集成電路148的尺寸。在薄膜電阻器層164之上包括介電帽層165提供了長期的電阻穩(wěn)定性并生成了改善的電壓系數。在一個實施例中，薄膜電阻器層164是50埃到100埃的鉻硅層并且介電帽層165 是在200埃到500埃范圍內的氮化硅帽層。利用鉻硅以及氮化硅實現了具有極低電阻溫度系數(諸如在負10ppm/C和正10ppm/C之間的電阻溫度系數)的穩(wěn)定薄層電阻。在其他實施例中，能夠實現在負250ppm/C和正250ppm/C范圍內的電阻溫度系數。利用專門化處理， 能夠實現為零的電阻溫度系數。在淀積了薄膜電阻器層164之后，可以淀積硬掩膜以持久地保護薄膜電阻器。例如，可以淀積鈦鎢阻擋層。硬掩膜將保護薄膜電阻器不與后續(xù)的絕緣層或鈍化層發(fā)生化學反應。在形成過孔的位置中，可以利用濕法刻蝕(諸如利用雙氧水)來去除硬掩膜。在圖9中，光致抗蝕劑圖形166從薄膜電阻器層164限定了薄膜電阻器102。光致抗蝕劑圖形166覆蓋互連結構104之上的介電帽層165的頂表面168。光致抗蝕劑圖形 166還覆蓋在將在第一互連結構10 和第二互連結構104b之間限定的薄膜電阻器102之上的介電帽層165。可以通過僅覆蓋所希望的薄膜電阻器102來減小掩膜處理的復雜度。[0086]作為在互連結構104中并入保護性涂層128的結果，可以減小互連結構104之間的間隔。隨著集成電路148被縮放得越來越小，互連結構之間的間隔減小。挑戰(zhàn)在于打開未被薄膜電阻器102連接的互連結構104之間的空間。保護性涂層1 使得可以減小光致抗蝕劑圖形的覆蓋。[0087]在圖9中，光致抗蝕劑圖形166延伸到由沿著互連結構104的垂直部分的介電帽層165和薄膜電阻器層164的垂直部分形成的邊緣170。僅薄膜電阻器層164和介電帽層 165的水平部分172暴露于旨在限定第一互連結構10 和第二互連結構104b之間的薄膜電阻器102的刻蝕。[0088]光致抗蝕劑圖形166可以延伸超過邊緣170以覆蓋薄膜電阻器層164的水平部分 172的一定量。如上所述，挑戰(zhàn)在于打開和完全地去除未被薄膜電阻器102連接的互連結構 104之間的薄膜電阻器層164。當光致抗蝕劑圖形166延伸超過邊緣170時，打開互連結構之間的較小間隔變得更具挑戰(zhàn)性。使光致抗蝕劑圖形166延伸超過邊緣170由于沒有對足夠的水平部分172進行刻蝕而存在使薄膜電阻器短路的風險。[0089]通過在互連結構中并入保護性涂層128，光致抗蝕劑圖形166可以形成為與邊緣 170齊平或者可以僅部分地覆蓋互連結構104的頂表面168。光致抗蝕劑圖形166可以在小于亞半微米技術中被并入并且可以允許對相鄰互連結構104之間的水平部分172的充分去除。[0090]用以去除薄膜電阻器層164的水平部分172的刻蝕還可以刻蝕第二導體124。依賴于過度刻蝕的嚴重程度，可以使受影響的互連結構的完整性折衷到非操作級別。如果不包括保護性涂層128，則存在如下風險，即在刻蝕從互連結構104的頂部去除薄膜電阻器層164時，將破壞第二導體124?？紤]到諸如利用端點檢測來準確地和魯棒性地停止刻蝕的困難性，這一風險尤其突出。利用保護性涂層128，任何光致抗蝕劑圖形166的未對準或頂表面168的有意部分暴露都不是問題，這是因為保護性涂層1 將防止刻蝕破壞第二導體124。例如，使用TEOS作為保護性涂層1 在去除薄膜電阻器層164時保護了第二導體 124，這是因為電介質具有與薄膜電阻器層不同的刻蝕化學性質。[0091]光致抗蝕劑圖形166提供在希望去除薄膜電阻器層164的水平部分172的互連結構104之間的最小間隔。即使掩膜未對準引起光致抗蝕劑圖形166被定位為相對于邊緣 170向內，互連結構也不會被刻蝕破壞。[0092]圖10是在用以限定薄膜電阻器102的刻蝕之后的集成電路148的橫截面視圖。由于光致抗蝕劑圖形166已延伸到邊緣170，因此薄膜電阻器層在每個互連結構104之上保持完整。用以限定薄膜電阻器102和去除水平部分172的刻蝕持續(xù)時間足夠長以完全地去除水平部分172。如果刻蝕不完全并且某些水平部分172還在，則集成電路148可能不能工作，這是因為互連結構104可能通過薄膜電阻器102而保持電連接。為了確保分離，刻蝕可以被延長以過度刻蝕和暴露襯底150的表面134，該表面134低于頂表面162。通過在刻蝕期間利用光致抗蝕劑圖形166覆蓋薄膜電阻器102，可以打開互連結構104之間的少量空間。[0093]在去除水平部分172之后保留的垂直部分132保護互連結構104在刻蝕期間不被底切。在用以去除水平部分172的刻蝕期間，垂直部分132的厚度可能減小。12[0094]光致抗蝕劑圖形166可以形成為僅覆蓋第一互連結構10 和第二互連結構104b 之上的薄膜電阻器層164之上的介電帽層165的頂表面168的一部分，而不覆蓋未被光致抗蝕劑圖形166覆蓋的其他互連結構104。用以去除介電帽層165和薄膜電阻器層164的水平部分172的刻蝕將暴露襯底150的表面134?？涛g還將去除不與薄膜電阻器102相關聯的互連結構104頂部上的不受光致抗蝕劑圖形166保護的薄膜電阻器層164和介電帽層 165。可以從這些其他互連結構104去除保護涂層128中的一些或所有。[0095]防反射涂層1 可以被這一刻蝕再次暴露。在其中省略了防反射涂層1 的實施例中，可以將保護性涂層128的厚度選擇為防止對第二導體124的破壞。如果光致抗蝕劑圖形不覆蓋所有互連結構，則未覆蓋的互連結構在用第四層間電介質136保護它們和形成多個第二導電過孔138 (如圖3所示)之前將不需要附加處理。[0096]圖11是在去除薄膜電阻器層164的水平部分172之后保留在互連結構104上的薄膜電阻器層164和介電帽層165的去除之后的集成電路148。當從互連結構104的頂部去除薄膜電阻器層164時，可能去除保護性涂層128中的一些或所有。[0097]保護性涂層128的頂表面133被暴露。這可以用各種各樣的方式來實現。例如， 可以在集成電路148之上形成介電層(未示出)，然后可以使用化學機械拋光來暴露頂表面 133。作為替代，可以將光致抗蝕劑圖形166形成為僅覆蓋薄膜電阻器102從而使得當去除水平部分172時另一個頂表面133被暴露。[0098]薄膜電阻器102將相鄰互連結構直接連接在一起而不需要過孔來將電阻器連接到互連。這顯著地減小了用于形成集成電路148的空間。此外，當保護性涂層1 被并入在互連結構中時，能夠減小互連結構之間的空間。[0099]可以通過以下公式來計算薄膜電阻器102的電阻[01 00] Rtotal = 2 ( (RCS//Rtop//Rside) +Rangle) +知[0101]其中Rcs是第二導體124的電阻，Rt。p是形成第一互連結構10 和第二互連結構 104b上的薄膜電阻器102的頂表面168的水平接觸的電阻，并且Rside是與第一互連結構 10 和第二互連結構104b的側壁相鄰的薄膜電阻器102的垂直接觸的電阻。Rangle是薄膜電阻器102和第一導體106之間的接觸角處的電阻。Rtf是薄膜電阻器102的電阻。該公式確定了與Rcs、Rside、Rt。p并聯的電阻。總電阻主要受第一導體106和薄膜電阻器102之間的 RangIe 影響。當 Rcs < < Rtop 和 Rlc 時，則 Rtotai 大約等于 2 (Rcs+RmgJ +Rtf。[0102]圖12是具有形成在薄膜電阻器102之上的替代性的光致抗蝕劑圖形167的集成電路148的橫截面視圖。有意地將光致抗蝕劑圖形167形成為相對于互連結構104的頂表面168上的邊緣170向內。在這種情形下，保護性涂層128防止刻蝕在未覆蓋刻蝕期間破壞互連結構104中的第二導體124。[0103]光致抗蝕劑圖形167可以形成為僅覆蓋第一互連結構10 和第二互連結構104b 之上的薄膜電阻器層164的頂表面168的一部分。其他互連結構104的頂表面168不被光致抗蝕劑圖形167覆蓋。如上所述，保護性涂層1 可以是TEOS層或其他硅介電層。保護性涂層1 還可以是為保護第二導體1 并且依賴于用于第二導體1 的材料類型而定制的多個層。[0104]圖13是在已經限定薄膜電阻器102并且已經去除光致抗蝕劑167之后圖12的集成電路148的橫截面視圖。隨著刻蝕去除薄膜電阻器層164的水平部分172，襯底150的表面134被暴露并且不受光致抗蝕劑圖形167保護的薄膜電阻器層164被從相關聯的互連結構104的頂部去除?？梢詮倪@些互連結構104去除保護性涂層128的一些或所有。在刻蝕期間去除由光致抗蝕劑圖形167暴露的第一互連結構10 和第二互連結構104b的頂表面168的一部分。在刻蝕期間還去除保護性涂層128的一些或所有，并且再次暴露防反射涂層126。在其中省略了防反射涂層126的實施例中，可以將保護性涂層128 的厚度選擇為防止對第二導體124的破壞。在圖13中，互連結構在用第四層間電介質136 保護它們和形成多個第二導電過孔138(如圖3所示)之前不需要附加處理。圖14是通過第一導體106電連接到薄膜電阻器102的互連結構104之一的放大視圖。互連結構104包括第一導體106之上的第二導體124以及第二導體IM之上的防反射涂層126。在從第一薄膜電阻器層103a和第二薄膜電阻器層10 限定薄膜電阻器102 之后，僅保留了保護性涂層128的一部分。使用類似于圖12中的光致抗蝕劑圖形167的光致抗蝕劑圖形來限定薄膜電阻器102。在圖14中，薄膜電阻器102形成在襯底150中的凹陷210中。當在襯底150之上形成互連結構104時，形成凹陷210。用以限定各個互連結構的刻蝕可以過度刻蝕襯底150 并形成凹陷210。第一薄膜電阻器層103a和第二薄膜電阻器層10 以及介電帽層105的厚度顯著小于凹陷210在襯底150的頂表面162以下的深度。在此處所描述的所有實施例中，薄膜電阻器可以是單個薄膜電阻器或多個薄膜電阻器層。如上所述，薄膜電阻器層的形成依賴于靶材料以及淀積室的氣體和溫度條件?？梢缘矸e具有不同化學成分的多個層以實現薄膜電阻器的所希望的電阻值。例如，第一電阻器層103a可以是具有負電阻溫度系數(諸如-360ppm/C)的鉻硅膜。第二電阻器層10 可以是具有正電阻溫度系數(諸如+400ppm/C)的另一鉻硅膜。可以通過計算第一電阻器層103a和第二電阻器層10 的并聯電阻值來確定薄膜電阻器的電阻值。接近零的電阻溫度系數可以通過形成具有負電阻溫度系數的第一電阻性層和具有正電阻溫度系數的第二電阻性層來實現。在一個實施例中，第一電阻性層103a具有在100埃和150埃范圍內的厚度。第二電阻性層10 具有在20埃和50埃范圍內的厚度。第一電阻性層103a用作襯墊，從而將第二電阻性層10 電耦合到互連結構。第一電阻性層103a為橫向接觸提供更好的連續(xù)性。 第一電阻性層103a和第二電阻性層10 可以是由相同元素形成但具有由淀積技術的變化引起的不同的電阻值和不同的電阻溫度系數的合金。作為替代，第一電阻性層和第二電阻性層可以是由不同元素形成的合金成分。第一電阻性層103a和第二電阻性層10 可以具有各種厚度并且具有各種薄層電阻。第一電阻性層和第二電阻性層的垂直堆疊布置是并聯電阻器結構。針對每個電阻性層選擇淀積靶和氣體條件從而使得并聯的多個電阻性層的總電阻等于薄膜電阻器的所希望的電阻值。在一個實施例中，針對第一電阻器層103a的靶可以是硼化鉻(85% )、硅(10% ) 以及碳化硅(5% )。針對第二電阻器層10 的靶可以是硼化鉻(55% )、硅(30% )以及碳化硅(15% )?？梢栽诘诙娮杵鲗?03b上由硼化鉻(35% )、硅(45% )以及碳化硅 (25%)的靶形成第三電阻器層(未示出)。第一電阻器層、第二電阻器層和第三電阻器層的組合形成薄膜電阻器302。在一個實施例中，根據以上所述的靶而形成的具有三個電阻性層的薄膜電阻器具有200歐姆/平方的薄層電阻和接近零ppm/C的電阻溫度系數。[0112]可以在不中斷真空條件的情況下利用單個機器淀積該多個薄膜電阻器層。該多個膜將彼此補償以實現所希望的電氣性質。例如，具有負電阻溫度系數的膜可以被具有正電阻溫度系數的膜覆蓋。正電阻溫度系數和負電阻溫度系數的組合提供接近零的電阻溫度系數值。該多個薄膜電阻器層提供具有跨晶片小于百分之一的變化的穩(wěn)定的薄層電阻。[0113]圖15-圖18是橫向地連接襯底150之上的具有斜度的互連結構174的薄膜電阻器 102的另一實施例的橫截面視圖。在圖15中，具有斜度的互連結構174包括鈦導體層176 和金屬層178。鈦導體層176可以直接形成在襯底150上或者用介電層(未示出)與襯底隔開。在替代性的實施例中，鈦導體層可以包括鈦層和氮化鈦層。如上所述，鈦以外的其他材料可以用于導體層176。[0114]金屬層178可以是鋁、銅或者其他金屬材料。例如，金屬層178可以具有鋁銅硅成分。具有斜度的互連結構174具有有角度的側壁從而使得互連結構是梯形的，即朝向上表面180錐削的。互連結構的優(yōu)化剖面是分別在圖3中的垂直側壁和圖15中的具有斜度的側壁之間的折中。[0115]具有有角度的側壁的導體層176能夠增強具有斜度的互連結構174之間的薄膜電阻器102的性能。薄膜電阻器102是根據上述方法和成分由薄膜電阻器層164形成。在薄膜電阻器層164之上形成介電帽層165以獲得穩(wěn)定性。[0116]在圖16中，在具有斜度的互連結構174之上形成光致抗蝕劑圖形184從而使得上表面180的一部分被覆蓋。光致抗蝕劑圖形184相對于介電帽層165的邊緣187向內，邊緣187開始朝水平部分186向下的傾斜。作為替代，光致抗蝕劑圖形184可以延伸到介電帽層165的邊緣187。使光致抗蝕劑圖形184在互連結構174的全部頂表面180之上延伸提供了對頂表面的保護。因此，可以省略上述保護性涂層128。[0117]圖17是在刻蝕去除不受光致抗蝕劑圖形184保護的水平部分186之后的薄膜電阻器102的橫截面視圖。如果光致抗蝕劑圖形184僅覆蓋具有斜度的互連結構174的上表面180，則薄膜電阻器層164的垂直部分188被完全地去除。然而，如果光致抗蝕劑圖形184 延伸超過上表面180，則垂直部分188的部分或全部可以保留在具有斜度的互連結構174的側壁190上。[0118]薄膜電阻器102通過導體層176電連接具有斜度的互連結構174。這種橫向連接在集成電路上提供薄膜電阻器而不需要通常用于精密電阻器的額外的層間電介質和過孔。 因此，減小了集成電路的總尺度。[0119]圖18是在去除光致抗蝕劑之后的具有帽層105的薄膜電阻器102。如圖3所示， 可以形成各種層間電介質和過孔以將薄膜電阻器耦合到集成電路中的其他互連結構?？梢匀コ蠈拥乃讲糠?92，或者可以將過孔形成為通過上層的水平部分192以將互連結構電連接到集成電路中的其他部件。[0120]圖19是具有帶介電帽層205的薄膜電阻器202的集成電路200的又一實施例。集成電路200包括襯底250，襯底250可以具有形成在其中的多個有源器件。在襯底250之上形成多個具有斜度的互連結構204。每個互連結構204包括第一導體206和第二導體208 并且具有垂直于襯底250的頂表面214的側壁。在形成互連結構期間，在互連結構204之間的襯底250中形成凹陷210。凹陷210可以通過過度刻蝕互連結構以及通過去除光致抗15蝕劑來形成。[0121 ] 隨后，淀積薄膜電阻器202并且用介電帽層205覆蓋薄膜電阻器202。薄膜電阻器 202具有低于襯底250的頂表面214的頂表面212。介電帽層205也具有低于襯底250的頂表面的頂表面216。薄膜電阻器202和介電帽層205顯著小于互連結構并且小于第一導體 206。[0122]圖20是具有連接第一互連結構30 和第二互連結構304b的薄膜電阻器302的集成電路300的橫截面視圖。薄膜電阻器302受介電帽層305保護免于經受后續(xù)處理步驟。 集成電路300包括襯底350，襯底350可以包括諸如CMOS和雙極晶體管之類的多個有源器件。襯底350的頂表面314可以是形成在晶體管或其他金屬層級之上的介電材料的平坦化層。[0123]在襯底350之上形成第一介電層310。第一電介質310可以是氮化硅層或其他介電材料。在第一介電層310之上形成多個互連結構304，包括第一互連結構30 和第二互連結構304b。用于限定互連結構304的刻蝕可以過度刻蝕第一介電層310并且形成凹陷表面 312。[0124]互連結構304包括第一介電層310之上的第一導體306以及第一導體306之上的第二導體308。在第二導體308之上形成保護性涂層328。保護性涂層3 防止第二導體 308在用以限定薄膜電阻器302的刻蝕期間被破壞。在圖20中，使用了光致抗蝕劑圖形(未示出)，光致抗蝕劑圖形完全地覆蓋第一互連30 和第二互連304b之上的介電帽層305和薄膜電阻器302的頂表面。與第一互連結構30 和第二互連結構304b相鄰的其他互連結構304不受光致抗蝕劑圖形的保護。保護性涂層3 防止去除多余的薄膜電阻器302的刻蝕破壞第二導體308。[0125]在互連結構304之上和第一介電層310的凹陷表面312之上形成薄膜電阻器302 和介電帽層。因此，介電帽層305的頂表面316低于第一介電層310的頂表面315。將薄膜電阻器302形成為具有與第一互連結構30 和第二互連結構304b之間的第一介電層310 的凹陷表面312接觸的第一部分320。薄膜電阻器302還具有與第一互連結構30 和第二互連結構304b的側壁接觸的第二部分322。[0126]在第一介電層310和介電帽層305之間的薄膜電阻器302的配置輔助耗散熱量， 從而使得膜更穩(wěn)定。熱量從薄膜電阻器傳播到第一導體和第二導體，從而避免了可能由焦耳效應引起的溫度極限。這還導致在薄膜電阻器302的操作溫度的每個改變上更穩(wěn)定的電流值。在一個實施例中，第一電介質310和介電帽層305是氮化硅。[0127]圖21是具有與形成在介電層410的平坦表面421上的第二互連結構404b隔開的第一互連結構40 的部分集成電路400的簡化等距視圖。介電層410可以形成在襯底之上，襯底上形成有有源器件和無源器件。[0128]薄膜電阻器402將第一互連結構40 和第二互連結構404b的側壁431橫向地連接在一起。第一互連結構40 和第二互連結構404b均分別包括第一導電層406a、406b以及第二導電層42 、似4b。[0129]第一互連結構40 和第二互連結構404b延伸跨過平坦表面421以連接形成在襯底之中和形成在襯底之上的各種電子部件。薄膜電阻器402形成在第一互連結構40 和第二互連結構404b之間的襯底的一部分之上。被薄膜電阻器覆蓋的襯底部分的尺寸將依賴于所希望的電阻值以及用于形成薄膜電阻器的電阻性材料的特性而變化。 圖22是圖21的部分集成電路400的俯視圖。第一互連結構40 在集成電路上的彼此隔開的第一接觸405和第二接觸407之間延伸。第一接觸405可以耦合到集成電路 400中的上層金屬層級。例如，第一接觸405可以連接到圖3中的將第一互連結構10 連接到第二導電結構140之一的多個第一導電過孔120之一。第二接觸407可以耦合到在低于第一互連結構40 的層級處的有源元件。例如，該有源元件可以是晶體管或集成電路的第一金屬層級，諸如第一層金屬。 第二互連結構404b在集成電路400上彼此隔開的第三接觸409和第四接觸411之間延伸。與第一互連結構40 的第一接觸405和第二接觸407 —樣，第三接觸409和第四接觸411將第二互連結構連接到集成電路400的其他元件。第三接觸409將第二互連結構 404b耦合到集成電路400中的第二互連結構之上的元件(未示出)。第四接觸411將第二互連結構404b耦合到集成電路400上的第二互連結構404b之下的另一元件(未示出)。將薄膜電阻器402形成為鄰接第一互連結構40 和第二互連結構404b的側壁 431，從而將這些互連結構電連接在一起。在一個實施例中，將薄膜電阻器402形成為分別與第一互連結構40 和第二互連結構404b的第一接觸405和第三接觸409相鄰。圖中未示出的替代性實施例使用附加的工藝步驟來獲得比第二導體更寬的第一導體從而使得薄膜電阻器更多地與第一導體接觸。第一導體能夠形成具有側壁和頂表面的臺階，其中薄膜電阻器可以形成在側壁和頂表面上。因此，薄膜電阻器將具有與頂部和側壁的直接電接觸而不是僅與側壁的直接電接觸。對薄膜電阻器層進行未覆蓋刻蝕以形成薄膜電阻器的優(yōu)點包括克服了掩膜覆蓋工藝裕度約束并且使得可以在互連結構之間的空間最小的情況下將薄膜電阻器集成到現有產品中。現有技術方法使用具有重疊的掩膜用于電阻器和用于金屬線路。這種方法改善了用于掩膜處理的工藝裕度和魯棒性，這是因為制造商只需要對薄膜電阻器區(qū)域進行掩膜處理。更簡單的掩膜處理減小了時間和材料成本。還消除了基于將薄膜材料選擇為具有對金屬或對防反射涂層的良好的刻蝕選擇性或者選擇為具有用于端點檢測的可觀察到的端點跡線差異的制造約束。可以將上述各種實施例組合以提供進一步的實施例。在此通過弓I用的方式包含在本說明書中引用和/或在申請數據表中列出的所有美國專利、美國專利申請公布、美國專利申請、外國專利、外國專利申請以及非專利出版物的全部內容。如有必要可以修改實施例的方面以采用各種專利、申請和公布的概念來提供更進一步的實施例。可以根據以上的詳細描述來對實施例進行這些和其他改變。一般地，在所附權利要求中，所使用的術語不應當解釋為將權利要求限制為在說明書和權利要求中所公開的特定實施例，而應當解釋為包括隨同這些權利要求所要求保護的等同形式的整個范圍的所有可能實施例。因此，權利要求不受本公開限制。
權利要求1.一種薄膜電阻器結構，其特征在于包括在襯底之上的薄膜電阻器，所述薄膜電阻器具有小于200埃的厚度；以及在所述薄膜電阻器之上的介電帽層，所述介電帽層具有小于600埃的厚度。
2.根據權利要求1的薄膜電阻器結構，其特征在于所述薄膜電阻器是鉻硅并且所述介電帽層是氮化硅。
3.根據權利要求1的薄膜電阻器結構，其特征在于所述薄膜電阻器將第一互連和第二互連的側壁電連接在一起，所述第一互連在所述襯底之上與所述第二互連隔開。
4.根據權利要求1的薄膜電阻器結構，其特征在于所述薄膜電阻器具有在負的每攝氏度百萬分之10和正的每攝氏度百萬分之10范圍內的電阻溫度系數。
5.根據權利要求1的薄膜電阻器結構，其特征在于所述薄膜電阻器層形成在所述襯底之上的介電層上。
6.根據權利要求5的薄膜電阻器，其特征在于所述襯底之上的所述介電層是氮化硅。
7.根據權利要求5的薄膜電阻器，其特征在于所述襯底之上的所述介電層是二氧化娃。
專利摘要本實用新型涉及具有介電帽層的無過孔薄膜電阻器。本公開針對一種薄膜電阻器結構，其包括電連接相鄰互連結構的第一導體層的電阻性元件。該電阻性元件被介電帽層覆蓋，該介電帽層用作用于該電阻性元件的穩(wěn)定器和散熱器。每個互連包括在第一導電層之上的第二導體層。該薄膜電阻器包括被氮化硅帽層覆蓋的鉻硅電阻性元件。
文檔編號H01C7/06GK202258597SQ20112031822
公開日2012年5月30日 申請日期2011年8月23日 優(yōu)先權日2010年8月24日
發(fā)明者C·梁, O·勒內爾, 林廷芳, 牛成玉 申請人:意法半導體公司, 意法半導體有限公司