專利名稱：可編程阻抗存儲器器件的制作方法
可編程阻抗存儲器器件
本申請是申請日為2003年3月18日、申請?zhí)枮?3^6160. X、發(fā)明名稱為“可編程阻抗存儲器器件”的中國發(fā)明專利申請的分案申請。技術(shù)領(lǐng)域
這個發(fā)明涉及用于以非易失性方式把阻抗?fàn)顟B(tài)存儲為數(shù)據(jù)的可編程阻抗存儲器器件，其具有可編程阻抗元件，該元件可通過反向電壓應(yīng)用的極性在低阻抗?fàn)顟B(tài)和高阻抗?fàn)顟B(tài)之間切換。
背景技術(shù)：
近來，已經(jīng)提出了具有可編程阻抗元件的某些存儲器器件。已知一種這樣的存儲器器件為使用在存儲器材料的非晶態(tài)和晶態(tài)之間的相位變換的相變存儲器(例如 USP6，314，014B1)。在這樣的相變存儲器器件中，通過控制硫族化物單元(chalcogenide cell)的電流，可以在晶態(tài)(即低阻抗?fàn)顟B(tài))和非晶態(tài)(即高阻抗?fàn)顟B(tài))之間執(zhí)行可逆的切換。向單元施加大的電流以便導(dǎo)致單元的硫族化物被熔化，然后快速地冷卻它，而且可以寫入低阻抗?fàn)顟B(tài)。以這樣一個程度退火該硫族化物以便使它結(jié)晶而不熔化，并且可以寫入高阻抗?fàn)顟B(tài)。因此，有可能獲得電可重寫的非易失性存儲器器件。
已經(jīng)提出了其它可編程阻抗存儲器，其包括可通過反向電壓應(yīng)用的極性在低阻抗?fàn)顟B(tài)和高阻抗?fàn)顟B(tài)之間切換的可編程阻抗。這些可編程阻抗存儲器之一具有由包含金屬的硫族化物形成的離子導(dǎo)體(例如，USP6，418，049B1)，而且另一個可編程阻抗存儲器具有其中散布導(dǎo)電粒子的聚合物(例如USP6，072，716)。在這些存儲器中，使用了依據(jù)電壓應(yīng)用在固體中的枝狀晶體(dendrite)生長和回縮。為了在單元中寫入低阻抗?fàn)顟B(tài)，以這樣的級性在單元的陽極和陰極之間施加電壓，以使陽極是正的。因此，枝狀晶體從陰極生長以到達(dá)陽極，借此該單元變?yōu)榈妥杩範(fàn)顟B(tài)。反向的電壓應(yīng)用使枝狀晶體縮回以導(dǎo)致該單元處于高阻抗?fàn)顟B(tài)。這樣的阻抗變化是可逆的，而且可以以非易失性的方式存儲低阻抗?fàn)顟B(tài)和高阻抗?fàn)顟B(tài)。
已經(jīng)提出了，通過利用這樣的可編程阻抗、有可能實現(xiàn)高密度的電可重寫非易失性存儲器。然而，還沒有提出單元陣列的詳細(xì)配置以及它的讀/寫電路。為了實現(xiàn)具有高密度和高性能的實用的非易失性存儲器，為了構(gòu)造單元陣列如何把可編程阻抗與什么類型的切換器件組合，如何構(gòu)造與該單元陣列相聯(lián)系的讀/寫電路等，變?yōu)橹匾募夹g(shù)問題。發(fā)明內(nèi)容
依據(jù)本發(fā)明一個方面的可編程阻抗存儲器器件包括
半導(dǎo)體襯底；
其中布置存儲器單元的至少一個單元陣列，其在半導(dǎo)體襯底上面形成，每個存儲器單元具有可編程阻抗元件和存取元件的層疊(stack)結(jié)構(gòu)，該可編程阻抗元件以非易失性的方式存儲由電壓應(yīng)用的極性確定的高阻抗?fàn)顟B(tài)或者低阻抗?fàn)顟B(tài)、該存取元件具有在某一電壓范圍中處于截止?fàn)顟B(tài)的這樣一個阻抗值，其是處于選擇狀態(tài)的阻抗值的十倍或更多；以及
位于單元陣列下面的、在半導(dǎo)體襯底上形成的讀/寫電路，其用于與單元陣列相聯(lián)系的數(shù)據(jù)讀取和數(shù)據(jù)寫入。


圖1為用于說明依據(jù)本發(fā)明的一個實施例、用于可編程阻抗存儲器元件的數(shù)據(jù)寫入原理的圖示。
圖2示出了依據(jù)該實施例用于所選單元的基本單元陣列和它的電壓應(yīng)用模式。
圖3示出了用于在基本單元陣列中的所選單元的另一個電壓應(yīng)用模式。
圖4示出了用于一個單位單元(unit cell)的讀/寫電壓關(guān)系。
圖5示出了用于說明寫入原理的單元特性。
圖6示出了用于說明讀取原理的單元特性。
圖7示出了依據(jù)該實施例的三維單元陣列的布局。
圖8是沿著圖7所示的三維單元陣列的線Ι-Γ所獲得的截面圖。
圖9為另一個三維單元陣列的截面圖。
圖10示出了三維單元陣列的等效電路。
圖11示出了存儲器單元的阻抗分布。
圖12示出了依據(jù)該實施例的三維單元陣列的阻抗分布。
圖13示出了依據(jù)該實施例的成對單元(pair cell)配置方法。
圖14為示出用于說明依據(jù)該實施例的數(shù)據(jù)讀取的操作波形的圖示。
圖15為示出用于說明依據(jù)該實施例的數(shù)據(jù)寫入的操作波形的圖示。
圖16是顯示操作波形的圖示，這些操作波形用于說明在相鄰兩個單元陣列中的兩對單元的數(shù)據(jù)寫入。
圖17示出了另一種成對單元配置方法。
圖18為示出依據(jù)該實施例的三維單元陣列以及它的讀/寫電路的層疊結(jié)構(gòu)的透視圖。
圖19為示出在單元陣列的位線和讀/寫電路之間的互連關(guān)系的截面圖。
圖20為示出在字線和讀/寫電路之間的關(guān)系的截面圖。
圖21是示出讀/寫電路的布局的圖示。
圖22是示出讀/寫電路的字線選擇電路部分的圖示。
圖23是示出讀/寫電路的位線選擇電路部分的圖示。
圖M示出圖22和23所示的晶體管電路的主要部分布局。
圖25是在位線形成之后的單元陣列狀態(tài)的透視圖。
圖沈是在位線上形成存儲器單元之后的單元陣列狀態(tài)的透視圖。
圖27是在字線形成之后的單元陣列狀態(tài)的透視圖。
圖28A到28C是示出字線形成處理的剖面視圖。
具體實施方式
圖1示出了在本發(fā)明中使用的可編程阻抗(可變阻抗)VR的原理配置。可編程阻抗VR由用作存儲器材料的阻抗薄膜3、以及把阻抗薄膜3夾在中間的陰極和陽極電極1和 2形成。阻抗薄膜3是，例如，由包含諸如銀、銅等金屬離子的硫族化物形成的離子導(dǎo)體(固體電解質(zhì))。例如，Ge-S、Ge-k等可以用作硫族化物。在阻抗薄膜3由上述硫族化物形成的情況下，通過在其中包含銀形成電極1、2。
例如，阻抗薄膜3將高阻抗?fàn)顟B(tài)存儲為數(shù)據(jù)“0”，以及將低阻抗?fàn)顟B(tài)存儲為數(shù)據(jù) “1”。在這個可編程阻抗VR中，施加超過閾值的正的陽極-陰極電壓(Vffi>0)，將寫入數(shù)據(jù)“1”。施加超過閾值的負(fù)的陽極-陰極電壓作《<0)，將寫入數(shù)據(jù)“0”。當(dāng)寫入數(shù)據(jù)“1” 時，作為Vak >0的電壓應(yīng)用的結(jié)果，如圖1所示，在阻抗薄膜3中，從陰極1生長出導(dǎo)電的枝狀晶體4并朝向陽極2。當(dāng)樹枝狀晶體4到達(dá)陽極2時，就獲得了低阻抗?fàn)顟B(tài)(數(shù)據(jù)“1”)。 應(yīng)用反向電壓，則樹枝狀晶體4縮回或者折斷(broken)，借此獲得高阻抗?fàn)顟B(tài)(數(shù)據(jù)“0”)。 只要不應(yīng)用超過閾值的電壓，就可以靜態(tài)地保持這樣的低阻抗?fàn)顟B(tài)和高阻抗?fàn)顟B(tài)。
應(yīng)當(dāng)理解，阻抗薄膜3可以由其中散布導(dǎo)電粒子的聚合物(例如，其中散布炭黑粒子的碳聚合物)形成。在這種情況下，基于與上述相同的原理可逆地寫入低阻抗?fàn)顟B(tài)和高阻抗?fàn)顟B(tài)。
上述存儲器操作的原理基于如下所述的機理。離子導(dǎo)體或者聚合物是非晶態(tài)的， 而且在其中隨機和靜態(tài)地形成勢壘。此外，在勢壘分布中，從陰極到陽極連續(xù)不斷地形成勢谷。在這樣的固體材料中散布某些種類的金屬，而且有可能由于電場的應(yīng)用而沿著勢谷移動金屬離子。當(dāng)以使陽極側(cè)為正這樣的級性施加電壓時，金屬離子移向陰極，然后從陰極電極中生長出金屬樹枝狀晶體。使電場的極性反向，并且對樹枝狀晶體中的金屬進行充電，而且將該金屬與樹枝狀晶體分離，然后沿著勢谷移向陰極。因此，可以使樹枝狀晶體縮回。
當(dāng)用不出現(xiàn)樹枝狀晶體生長和回縮這樣的程度向可編程阻抗VR施加電壓時，可以通過電流監(jiān)控來執(zhí)行這樣的可編程阻抗VR的數(shù)據(jù)讀取。做為選擇，在電壓具有這樣的級性以便促進數(shù)據(jù)“0”、“1”狀態(tài)的條件下，有可能使用大的讀取電壓而沒有數(shù)據(jù)干擾。
圖2根據(jù)3X3單元矩陣，示出了依據(jù)實施例的可編程阻抗存儲器的基本單元系列。并行提供了多條第一布線(在下文中，位線BL)，而且提供了與位線BL交叉的多條第二布線(在下文中，字線WL)。存儲器單元MC放置在這些字線WL和位線BL的相應(yīng)交叉點處。存儲器單元MC是可編程阻抗VR和齊納(kner) 二極管ZD的串聯(lián)連接電路。齊納二極管ZD的陽極連接到字線WL。
在未選擇(non-select)狀態(tài)下，位線BL保持在高電平電壓Vh，而且字線札保持在低電平電壓\。在這種狀態(tài)下，齊納二極管ZD處于反向偏置狀態(tài)并且因此處于截止?fàn)顟B(tài)。 圖2示出了通過利用齊納二極管ZD的正向偏置特性執(zhí)行單元選擇的這樣一種情況。詳細(xì)地說，為了選擇由虛線圍繞的單元MC，使所選擇的字線WL處于高電平電SVh，而且使所選擇的位線BL處于低電平電壓八；借此在所選擇單元處，它的二極管ZD變?yōu)檎蚱靡蕴幱趯?dǎo)通狀態(tài)，并且向一個可編程阻抗VR施加電壓。
圖3示出了這樣一種情況，其中向在與圖2所示相同的單元陣列中的可編程阻抗 VR應(yīng)用反向偏置。在這種情況下，使用齊納二極管ZD的擊穿。通過二極管結(jié)的波段到波段 (band to band)隧道效應(yīng)生成齊納擊穿，而且可以由二極管的雜質(zhì)濃度控制擊穿啟動電壓 (齊納電壓)Vz。類似于圖2，在未選擇狀態(tài)下，位線BL保持在高電平電壓VH，而且字線WL保持在低電平電壓\。為了選擇由虛線圍繞的單元MC，使所選擇的字線WL處于低于VJ勺低電平電壓I，并且使所選擇的位線BL處于高于Vh的高低電平電壓Vhh(例如，Vll = Vl-A, Vhh = Vh+^,其中△是電壓電平變化量)；借此，在所選單元處，向二極管ZD應(yīng)用大的反向偏置，由此導(dǎo)致它被擊穿。因此，可以向一個可編程阻抗VR施加具有與圖2中的那個相反極性的電壓。
上述電平關(guān)系是個示例。例如，在圖2中，雖然未被選擇的位線和所選擇的字線都被設(shè)置為處于相同的高電平電壓Vh，而且未被選擇的字線和所選擇的位線都被設(shè)置為處于相同的低電平電壓\，但是在這些情況下不必使用相同的電平。對于在圖3的選擇模式中使用的電壓變化量△，不必為位線和字線使用相同的值。
在這個實施例中，其中如圖2所示使用二極管的正向偏置特性的單元選擇方法用于“0”數(shù)據(jù)寫入和數(shù)據(jù)讀取；而且其中如圖3所示使用二極管的反向擊穿的單元選擇方法用于“1”數(shù)據(jù)寫入。對于一個存儲器單元，將參考圖4和5詳細(xì)描述讀和寫特性。
圖4示出在讀取電壓Vr、寫入電壓Vw和齊納二極管ZD的電壓之間的關(guān)系?？删幊套杩筕R用它的陽極㈧連接到位線BL這樣的極性進行連接。讀取電壓Vr和寫入電壓 Vw是在字線WL和位線BL之間應(yīng)用的電壓。
圖5通過利用二極管ZD的電壓(V)-電流⑴特性和可編程阻抗VR的V-I特性 (即，負(fù)荷線)、示出了依據(jù)寫入操作的可編程阻抗VR的特性改變。在第一象限，示出了二極管ZD的正向偏置特性曲線50。這可以表示為I = I0{eXp(qV/kT)-l}。在第三象限，示出了二極管ZD的反向偏置特性曲線51a、51b。在未選擇狀態(tài)，施加到單元的電壓是\_VH， 因此二極管ZD保持在曲線51a上的高阻抗截止?fàn)顟B(tài)。
在圖5的第一象限中，如下所述執(zhí)行“0”寫入操作。在齊納二極管ZD變?yōu)閷?dǎo)通狀態(tài)的這樣一個條件下施加寫入電壓Vw(O) =VH-\，并且把保持“1”數(shù)據(jù)狀態(tài)(S卩，低阻抗?fàn)顟B(tài))53的單元寫為“0”數(shù)據(jù)狀態(tài)(即，高阻抗?fàn)顟B(tài))54。原則上，有可能使用第一象限特性用于“0”寫入或者“1”寫入。然而，因為需要使用這個象限用于稍后描述的單元數(shù)據(jù)讀取， 因此在第一象限中執(zhí)行“0”寫入操作。換句話說，在圖2到4所示的單元陣列配置中，利用可編程阻抗VR的陽極(A)連接到位線BL這樣的級性連接該可編程阻抗。對應(yīng)于該寫入電壓應(yīng)用，作為可編程阻抗的樹枝狀晶體縮回的結(jié)果，如箭頭所示，“1”數(shù)據(jù)狀態(tài)的負(fù)荷線53 改變?yōu)椤?”數(shù)據(jù)狀態(tài)的負(fù)荷線54，而且可編程阻抗的阻抗值變?yōu)楦摺?br> 為了使數(shù)據(jù)“1”的可編程阻抗發(fā)生這樣的改變，需要向可編程阻抗應(yīng)用比某一電平高的電壓。這樣的電平被顯示為圖5中的“0”寫入閾值VT。作為應(yīng)用于可編程阻抗VR 的電壓，VT表示在參考Vw(O)的方向。如果在齊納二極管ZD的正向偏置特性曲線50和可編程阻抗的“1”數(shù)據(jù)狀態(tài)的負(fù)荷線53之間的交叉點Bl位于原點和Vw(O)-VT之間，則可以把“0”寫入到可編程阻抗中。如上所述，使用第一象限用于“0”寫入，在讀取模式很難出現(xiàn)到可編程阻抗的錯誤寫入。將在稍后詳細(xì)地描述其理由。
在第三象限中，執(zhí)行“1”寫入。在這種情況下，應(yīng)用大的反向偏置，而且它可以導(dǎo)致齊納二極管被擊穿，并且它允許用大致恒定的電壓流過電流。在該圖中，“1”寫入操作如下所示；當(dāng)應(yīng)用超過擊穿電壓(齊納電壓)Vz的寫入電壓Vw(I) =Hhh時，可編程阻抗VR 從“ 0，，數(shù)據(jù)的高阻抗?fàn)顟B(tài)56改變到“ 1，，數(shù)據(jù)的低阻抗?fàn)顟B(tài)55。分別表示“ 0 ”、“ 1，，的負(fù)荷線56、55具有與阻抗值一致的斜度。因此，它們處于分別與第一象限中的負(fù)荷線5354平行的狀態(tài)。在這種情況下，為了成功地寫入到可編程阻抗還需要向該可編程阻抗應(yīng)用高于閾值VT的電壓。這個閾值VT以參考Vw⑴的正向表示。如果在齊納二極管ZD的擊穿特性曲線51b和可編程阻抗的“0”數(shù)據(jù)狀態(tài)的負(fù)荷線56之間的交叉點B2位于原點和Vw⑴+VT 之間，則可以把“1”寫入到可編程阻抗中。在有足夠高的電壓應(yīng)用于可編程阻抗這樣的條件下選擇電壓I、Vhh等。
如果寫入“1”數(shù)據(jù)的可編程阻抗的阻抗值太低，則將有大的電流流過齊納二極管 ZD，由此導(dǎo)致它被熱擊穿。因此，需要注意電流值。對應(yīng)于某些情況，需要設(shè)置限流器。
如果第三象限用于“0”寫入，則不用擔(dān)心熱擊穿，這是由于因?qū)懭雽?dǎo)致的負(fù)荷線變化量處于電流值減少的這樣一個方向。然而，在這種情況下，因為需要使用第一象限用于 “1”寫入，所以在讀取操作中錯誤寫入的可能性是不可避免的。
在圖5中，示出了在用于圖2和圖3所示的單元陣列的選擇性寫入操作期間、應(yīng)用于未被選擇單元的電壓變化量Cl到C3。Cl是在圖2所示的“0”數(shù)據(jù)寫入期間、沿著所選擇位線和所選擇字線的未被選擇單元的電壓變化量；C2是在圖3所示的“1”數(shù)據(jù)寫入期間、 沿著所選擇位線和所選擇字線的未被選擇單元的電壓變化量；而且C3是在這樣的情況下， 即用于圖3所示的單元的“1”寫入操作期間、為圖2所示的另一個單元執(zhí)行“0”寫入的情況下，沿著所選擇字線和所選擇字線的未被選擇單元的電壓變化量。在上述寫入操作中不使用這樣的情況。要求這些電壓變化量Cl到C3不足以破壞未被選擇單元的數(shù)據(jù)。因此， 必須在電壓變化量不會導(dǎo)致未被選擇單元的要被正向偏置的齊納二極管導(dǎo)通、或者不會導(dǎo)致在反向偏置方向擊穿這些二級管的條件下，選擇VH、VHH、Vl和Va的值。
圖6示出了在具有“0”寫入特性的第一象限中執(zhí)行的讀取操作的特性(由虛線所示)。因為必須用防止單元被錯誤地寫入所必需的低電壓執(zhí)行讀取操作，所以類似于“0”寫入、在第一象限中執(zhí)行依據(jù)這個實施例的讀取操作。例如，在讀取模式中，向所選擇的字線應(yīng)用高電平電壓VH，并且向所選擇的位線應(yīng)用比\高的低電平電壓Ir。在這時候，由讀出放大器檢測在齊納二極管的正向偏置特性曲線50和“0”、“1”數(shù)據(jù)的負(fù)荷線58、57的交叉點SO和Sl之間的電流差或者電壓差，并且可以確定所讀取的數(shù)據(jù)。
在上述讀取操作中，需要防止單元由于讀取電壓應(yīng)用而被錯誤地寫入。如圖6所示，在“ 1”數(shù)據(jù)讀取操作中，只要應(yīng)用于可編程阻抗的電壓被設(shè)置為小于閾值VT，就不會出現(xiàn)錯誤的寫入。在圖6中，在“0”數(shù)據(jù)讀取操作中，向可編程阻抗應(yīng)用比閾值VT稍高的電壓。然而，這變?yōu)椤?”寫入模式。也就是說，“0”讀取操作變?yōu)椤?”重寫操作，由此與錯誤的寫入無關(guān)。
如先前所述，在原則上有可能使用第一象限用于“1”數(shù)據(jù)寫入。然而，在這樣的情況下，“0”讀取操作變?yōu)槿醯摹?”寫入模式。為了避免這樣的模式，優(yōu)選是使用第一象限用于“0”寫入操作。
如上所述，在圖6的讀取方案中，只要用于“1”數(shù)據(jù)讀取的交叉點Sl處于Vr和 Vr-VT的電壓范圍之間，就不會出現(xiàn)錯誤的寫入。換句話說，有可能設(shè)置讀取電壓Vr而不用考慮用于“0”數(shù)據(jù)讀取的交叉點SO。因此，可以提高讀出界限和讀出速度。假定第三象限用于數(shù)據(jù)讀取操作，因為齊納電壓Vz大致為常數(shù)，所以難以獲得防止錯誤寫入所必需的讀出界限。
如上所述，在這個實施例中，齊納二極管用作用于以相反的極性向可編程阻抗應(yīng)用電壓的存取元件，而且使用了它的正向偏置特性和反向偏置擊穿特性。在反向偏置特性中，存在一個在齊納電壓Vz之下、其中阻抗值被認(rèn)為是大致無窮大的電壓區(qū)域。這是可編程阻抗的存取元件所需要的重要特性。通常，需要存取元件在某個電壓范圍內(nèi)具有這樣的處于截止?fàn)顟B(tài)的阻抗值，其是處于選擇狀態(tài)的阻抗值的十倍或更多?？紤]到這個，應(yīng)該理解可以使用其他的存取元件，例如P-N結(jié)二極管、Shottky 二極管等，只要它們在某一電壓范圍內(nèi)保持高阻抗截止?fàn)顟B(tài)即可。此外，應(yīng)當(dāng)理解可編程阻抗元件不僅可以由上述材料形成，而且也可以由這樣的材料形成，其以對應(yīng)于電壓應(yīng)用極性的不同方向流過電流，以具有對應(yīng)于電流方向的不同的阻抗值。
迄今為止，已經(jīng)說明了基本單元陣列的配置和數(shù)據(jù)讀/寫操作的原理。在這個實施例中，使用了其中多個單元陣列層疊在半導(dǎo)體襯底上的三維單元陣列結(jié)構(gòu)。將在下面說明這樣的三維單元陣列。
圖7和8示出了包括四層層疊單元陣列MAO到MA3的三維(3D)單元陣列的布局以及沿著它的Ι-Γ線的剖面圖。在這些圖中，在相應(yīng)的單元陣列的相同部分或部件處使用相同的參考數(shù)字，其中通過向其添加后綴“a”、“b”、“c”和“d”在單元陣列之間進行區(qū)分，并且通過添加后綴“ab”、“bc”和“Cd”區(qū)分每兩個單元陣列的共享部分。
硅襯底10覆蓋有諸如二氧化硅薄膜之類的絕緣薄膜。在該襯底上面，彼此平行地布置多條位線(BL) 12a。以某個間距在每條位線1 上布置柱型(pillar-type)存儲器單元MC，其中每個存儲器單元具有層疊在其上的可編程阻抗元件VR和齊納二極管ZD。形成字線(WL) ISab以便以垂直于位線12a的方向共同地連接存儲器單元MC的上端，由此形成第一單元陣列ΜΑΟ。
如上所述，通過向字線WL應(yīng)用高電平電壓并且向位線BL應(yīng)用低電平電壓以導(dǎo)致可編程阻抗元件VR被正向偏置，來把該可編程阻抗元件VR寫為“0”狀態(tài)。因此，可編程阻抗元件VR被設(shè)置為具有這樣的級性，其中它的陰極和陽極分別連接到字線WL和位線BL。 這對于每個層疊的單元陣列都是一樣的。
詳細(xì)地說，存儲器單元MC通過圖案化(pattern)具有可編程阻抗元件層13a、歐姆電極14a、n+型硅層1 和ρ+型硅層16a的層壓(laminated)層形成。如圖1所示，可編程阻抗元件層13a由被陽極和陰極電極夾在中間的、包含指定金屬的離子導(dǎo)體或者聚合物形成。在存儲器單元MC周圍掩埋層間介電薄膜17以使單元陣列MAO平面化。
形成第二單元陣列MAl以便與第一單元陣列MAO共享字線(WLO) ISab。詳細(xì)地說， 以某個間距在每條字線18ab上布置柱型存儲器單元MC，其中每個存儲器單元MC通過圖案化包含P+型硅薄膜16b、η+型硅薄膜15b、歐姆電極14b和可編程阻抗元件薄膜13b的層壓薄膜形成，以具有齊納二極管ZD和可編程阻抗元件VR的層疊結(jié)構(gòu)。單元布局與第一個單元陣列MAO的單元布局相同。圖案化位線(BLl) 12ab以沿著垂直于字線18ab的方向共同連接所布置的可編程阻抗元件層13b。在存儲器單元MC周圍掩埋層間介電薄膜19以使單元陣列MAl平面化。
如類似于第一和第二單元陣列MAO和MAl那樣，周期性地形成第三和第四單元陣列MA2和MA3的層疊結(jié)構(gòu)。第二單元陣列MAl和第三單元陣列MA2共享位線(BLl) 12bc。 第三單元陣列MA2和第四單元陣列MA3彼此共享字線(WLl) 18cd。分別單獨地準(zhǔn)備最低的單元陣列MAO的位線(BLO) 12a和最高的單元陣列MA3的位線(BL3) 12d。雖然沒有顯示沿著圖7中的線II-II'的剖面圖，但是在這個剖面圖上，以與在位線上相同的間距、在連續(xù)不斷形成的字線WL上布置存儲器單元MC。如圖7所示，以位線BL和字線WL彼此旋轉(zhuǎn)90°的這樣一個模式形成每個單元陣列的位線BL和字線WL，而且在相應(yīng)的交叉點處將存儲器單元MC夾在它們之間。例如，利用線/間隔=1F/1F形成字線WL和位線BL，其中F是最小的器件特征尺寸，由此實現(xiàn)4F2的單位單元面積。為了形成這樣的結(jié)構(gòu)，有可能在存儲器單元MC的圖案化處理中利用一個曝光掩膜(mask)使用兩次曝光，用于圖案化字線或者位線。詳細(xì)地說，在用于存儲器單元的層壓層的光刻處理中，以這樣的方式利用曝光掩膜執(zhí)行曝光兩次，以便該掩膜在相應(yīng)的曝光步驟之間旋轉(zhuǎn)90°。然后，蝕刻層壓層以便保持在兩次曝光步驟處的重疊部分，然后能夠在位線BL和字線WL的相應(yīng)交叉部分處布置存儲器單元MC。在圖8中，僅僅在位線BL和字線WL的交叉部分布置可編程阻抗元件層13。與此相反，在可編程阻抗元件層13的漏電流小得可忽略不計的情況下，如圖9所示，可以保持可編程阻抗元件層13而不用圖案化。在這種情況下，在二極管ZD和可編程阻抗元件層13內(nèi)的位線或者字線之間的夾在中間的部分實質(zhì)上起可編程阻抗元件VR的作用。圖10示出了如上所述形成的3D單元陣列的三維等效電路。為了防止位線互相干擾，每兩條位線構(gòu)成一對，而且在這對位線之間布置另一條位線。BL00、/BLOO, BLOU / BLOl、…是第一單元陣列MAO的位線對；BL10、/BL10、BLl 1、/BLl 1、…是在第二和第三單元陣列MAl和MA2之間的共享位線對；以及BL20、/BL20、BL21、/BL21、…是第四單元陣列 MA3的位線對。此外，WiKWLOO JLOl、…)是在第一和第二單元陣列MAO和MAl之間共享的字線；以及OVLlO JLll、…)是在第三和第四單元陣列MA2和MA3之間共享的字線。在其中集成多個存儲器單元的上述3D單元陣列中，單元特性的變化成為問題。詳細(xì)地說，因為由可編程阻抗元件VR的樹枝狀晶體生長和回縮確定可編程阻抗元件VR的阻抗值，所以該阻抗值由于它的歷史記錄、環(huán)境等發(fā)生改變。圖11示意地示出數(shù)據(jù)“0”、“1” 的阻抗值的分布。如圖11所示，如果在“0”和“1”的阻抗值之間沒有重疊區(qū)域，則能夠通過利用參考阻抗Rref區(qū)別“0”和“ 1 ”。然而，在具有許多單元的3D單元陣列中，變得難以設(shè)置這樣的參考阻抗Rref。圖12示意地示出如上所述的這樣一個情況。組A、B、C和D分別包括接近布置的多個單元。對于每個組，能夠設(shè)置參考阻抗Rref。然而，對于單元陣列的整體，就變得很難或者不可能?？紤]到上述觀點，在這個實施例中，接近布置的兩個單元構(gòu)成一對單元，用于以其中在一個單元中存儲數(shù)據(jù)“0”并且在另一個單元中存儲數(shù)據(jù)“ 1”這樣的方式存儲互補數(shù)據(jù)。通過檢測在構(gòu)成一對的兩個單元的單元電流之間的差來進行讀取操作。通過利用這個方案，即使在整體3D單元陣列中、在高阻抗?fàn)顟B(tài)分布和低阻抗?fàn)顟B(tài)分布之間有局部重疊， 也有可能精確地讀/寫單元數(shù)據(jù)。在圖10中，兩個單元對一般如下所示分別連接到位線對BLOO和/BL00、并且共享單元陣列MAO中的字線mi)0的兩個單元構(gòu)成一對單元，其中的一個是真單元(true cell)，T-cellO,而另一個是互補單元，C cellO ；以及分別連接到一對位線BLlO和/BL10、 并且共享單元陣列MAl中的字線WLlO的兩個單元構(gòu)成另一對單元，其中的一個是真單元， T-celll，而另一個是互補單元，C-celll。在每個單元對中，二進制數(shù)據(jù)的正邏輯值存儲在真單元中，而且負(fù)邏輯值存儲在互補單元中。在單元陣列MA2和MA3中選擇類似的成對單元。在圖10中，用箭頭示出在相應(yīng)讀取選擇時間處的單元電流。將在下面詳細(xì)描述在兩個存儲器單元構(gòu)成一對單元的情況下的數(shù)據(jù)讀/寫方法。 圖13示出了在兩個單元陣列中的兩對單元，它們上下相鄰布置以具有共享的字線WL。用于這兩對單元的數(shù)據(jù)讀取操作可以通過利用圖14所示的操作波形同時執(zhí)行。在未選擇模式中，在位線和字線之間的是保持電壓，其把存儲器單元保持在其中它的二極管被反向偏置到處于高阻抗截止?fàn)顟B(tài)這樣的未選擇狀態(tài)。在圖14所示的讀取選擇模式中，向字線WL應(yīng)用高電平電SVh，其中字線WL在未選擇時間保持在低電平電壓八。同時，向位線BL0、/BL0、BL1和/BLl應(yīng)用低電平電壓>
，這些位線在未選擇時間保持在高電平電壓VH。換句話說，在所選擇的字線WL和所選擇的位線對BLO、/BLO和BL1、/BLl之間，應(yīng)用了讀取電壓Vr = Vh-Vj以正向偏置所選擇的單元。因此，如上面參考圖6所述，在相應(yīng)的單元中有單元電流流動。由讀出放大器檢測在位線對BL0、/BL0之間的單元電流差，以及在位線對BL1、/BL1之間的單元電流差，并且可以確定相應(yīng)的成對單元的單元數(shù)據(jù)。因為通過使兩個單元鄰近而構(gòu)成每對電壓，以存儲互補數(shù)據(jù)，所以有可能精確地讀出單元數(shù)據(jù)。接下來，將描述在成對單元中的數(shù)據(jù)寫入操作。雖然一對單元在一個單元中存儲數(shù)據(jù)“0”并且在另一個單元中存儲數(shù)據(jù)“ 1”，但是如上所述，在字線和位線之間應(yīng)用的“0” 和“1”寫入電壓必須彼此相反。這意味著不可能同時在共享字線的真單元τ-cell和互補單元C-cell中同時寫入數(shù)據(jù)。因此，需要為一對單元執(zhí)行數(shù)據(jù)寫入操作兩次。圖15示出了到一對單元中的“0”數(shù)據(jù)寫入(即，T-cell =“0”、C-cell =“1”) 和“1”數(shù)據(jù)寫入(即，T-cell =“1”、C-cell =“0”)的波形。為了寫入“0”數(shù)據(jù)，相對于在未選擇模式中保持高電平電壓Vh的位線，向位線對中的一個、即BLO (或者BLl)應(yīng)用低電平脈沖電壓\，并且向另一個、即/BLO (或者/BLl)應(yīng)用比Vh更高的高電平脈沖電壓VHH。 在上述位線選擇時段的前半部分Tl中向字線WL應(yīng)用高電平電壓VH，而且在后半部分T2中向相同的字線應(yīng)用低于\的低電平電壓I。因此，在前半部分Tl中，由于字線WL的高電平電壓Vh和位線BLO (或者BLl)的低電平電壓八，所以向成對單元中的一個單元T-cell應(yīng)用“0”寫入電壓、Vw(O) = Vh-Vl, 以正向偏置它的二極管，借此將T-cell寫入到“0”數(shù)據(jù)狀態(tài)。在這時候，因為應(yīng)用于另一個單元C-cell的電壓是Vh-Vhh，所以在這個條件下C-cell的二極管保持在截止?fàn)顟B(tài)。因此，沒有把錯誤的數(shù)據(jù)寫入到C-cell中。在后半部分T2中，由于字線WL的低電平電壓和位線/BLO (或者/BLl)的高電平電壓Vhh，所以向成對單元中的另一個單元C-cell應(yīng)用 “1”寫入電壓、Vw(I) = Vll-Vhh,以導(dǎo)致它的二極管被擊穿，借此將C-cell寫入到“1”數(shù)據(jù)狀態(tài)。在這時候，應(yīng)用于其中已經(jīng)寫入數(shù)據(jù)的單元T-cell的電壓是Va-Vp因為在這個條件下T-cell的二極管保持在截止?fàn)顟B(tài)，所以沒有把錯誤數(shù)據(jù)寫入到T-cell中。為了寫入“ 1 ”數(shù)據(jù)，位線對中的一個、即BLO (或者BLl)從高電平電壓Vh提高到更高的電平電壓Vhh,并且另一個位線、即/BLO (或者/BLl)從高電平電壓Vh拉低到低電平電壓\。而且，類似于“0”寫入模式，在上述位線選擇時段的前半部分Tl中向字線WL應(yīng)用高電平電壓VH，然后在后半部分T2中向相同的字線應(yīng)用低電平電壓V"因此，在前半部分Tl中，因為由于字線WL的高電平電壓Vh以及位線/BLO (或者 /BLl)的低電平電壓\而使單元二極管被正向偏置，所以成對單元中的一個、即C-cell被寫入到“0”數(shù)據(jù)狀態(tài)。在后半部分T2中，因為字線WL的低電平電壓I和位線BLO (或者 BLl)的高電平電壓Vhh導(dǎo)致單元二極管被擊穿，所以另一個單元T-cell被寫入到“1”數(shù)據(jù)狀態(tài)。如同類似于上述“0”寫入模式那樣，在用于“0”寫入的前半部分和用于“1”寫入的后半部分中，都沒有出現(xiàn)錯誤的寫入。從圖15中顯然可知，可以通過反向應(yīng)用到位線的電壓，同時將相同的電壓應(yīng)用于字線，選擇到成對單元中的“0”、“1”寫入。因此，能夠執(zhí)行同時到具有共享字線的兩對單元的數(shù)據(jù)寫入。圖16 詳細(xì)地示出了到兩對單元(T-cellO、C_cellO)和(T-celll、C-celll)的同時數(shù)據(jù)寫入的波形，這兩對單元上下相鄰，且具有共享的字線WL00。這兩對單元的數(shù)據(jù)組合表示為四個值“00”、“01”、“10”和“11”。在圖16中，與這四個值的數(shù)據(jù)相對應(yīng)，在相應(yīng)波形的上部示出T-celll、C-celll、T-cellO和C-cellO的位數(shù)據(jù)。與要被寫入的數(shù)據(jù)相一致地，向相應(yīng)的位線對(BL00、/BL00)、(BL10./BL10)應(yīng)用高電平電壓Vhh和低電平電壓\。 對于這四個數(shù)據(jù)、應(yīng)用于字線Wi)0的電壓全部相同地改變，以便如同類似于圖15所示的那樣，在位線選擇時段的前半部分和后半部分中分別應(yīng)用高電平電壓Vh和低電平電壓V”通過利用這樣的波形，可以同時寫入兩對單元。如從上述寫入操作中顯然可知，應(yīng)當(dāng)理解有可能同時存取在具有共享字線的第一和第二單元陣列MAO和MAl中的相應(yīng)的多對單元。類似地，有可能同時對在具有共享字線的第三和第四單元陣列MA2和MA3中的相應(yīng)的多對單元進行存取。與此相反，要注意到， 不允許同時對具有共享位線的第二和第三單元陣列MAl和MA2進行存取。到目前為止，已經(jīng)說明了這樣的成對單元配置，其中在三維單元陣列的每個單元陣列層中，橫向相鄰的兩個存儲器單元構(gòu)成一對單元。然而，成對單元配置方法不限于此。 如圖17所示，有可能選擇具有共享字線WL的、縱向相鄰的兩個存儲器單元MC，以便構(gòu)成一對單元(即，真單元T-cell、和互補單元C-cell)。在這種情況下，屬于不同單元陣列的位線BL0、BL1變?yōu)橐粚σB接到該對單元的位線。圖18是示出單元塊100和讀/寫電路200的層疊狀態(tài)以及它們之間的互連關(guān)系的示意透視圖。每個單元塊100對應(yīng)于上述具有四層的3D單元陣列。必要時，3D單元陣列被分為具有預(yù)定容量的多個單元塊100。在圖18中，以沿著位線的方向布置兩個單元塊 100。如圖18所示，用于與單元塊100相聯(lián)系的數(shù)據(jù)讀出和寫入的讀/寫電路200在單元塊100的下面。以讀/寫電路200的主要部分布置在長方形單元布局區(qū)域210內(nèi)這樣的狀態(tài)形成該電路，其中長方形單元布局區(qū)域210限定在襯底10上，而且單元塊100層疊在該襯底10的上面。由在位線方向的兩個邊界Al和A2以及在字線方向的兩個邊界Bl和B2 限定單元布局區(qū)域210。第一單元陣列MAO的一組位線BLO和第四單元陣列MA3的一組位線BL2被拉到第一邊界Al側(cè)，以通過沿著邊界Al布置的垂直布線(S卩，垂直延伸(rim)到襯底的通道)101 連接到位線選擇電路201，該電路201在讀/寫電路200中沿著邊界Al布置。由第二和第三單元陣列MAl和MA2共享的一組位線BLl被拉到第二邊界A2側(cè)，以通過沿著第二邊界A2 布置的垂直布線102連接到另一位線選擇電路202，該電路202在讀/寫電路200中沿邊界 A2布置。
位線BLO和BL2被拉到相同側(cè)以通過垂直布線101共同連接到位線選擇電路201 的原因是這樣的事實，即這些位線組不會被同時激活。詳細(xì)地說，因為單元陣列MAO和MAl 具有共享的字線札0，所以它們被同時激活。與此類似，因為單元陣列MA2和MA3具有共享字線札1，所以同時激活單元陣列MA2和MA3。然而，因為單元陣列MAl和MA2共享位線BLl， 所以較低單元陣列(MA0、MA1)和較高單元陣列(MA2、MA3)不會被同時激活。位線選擇電路 201,202包括位線解碼器/多路復(fù)用器(BL-DEC/MUX)。字線Wi)和WLl被拉到第三邊界Bl側(cè)，以分別通過沿著邊界Bl布置的垂直布線 103和104，連接到字線選擇電路208，該電路208在讀/寫電路200中沿邊界Bl布置。字線選擇電路208具有字線解碼器/多路復(fù)用器(WL-DEC/MUX)。讀/寫電路200的中心部分用作全局總線區(qū)域207，其中I/O數(shù)據(jù)線和脈沖信號線沿字線方向穿過這個區(qū)域布置。在這個全局總線區(qū)域207與位線選擇電路201和202之間，分別布置了讀出放大器陣列203和204。由讀出放大器陣列203和204共享在全局總線區(qū)域207處形成的信號線。在讀出放大器陣列203和204中的讀出放大器分別通過布置在本地總線區(qū)域205和206處的信號線連接到位線選擇電路201和202。因此，由位線選擇電路201從位線BLO或者BL2中選擇出來的某些位線連接到讀出放大器陣列203。類似地，由位線選擇電路202從位線BLl中選擇的某些位線連接到讀出放大器陣列204。布置在全局總線區(qū)域207處的I/O數(shù)據(jù)線和脈沖信號線被拉到單元布局區(qū)域210 的第四邊界B2側(cè)。沿著這個邊界B2，布置了用于向所選擇的位線應(yīng)用寫入脈沖信號的寫入電路(即，寫入脈沖發(fā)生器電路)209。如以上參考圖18所述，單元陣列的位線和字線通過垂直布線101到104連接到在襯底10上形成的讀/寫電路200。實際上，這些布線101到104由接觸插頭形成，其掩埋在圍繞單元陣列形成的層間介電薄膜中。圖19和20示出了互連的結(jié)構(gòu)示例。圖19示出了在沿著單元陣列的位線的橫截面上、在位線和讀/寫電路200之間的連接狀態(tài)。圖20示出了在沿著單元陣列的字線的橫截面上、在字線和讀/寫電路200之間的連接狀態(tài)。如圖19和20所示，讀/寫電路200具有在覆蓋晶體管的層間介電薄膜Ila上形成的必要的晶體管和金屬互連。讀/寫電路200由層間介電薄膜lib覆蓋，并且在其上形成四層的單元陣列。因此，層間介電薄膜Ila和lib構(gòu)成了圖8和9所示的絕緣薄膜11。如圖19所示，用于將拉向單元布局區(qū)域210的邊界Al的位線BLO、BL2連接到位線選擇電路201的垂直布線101，由掩埋在層間介電薄膜17、19、20和21中的接觸插頭IOla 到IOle組成。類似地，用于將拉向單元布局區(qū)域的邊界A2的位線BLl連接到位線選擇電路202的垂直布線102，由掩埋在層間介電薄膜11、17和19中的接觸插頭10 到102c組成。如圖20所示，用于把拉向單元布局區(qū)域的邊界Bl的字線Wi)連接到字線選擇電路208的垂直布線103，由掩埋在層間介電薄膜11和17中的接觸插頭103a和10 組成。 用于將拉向與字線WLO相同側(cè)的字線WLl連接到字線選擇電路208的垂直布線104，由掩埋在層間介電薄膜11、17和20中的接觸插頭10 到104d組成。雖然在圖19和20中層壓的單元陣列的最低接觸插頭101a、102a、103a和10 連接到讀/寫電路200的金屬布線，但是這些接觸插頭有可能直接連接到晶體管的源/漏極擴散層。圖19和20示出了其中接觸插頭由用于位線和字線的金屬薄膜形成的示例。稍后將描述制造步驟。另外，要理解，接觸插頭可以由不同于位線和字線的其它金屬薄膜形成， 或者由多晶硅薄膜形成。圖18所示的一個單元塊100包括，例如，512條位線(BL)和1 條字線(WL)，用于一個單元陣列。如上所述，在這個實施例中兩個存儲器單元存儲一位數(shù)據(jù)。在這種情況下，一個單元塊具有256列(Col)XUS行(Row)的存儲空間。能夠通過增加所布置的單元塊的數(shù)目增加存儲器容量。為了在這樣的一個大容理存儲器中實現(xiàn)高速的存取，必須執(zhí)行用于多個位數(shù)據(jù)的并行訪問。例如，為了執(zhí)行32位并行訪問，一個單元塊在字線方向被分成兩個部分，而且在位線方向被分成32個部分，借此獲得64個單位單元(cell unit)。因此，每個單位單元變得具有32I0X4ColX4RoWX4的容量。在全局總線區(qū)域207上，布置數(shù)據(jù)線和脈沖信號線用于6410數(shù)據(jù)輸入/輸出。圖21示出了在其中使用了上述單元塊結(jié)構(gòu)的情況下，相對于圖18所示的一個單元塊100的讀/寫電路200的示意布局。在布置在圖21右側(cè)的字線選擇電路(WL-DEC/ MUX) 208上，布置有行地址(RA)信號線301，其垂直地延伸，以用于從單元塊100的U8X2 條字線中選擇相應(yīng)的字線(即，上面和下面的一條)。布置在圖21左側(cè)的寫入電路209輸出具有高電平電壓Vhh和低電平電壓\的脈沖信號，其在寫入模式中被提供給所選擇的字線(參見圖15)。傳輸寫入脈沖信號的寫入脈沖信號線(WP) 305這樣布置，以便在全局總線區(qū)域207上橫向延伸。與全局總線區(qū)域207上的寫入脈沖信號線305平行地布置主數(shù)據(jù)線 304，在該線路上傳輸所讀取的數(shù)據(jù)。在一個單元塊中選擇一個單位單元，并且同時激活每個單位單元中下面兩個單元層或者上面兩個單元陣列中的單元數(shù)據(jù)。因此，為3210X2 = 6410準(zhǔn)備數(shù)據(jù)線304。寫入脈沖信號線是同樣的。詳細(xì)地說，在讀取模式中，由讀出放大器陣列203和204同時讀出在多條位線上的讀取數(shù)據(jù)，這些位線分別由位線選擇電路201和202從下面兩個單元陣列 (MA0、MA1)或者上面兩個單元陣列(MA2、MA3)中選出，然后這些數(shù)據(jù)被同時傳送到數(shù)據(jù)線 304。在寫入模式中，要提供給分別從下面兩個單元陣列(MA0、MA1)或者上面兩個單元陣列(MA2、MA3)中選擇的多條位線的寫入脈沖信號，從寫入電路209輸出到寫入脈沖信號線 304，然后傳送到分別由位線選擇電路201和202所選擇的多條位線。在讀/寫電路200的下端和上端分別布置了位線選擇電路201和202，而且將列地址(CA)信號線302和303布置為在相應(yīng)的區(qū)域上橫向延伸。位線選擇電路之一，即電路 201，從上面兩個單元陣列中的512個位線對( = 64I0X4Col)中選擇32個位線對，而且另一個電路從下面的兩個單元陣列中的512個位線對中選擇32個位線對。因此，在相應(yīng)的本地總線區(qū)域205和206上布置了用于共同的4列(=8條位線)數(shù)據(jù)的四對電流通過線 BP、/BP，以便穿過讀出放大器陣列203和204的區(qū)域，用于向由相應(yīng)的位線選擇電路201和 202選擇的位線應(yīng)用脈沖信號線305的脈沖信號。另外，在相應(yīng)的本地總線區(qū)域205和207 上布置64對用于4列數(shù)據(jù)的本地數(shù)據(jù)線DL、/DL，而且這些線路連接到讀出放大器陣列203 和204中的相應(yīng)的讀出放大器。分別在圖22和23中詳細(xì)地示出了圖21中由虛線圍繞的、連接到4行X2( = 8 條字線)的一個電路部分310、以及連接到4列(=8條位線)的另一個電路部分312。兩個多路復(fù)用器MUXO和MUXl具有用于分別選擇由單元陣列MAO和MAl共享的下面的字線Wi)以及由單元陣列MA2和MA3共享的上面的字線WLl的選擇門電路。在圖22
17中輸入到多路復(fù)用器MUXO的八條字線對應(yīng)于圖18中、下面兩個單元陣列的字線Wi)。解碼器DEC包括用于選擇32個單位單元之一的解碼門G(G1、G2、…)。多路復(fù)用器MUXO具有由NMOS晶體管QN(QN21到QN24、QN25到QN28,…)組成的選擇門電路401，這些晶體管由選擇信號SlO到S13驅(qū)動以便選擇四條字線中的一條。這些NMOS晶體管QN21到QNM 和QN25到QN^分別共同連接到節(jié)點Nll和附2。將從字線驅(qū)動電路403通過自我升壓 (self-boost)晶體管QN81和QN82輸出的字線驅(qū)動信號Vwdrv應(yīng)用到這些節(jié)點Nll和附2， 其中自我升壓晶體管QN81和QN82由解碼門Gl和G2選擇性地驅(qū)動。字線驅(qū)動信號Vwdrv 在讀取模式中保持在高電平電壓VH(參見圖14)，或者在寫入模式中、在前半部分保持在高電平電壓VH，并且在后半部分保持在低電平電壓U參見圖15)。晶體管QN81、QN82的柵級通過NMOS晶體管QN83、QN84連接到解碼門Gl、G2的輸出節(jié)點，以便由解碼門Gl、G2的輸出在高電平時有選擇地充電。字線驅(qū)動信號Vwdrv通過導(dǎo)通的NMOS晶體管QN81、QN82 應(yīng)用到字線WL。因為NMOS晶體管QN81、QN82被配置為通過在它的柵級和源級之間的電容耦合自我升壓的傳輸門，所以向字線WL傳送在Vh和Va之間改變的字線驅(qū)動信號Vwdrv，而沒有電壓下降。多路復(fù)用器MUXO具有由NMOS晶體管QN(QNl 1到QN14、QNl5到QN18、…)組成的復(fù)位電路402，用于把未被選擇的字線保持在低電平電壓\ = Vsso以類似于多路復(fù)用器 MUXO的方式構(gòu)成多路復(fù)用器MUXl。圖23所示的讀出放大器SA是在圖21所示的讀出放大器陣列205中的32個讀出放大器之一。連接到讀出放大器SA的四對八條位線BLO、/BLO到BL3、/BL3，是從圖10所示的位線組BLO或者BL2中選擇的。如先前所述，因為下面兩個單元陣列MAO和MAl以及上面兩個單元陣列MA2和MA3不會同時被激活，所以讀出放大器SA共同用于下面的單元陣列MAO、MAl和上面的單元陣列ΜΑ2、ΜΑ3。讀出放大器SA是具有激活的PMOS晶體管QP30的CMOS觸發(fā)型電流讀出放大器。 它的兩個節(jié)點附和N2分別直接連接到全局?jǐn)?shù)據(jù)線304中的一對數(shù)據(jù)線GBi、/GBi0讀出 NMOS晶體管QN61和QN62的漏極分別通過NMOS晶體管QN31和QN32有選擇地連接到數(shù)據(jù)線DL和/DL，其中NMOS晶體管QN31和QN32由讀取控制信號R控制，以在讀取操作期間導(dǎo)通。除在數(shù)據(jù)讀取時間導(dǎo)通之外，節(jié)點m和N2由均衡晶體管QN73互相短路。數(shù)據(jù)線DL、 /DL連接到由位線解碼器/多路復(fù)用器BL-DEC/MUX所選擇的一對位線。讀出晶體管QN61、QN62的漏極可以由NMOS晶體管QN71、QN72有選擇地設(shè)置為Vss 或者設(shè)置在浮動狀態(tài)，這些NMOS晶體管QN71、QN72由時鐘CLK所控制?；诰w管QN71、 QN72的操作，有可能當(dāng)在數(shù)據(jù)讀出時間中將單元數(shù)據(jù)傳送到NMOS晶體管QN61、QN62時，把圖14的波形中所示的低電平電壓VLr( = Vss)應(yīng)用到所選擇的位線，并且執(zhí)行讀出放大器 SA的正反饋操作。位線解碼器/多路復(fù)用器BL-DEC/MUX具有由解碼信號S20到S23所控制的NMOS 晶體管QN51到QNM、和Q55到Q58組成的選擇門403，用于從四對位線中選擇一對，以將這些位線分別連接到數(shù)據(jù)線DL和/DL。另外，位線解碼器/多路復(fù)用器BL-DEC/MUX具有由 PMOS晶體管QP51到QPMJP QP55到QP58組成的復(fù)位電路404，用于把未被選擇的位線保持在高電平VdcL數(shù)據(jù)線對DL、/DL通過由寫入控制信號W驅(qū)動為導(dǎo)通的NMOS晶體管QN41、QN42、以及通過信號線BP、/BP連接到脈沖信號線305中的一對信號線WPi、/WPi。在上述配置中，當(dāng)執(zhí)行數(shù)據(jù)讀取操作時，由選擇門電路403所選擇的字線變?yōu)?“H”，而且由選擇門電路403所選擇的位線對變?yōu)椤癓”。在這時候，來自所選擇位線對上的所選擇互補單元的單元電流，通過數(shù)據(jù)線DL、/DL以及通過NMOS晶體管QN31、QN32傳送到讀出放大器SA的NMOS晶體管QN61、QN62的漏極。在這個操作期間，NMOS晶體管QN71、QN72 保持在截止?fàn)顟B(tài)。此后，時鐘CLK變?yōu)椤癏”，以導(dǎo)通NMOS晶體管QN71、QN72，借此把讀出NMOS 晶體管QN61、QN62的漏極固定在Vss。因此，由于單元電流的差而生成的、節(jié)點附和N2之間的差分電壓被正反饋以被放大，以致節(jié)點Ni、N2之一變?yōu)閂dd，而另一個變?yōu)閂ss。如上所述放大的單元數(shù)據(jù)被輸出到主數(shù)據(jù)線GBi、/GBi。在數(shù)據(jù)寫入模式中，向所選擇的字線應(yīng)用在前半部分處于高電平電壓Vh并且在后半部分處于低電平電壓\的驅(qū)動信號Vwdrv。同時，通過寫入脈沖信號線WPi、/WPi向所選擇的單元對應(yīng)用被設(shè)置為在對應(yīng)于要被寫入數(shù)據(jù)的VHH、VH、&和Va當(dāng)中的組合的寫入脈沖信號，借此執(zhí)行數(shù)據(jù)寫入操作。因為一條字線共同連接到多對單元，所以需要字線向成對單元提供大的電流。考慮到這樣的電流值，需要設(shè)計字線解碼器的可驅(qū)動性、字線本身的阻抗、晶體管尺寸等。應(yīng)當(dāng)理解，圖22所示、用于八條字線的字線多路復(fù)用器MUXO和圖23所示、用于八條位線的位線解碼器/多路復(fù)用器DEC/MUX具有相同的電路配置。因此，可以實現(xiàn)這些電路區(qū)域，以具有與圖M所示相同的布局。在圖M中，示出了在圖22的電路中的晶體管QN21到QN^、 QNll到QN18、選擇信號SlO到S13、/SlO到/S13以及低電平電源(Vss)線，而且與這些所對應(yīng)，用圓括號括起的形式示出了圖12的電路中的晶體管QN51到QN58、QP51到QP58、選擇信號S20到S23以及高電平電源(Vdd)線。雖然有彼此相對應(yīng)的相應(yīng)晶體管是不同傳導(dǎo)率類型這樣的情況，但是有可能使用相同的布局用于這些電路。圖M中垂直延伸的布線410是用作Vdd、Vss的選擇線和電源線的晶體管的柵級線路。這些可以通過圖案化多晶硅薄膜同時形成。因為為了保持未被選擇的位線和字線不浮動，僅僅需要電源線Vss、Vdd是電勢固定的，所以不需要這些線路具有非常低的阻抗。因此，能夠為這些線路使用與用于柵電極的多晶硅薄膜相同的多晶硅薄膜。雖然用示意的直線示出了橫向延伸的布線411，但是這些布線是與晶體管的源級和漏級接觸的金屬布線。接觸部分412用于把金屬布線411連接到位線和字線，圖18所示的垂直互連線(即，接觸插頭)101到104連接到這些位線和字線。在上述單元陣列中的位線和字線優(yōu)選地利用1F/1F的線路/間隔形成(F 最小器件特性尺寸)。如圖18所示，連接這些位線和字線，同時在襯底上保持到讀/寫電路200的線路間距。在這種情況下，形成圖M所示的金屬布線411，以便具有相同的1F/1F的線路/ 間隔。與此相反，在金屬布線411的路徑上布置的晶體管必需具有用于提供所需要的電流所必需的大面積。考慮到這個觀點，在圖13中，這樣形成每個晶體管以便具有三個金屬布線411間距的柵級寬度。當(dāng)如上所述確定晶體管尺寸和金屬線間距時，為了有效地布置晶體管，以(S10， /SIO) (S20)、(S12, /S12) (S22)、(SlU /Sll) (S21)和(S13, /S13) (S23)這樣一個次序， 布置按照0、1、2和3的地址次序加上后綴的選擇信號線(S10，/SIO) (S20)、(Sll，/Sll) (S21)、(S12，/S12) (S22)和(S13，/S13) (S23)。因此，在由選擇信號線 SlO (S20)所選擇的QN21 (QN51)、QN23 (QN53)的晶體管陣列和由選擇信號線Sll (S21)選擇的QN23 (QN52)、 QN24 (QN54)的晶體管陣列之間，布置由選擇信號線S12 (S22)選擇的QN25 (QN55)、 QN27(QN57)的晶體管陣列。通過使用這樣的晶體管布置，有可能在其中以小的間距、而沒有無效空間地布置布線的金屬布線區(qū)域內(nèi)布置具有大尺寸的晶體管。接下來，將參考圖25到27，說明通過使用雙波紋(dual damascene)方法同時形成的位線、字線以及它們到讀/寫電路200的接觸部分。圖25示出了在層間介電薄膜11 上形成位線BLO的這樣一個狀態(tài)，其中層間介電薄膜11覆蓋在其上已經(jīng)形成了讀/寫電路 200的襯底10。與這些位線BLO的形成同時地，通過雙波紋工藝形成接觸插頭103a、104a。 這些插頭用于將要在其上層疊的字線WiK WLl連接到讀/寫電路200。雖然未在圖25中示出，但是與接觸插頭103a、104a同時地形成用于把位線BLO的末端部分連接到讀/寫電路200的其它接觸插頭。然后，如圖沈所示，以預(yù)定間距在位線BLO上形成每個都由彼此層疊的可編程阻抗元件和二極管構(gòu)成的存儲器單元。接下來，如圖27所示，沉積層間介電薄膜17以覆蓋存儲器單元MC，然后通過雙波紋工藝在薄膜17上形成字線札0。在這個工藝中，埋入分別連接到要在接下來形成的接觸插頭103a和字線WLl的接觸插頭10 和104b。圖28A到28C在沿著字線Wi)方向的橫斷面視圖中，詳細(xì)地示出了字線Wi)和接觸插頭10!3b、104b的掩埋工藝。圖28A示出了沉積層間介電薄膜17以覆蓋存儲器單元MC 然后對其進行平面化的這樣一個狀態(tài)。此后，如圖28B所示，通過用于字線掩埋的RIE(活性離子刻蝕)工藝在層間介電薄膜17中形成布線掩埋溝501，以便暴露存儲器單元MC的上端。此外，在其中已經(jīng)掩埋了接觸插頭103a、104a的位置處形成接觸孔502，以使其比溝 501更深。然后，沉積布線材料金屬層，并且由CMP (化學(xué)制品機械拋光)方法進行處理。因此，如圖28C所示，同時掩埋和形成字線札0和接觸插頭l(X3b、104b。不斷地，周期性地執(zhí)行通過利用波紋方法的存儲器單元形成、層間介電薄膜沉積、 布線與接觸插頭形成。通過利用這樣的處理，如圖19和20所示，可以以這樣的方式層疊四層的單元陣列，其中每層的位線和字線連接到襯底上的讀/寫電路。工業(yè)實用性依據(jù)這個發(fā)明，有可能提供其中單元陣列和讀/寫電路整體地形成在小的基片區(qū)域中的可編程阻抗存儲器器件。
20
權(quán)利要求
1.一種可編程電阻存儲器器件，包含半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的至少一個單元陣列，所述單元陣列包括多條位線、多條字線和存儲器單元，所述多條位線彼此平行布置，所述多條字線在與所述位線交叉的方向上彼此平行布置，所述存儲器單元在所述字線與所述位線的交叉點處連接在所述字線與所述位線之間，每個所述存儲器單元包括可編程電阻元件，所述可編程電阻元件以非易失性方式存儲高電阻狀態(tài)或者低電阻狀態(tài)；以及位于所述單元陣列下面、在所述半導(dǎo)體襯底上形成、并通過垂直布線連接至所述字線和所述位線的讀/寫電路，其用于與所述單元陣列相聯(lián)系的數(shù)據(jù)讀取和數(shù)據(jù)寫入，所述讀/ 寫電路選擇所述垂直布線之一以通過所選擇的垂直布線向與選擇的存儲器單元連接的選擇的位線或選擇的字線施加驅(qū)動電壓來進行數(shù)據(jù)讀取和寫入，所述讀/寫電路選擇未被選擇的垂直布線以通過未被選擇的垂直布線保持未被選擇的位線或未被選擇的字線中的保持電壓。
2.如權(quán)利要求1所述的可編程電阻存儲器器件，其中所述讀/寫電路包括第一選擇門電路和第二選擇門電路，所述第一選擇門電路用于選擇所述垂直布線之一以通過所選擇的垂直布線向與選擇的存儲器單元連接的選擇的位線或選擇的字線施加驅(qū)動電壓來進行數(shù)據(jù)讀取和寫入，第二選擇門電路用于選擇未被選擇的垂直布線以通過未被選擇的垂直布線向未被選擇的位線或未被選擇的字線施加保持電壓， 所述第一選擇門電路布置在由與所述垂直布線的端部接觸的讀/寫電路側(cè)形成的邊界的一側(cè)上，所述第二選擇門電路布置在所述邊界的另一側(cè)上。
3.如權(quán)利要求2所述的可編程電阻存儲器器件，其中所述存儲器單元包括與所述可編程電阻元件串聯(lián)連接的存取元件，所述存取元件在截止?fàn)顟B(tài)下的電阻值是在選擇狀態(tài)下的電阻值的十倍或更多。
4.如權(quán)利要求3所述的可編程電阻存儲器器件，其中所述存取元件是從齊納二極管、PN結(jié)二極管和肖特基二極管中選擇的二極管。
5.如權(quán)利要求4所述的可編程電阻存儲器器件，其中所述存儲器單元在位線延伸方向上以一定間距布置在所述位線上，并且每條所述字線在與所述位線交叉的方向上與所述存儲器單元的上端共同連接。
6.如權(quán)利要求5所述的可編程電阻存儲器器件，其中，所述可編程電阻元件與用作每個所述存儲器單元的所述存取元件的所述二極管以這樣的方式層疊使得所述可編程電阻元件和所述二極管的相應(yīng)陽極分別連接到所述位線和字線。
7.如權(quán)利要求6所述的可編程電阻存儲器器件，其中多個單元陣列以這樣的方式層疊使得相鄰的兩個單元陣列共享所述位線和字線中的至少一個。
8.如權(quán)利要求7所述的可編程電阻存儲器器件，其中所述垂直布線包括第一、第二和第三垂直布線，所述第一和第二垂直布線在所述位線的方向上布置在限定所述單元陣列的單元布局區(qū)域的第一和第二邊界外面以將相應(yīng)的單元陣列的所述位線連接到所述讀/寫電路，并且所述第三垂直布線在所述字線的方向上布置在限定所述單元布局區(qū)域的第三和第四邊界之一的外面以將相應(yīng)的單元陣列的所述字線連接到所述讀/寫電路。
9.如權(quán)利要求8所述的可編程電阻存儲器器件，其中所述第一到第三布線由掩埋在絕緣層中的接觸插頭形成，其中圍繞所述單元陣列形成該絕緣層。
10.如權(quán)利要求7所述的可編程電阻存儲器器件，其中在每個所述多個單元陣列中的相鄰兩個存儲器單元構(gòu)成用于存儲互補數(shù)據(jù)的單元對， 其中的一個單元處于高電阻狀態(tài)，而另一個單元處于低電阻狀態(tài)，并且所述單元對的所述互補數(shù)據(jù)作為一位數(shù)據(jù)被讀取到位線對。
11.如權(quán)利要求10所述的可編程電阻存儲器器件，其中構(gòu)成所述單元對的兩個存儲器單元以這樣的方式在所述多個單元陣列的每一個中橫向相鄰使得它們的二極管的陽極共同連接到所述字線之一，而且它們的可編 程電阻元件的陽極連接到一對位線。
12.如權(quán)利要求10所述的可編程電阻存儲器器件，其中所述互補數(shù)據(jù)被讀取到的所述位線對中的一條位線布置在另一互補數(shù)據(jù)被讀取到的另一位線對的位線之間。
13.如權(quán)利要求10所述的可編程電阻存儲器器件，其中構(gòu)成所述單元對的兩個存儲器單元以這樣的方式在所述多個單元陣列中的相鄰兩個單元陣列之間在垂直方向上相鄰使得它們的二極管的陽極共同連接到由所述兩個單元陣列共享的所述字線之一，而且它們的可編程電阻元件的陽極分別連接到布置在所述兩個單元陣列處的位線。
14.如權(quán)利要求6所述的可編程電阻存儲器器件，其中所述驅(qū)動電壓包括第一寫入電壓和第二寫入電壓，并且所述讀/寫電路被配置為通過選擇的位線和選擇的字線向所述存儲器單元中的選擇的一個單元施加所述第一寫入電壓， 使得它的用作所述存取元件的二極管被正向偏置，由此將它的可編程電阻元件設(shè)置為處于低電阻狀態(tài)，以及通過選擇的位線和選擇的字線向所述存儲器單元中的選擇的一個單元施加與所述第一寫入電壓相反極性的所述第二寫入電壓，使得它的用作所述存取元件的二極管被擊穿，由此將它的可編程電阻元件設(shè)置為處于高電阻狀態(tài)。
15.如權(quán)利要求14所述的可編程電阻存儲器器件，其中所述驅(qū)動電壓包括讀取電壓，并且所述讀/寫電路被配置為通過選擇的位線和選擇的字線向所述存儲器單元中選擇的一個單元施加比所述第一寫入電壓低的所述讀取電壓， 使得它的用作所述存取元件的二極管被正向偏置，由此檢測它的可編程電阻元件的數(shù)據(jù)狀態(tài)。
16.如權(quán)利要求15所述的可編程電阻存儲器器件，其中所述讀/寫電路被配置為在未選擇狀態(tài)下在所述位線和字線之間施加所述保持電壓， 以利用反向偏置把所述存儲器單元的所述二極管保持在高電阻截止?fàn)顟B(tài)。
17.如權(quán)利要求4所述的可編程電阻存儲器器件，其中所述驅(qū)動電壓包括第一寫入電壓和第二寫入電壓，并且所述讀/寫電路被配置為向所述存儲器單元中的選擇的一個單元施加所述第一寫入電壓，使得它的用作所述存取元件的二極管被正向偏置，由此將它的可編程電阻元件設(shè)置為處于低電阻狀態(tài)，以及向所述存儲器單元中的選擇的一個單元施加與所述第一寫入電壓相反極性的所述第二寫入電壓，使得它的用作所述存取元件的二極管被擊穿，由此將它的可編程電阻元件設(shè)置為處于高電阻狀態(tài)。
18.如權(quán)利要求17所述的可編程電阻存儲器器件，其中所述驅(qū)動電壓包括讀取電壓，并且所述讀/寫電路被配置為向所述存儲器單元中選擇的一個單元施加比所述第一寫入電壓低的所述讀取電壓，使得它的用作所述存取元件的二極管被正向偏置，由此檢測它的可編程電阻元件的數(shù)據(jù)狀態(tài)。
19.如權(quán)利要求1所述的可編程電阻存儲器器件，其中所述可編程電阻元件被施加大于一定閾值的所述驅(qū)動電壓，以實現(xiàn)所述高電阻狀態(tài)或者低電阻狀態(tài)。
20.如權(quán)利要求1所述的可編程電阻存儲器器件，其中所述可編程電阻元件包括包含金屬離子的離子導(dǎo)體，具有將所述離子導(dǎo)體夾在中間的陽極和陰極電極。
21.如權(quán)利要求1所述的可編程電阻存儲器器件，其中所述可編程電阻元件包含其中散布有導(dǎo)電粒子的聚合物，具有將所述聚合物夾在中間的陽極和陰極電極。
22.—種可編程電阻存儲器器件，包含半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的至少一個單元陣列，所述單元陣列包括多條位線、多條字線和存儲器單元，所述多條位線彼此平行布置，所述多條字線在與所述位線交叉的方向上彼此平行布置，所述存儲器單元在所述字線與所述位線的交叉點處連接在所述字線與所述位線之間，每個存儲器單元包括可編程電阻元件，所述可編程電阻元件以非易失性方式存儲高電阻狀態(tài)或者低電阻狀態(tài)；以及位于所述單元陣列下面、在所述半導(dǎo)體襯底上形成、并連接至所述字線和所述位線的讀/寫電路，所述讀/寫電路被配置為向所述字線和所述位線中的一個施加用于實現(xiàn)所述低電阻狀態(tài)的數(shù)據(jù)寫入時的第一寫入電壓以及用于實現(xiàn)所述高電阻狀態(tài)的數(shù)據(jù)寫入時的第二寫入電壓，所述第一寫入電壓和所述第二寫入電壓被生成為具有在彼此相反的方向上變換的值。
23.如權(quán)利要求22所述的可編程電阻存儲器器件，其中所述讀/寫電路向所述字線或所述位線中的另一個施加用于實現(xiàn)所述低電阻狀態(tài)的數(shù)據(jù)寫入時的第三寫入電壓以及用于實現(xiàn)所述高電阻狀態(tài)的數(shù)據(jù)寫入時的第四寫入電壓， 所述第三寫入電壓和所述第一寫入電壓被生成為具有在彼此相反的方向上變換的值，并且所述第四寫入電壓和所述第二寫入電壓被生成為具有在彼此相反的方向上變換的值。
24.如權(quán)利要求22所述的可編程電阻存儲器器件，其中所述可編程電阻元件包括包含金屬離子的離子導(dǎo)體，具有將所述離子導(dǎo)體夾在中間的陽極和陰極電極。
25.如權(quán)利要求22所述的可編程電阻存儲器器件，其中所述可編程電阻元件包含其中散布有導(dǎo)電粒子的聚合物，具有將所述聚合物夾在中間的陽極和陰極電極。
26.如權(quán)利要求22所述的可編程電阻存儲器器件，其中所述存儲器單元在位線延伸方向上以一定間距沿所述位線布置，并且每條字線在與所述位線交叉的方向上與所述存儲器單元的上端連接。
27.如權(quán)利要求22所述的可編程電阻存儲器器件，其中，多個單元陣列以這樣的方式層疊使得相鄰的兩個單元陣列共享所述位線和字線中的至少一個。
28.如權(quán)利要求22所述的可編程電阻存儲器器件，還包括第一、第二和第三垂直布線，所述第一和第二垂直布線在所述位線的方向上布置在限定所述單元陣列的單元布局區(qū)域的第一和第二邊界外面以將相應(yīng)的單元陣列的所述位線連接到所述讀/寫電路，并且所述第三垂直布線在所述字線的方向上布置在限定所述單元布局區(qū)域的第三和第四邊界之一的外面以將相應(yīng)的單元陣列的所述字線連接到所述讀/寫電路。
29.如權(quán)利要求觀所述的可編程電阻存儲器器件，其中所述第一到第三垂直布線由掩埋在絕緣層中的接觸插頭形成，其中圍繞所述單元陣列形成該絕緣層。
30.如權(quán)利要求四所述的可編程電阻存儲器器件，其中所述讀/寫電路被配置為向所述存儲器單元中選擇的一個單元施加比所述第一寫入電壓低的讀取電壓，以檢測它的可編程電阻元件的數(shù)據(jù)狀態(tài)。
31.一種可編程電阻存儲器器件，包含半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的至少一個單元陣列，所述單元陣列包括多條位線、多條字線和存儲器單元，所述多條位線彼此平行布置，所述多條字線在與所述位線交叉的方向上彼此平行布置，所述存儲器單元在所述字線與所述位線的交叉點處連接在所述字線與所述位線之間，每個存儲器單元包括可編程電阻元件，所述可編程電阻元件以非易失性方式存儲高電阻狀態(tài)或者低電阻狀態(tài)；以及位于所述單元陣列下面、在所述半導(dǎo)體襯底上形成、并連接至所述字線和所述位線的讀/寫電路，所述讀/寫電路被配置為向所述存儲器單元中的選擇的一個單元施加第一寫入電壓，以將它的可編程電阻元件設(shè)置為處于低電阻狀態(tài)，以及向所述存儲器單元中的所述選擇的一個單元施加第二寫入電壓，以將它的可編程電阻元件設(shè)置為處于高電阻狀態(tài)， 所述第二寫入電壓的值在與所述第一寫入電壓的值相反的方向上變換。
32.如權(quán)利要求31所述的可編程電阻存儲器器件，其中在每個所述多個單元陣列中的相鄰兩個存儲器單元構(gòu)成用于存儲互補數(shù)據(jù)的單元對， 其中的一個單元處于高電阻狀態(tài)，而另一個單元處于低電阻狀態(tài)，并且其中所述單元對的所述互補數(shù)據(jù)作為一位數(shù)據(jù)被讀取到位線對。
33.如權(quán)利要求32所述的可編程電阻存儲器器件，其中構(gòu)成所述單元對的兩個存儲器單元以這樣的方式在所述多個單元陣列的每一個中橫向相鄰使得它們的可編程電阻元件的陽極連接到一對位線。
34.如權(quán)利要求32所述的可編程電阻存儲器器件，其中存儲所述互補數(shù)據(jù)的所述位線對中的一條位線布置在存儲另一互補數(shù)據(jù)的另一位線對的位線之間。
35.如權(quán)利要求32所述的可編程電阻存儲器器件，其中構(gòu)成所述單元對的兩個存儲器單元以這樣的方式在所述多個單元陣列中的相鄰兩個單元陣列之間在垂直方向上相鄰使得它們的可編程電阻元件的陽極分別連接到布置在所述兩個單元陣列處的位線。
全文摘要
可編程阻抗存儲器器件，包括半導(dǎo)體襯底；在該半導(dǎo)體襯底上形成的、其中布置了存儲器單元的至少一個單元陣列，每個存儲器單元具有可編程阻抗元件和存取元件的層疊結(jié)構(gòu)，該可編程阻抗元件以非易失性方式存儲由電壓應(yīng)用的極性所確定的高阻抗?fàn)顟B(tài)或者低阻抗?fàn)顟B(tài)，該存取元件具有這樣的在某一電壓范圍內(nèi)、在截止?fàn)顟B(tài)的阻抗值，該阻抗值是在選擇狀態(tài)的阻抗值的十倍或更多；以及，位于單元陣列下面、在半導(dǎo)體襯底上形成的讀/寫電路，其用于與單元陣列相聯(lián)系的數(shù)據(jù)讀取和數(shù)據(jù)寫入。
文檔編號H01L27/24GK102522116SQ20111044033
公開日2012年6月27日 申請日期2003年3月18日 優(yōu)先權(quán)日2003年3月18日
發(fā)明者戶田春希 申請人:株式會社東芝