專利名稱：具有不同器件外延層的集成電路技術的制作方法
具有不同器件外延層的集成電路技術
背景技術：
某些集成CM0S-DM0S技術包括場板溝槽DMOS (擴散金屬氧化物半導體)晶體管以優(yōu)化電阻。場板溝槽DMOS器件的優(yōu)化可能會受到妨礙，這是因為對于相同的電壓等級，針對DMOS晶體管的最優(yōu)外延摻雜水平是針對CMOS (互補金屬氧化物半導體)器件的常規(guī)勢阱的最優(yōu)外延摻雜水平的3到10倍。而且，當例如對于低側邏輯或隔離垂直雙極型器件將隔離的η勢阱集成到所述技術中時，對于該技術的模擬部分所需的外延厚度通常大于優(yōu)化的場板溝槽DMOS器件的外延厚度(大到2. 5倍)。此外，與DMOS器件相比，使用雪崩箝位替代有源齊納器件來降低DMOS器件的所需電壓等級的集成電路設計對于集成CM0S-DM0S技術的模擬部分需要更高的電壓等級。這進一步增進了對于DMOS器件和模擬勢阱的單獨的有效外延厚度和摻雜水平的需求。傳統(tǒng)的集成CM0S-DM0S技術通常使用主要由針對所述技術的模擬部分的需求所限定的外延層，并且嘗試對于DMOS部分局部適配有效外延摻雜和/或厚度。在一個實例中， 對于η溝道DMOS器件可以使用η埋層，以便有效地減小DMOS區(qū)域中的外延厚度。另一個實例涉及到η+襯底的氧化增強擴散，以便減小DMOS器件下方的外延厚度。在任一種情況下都只能控制靠近襯底的外延層的厚度和摻雜水平。第三個實例涉及到通過附加的高能注入來增強DMOS區(qū)域中溝槽之間的平臺區(qū)段中的外延層的摻雜。這種選項提高平臺區(qū)段中的摻雜水平，但是該摻雜水平的提高不會超過2倍。而且，由于常見的高能注入器的能量限制，這種選項通常被限制于所述平臺區(qū)段的上部。另一個實例通過去除DMOS區(qū)段中的外延層的一部分而減小該外延層的厚度。這些傳統(tǒng)技術對于DMOS器件和模擬勢阱都不使用層疊的或漸變的外延層。而且，這些傳統(tǒng)技術都沒有解決由于去除DMOS區(qū)域中的材料而出現(xiàn)的拓撲圖(topography)增多的問題。為了把現(xiàn)有技術的分立DMOS器件集成到CM0S-DM0S技術中，通常需要前面所列出技術中的至少兩種技術，這會大大增加成本和處理復雜度。而且，這樣的方法的隱含限制仍然不允許完全優(yōu)化DMOS器件。

發(fā)明內(nèi)容
一種半導體模具(die)包括襯底、第一器件區(qū)段和第二器件區(qū)段。第一器件區(qū)段包括襯底上的外延層以及形成在第一器件區(qū)段的外延層中的第一類型的一個或更多半導體器件。第二器件區(qū)段與第一器件區(qū)段分隔開，并且包括襯底上的外延層以及形成在第二器件區(qū)段的外延層中的第二類型的一個或更多半導體器件。第一器件區(qū)段的外延層與第二器件區(qū)段的外延層不同，從而第一類型的一個或更多半導體器件與第二類型的一個或更多半導體器件形成在不同的外延層中。一種用于制造半導體模具的方法包括提供襯底；形成第一器件區(qū)段，該第一器件區(qū)段包括襯底上的外延層以及形成在第一器件區(qū)段的外延層中的第一類型的一個或更多半導體器件；以及形成與第一器件區(qū)段分隔開的第二器件區(qū)段，并且該第二器件區(qū)段包括襯底上的外延層以及形成在第二器件區(qū)段的外延層中的第二類型的一個或更多半導體器件。第一器件區(qū)段的外延層與第二器件區(qū)段的外延層不同，從而第一類型的一個或更多半導體器件與第二類型的一個或更多半導體器件形成在不同的外延層中。在閱讀了下面的詳細描述并查閱附圖之后，本領域技術人員將認識到附加的特征和優(yōu)點。


圖中的組件不一定是成比例的，相反重點是放在說明本發(fā)明的原理。此外，在圖中，相似的附圖標記指代相應的部件。在附圖中
圖1 一 8是根據(jù)不同實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段被集成在相同襯底上。圖9 一 13是根據(jù)第一實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段在不同的處理步驟期間被集成在相同襯底上。圖14 一 19是根據(jù)第二實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段在不同的處理步驟期間被集成在相同襯底上。圖20A - 20C是根據(jù)第三實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段在不同的處理步驟期間被集成在相同襯底上。圖21 — 25是根據(jù)又一個第四實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段在不同的處理步驟期間被集成在相同襯底上。圖沈一 30是根據(jù)第五實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段在不同的處理步驟期間被集成在相同襯底上。圖31 — 36是根據(jù)第六實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段在不同的處理步驟期間被集成在相同襯底上。圖37 — 42是根據(jù)第七實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段在不同的處理步驟期間被集成在相同襯底上。圖43 — 48是根據(jù)第八實施例的半導體模具的示意性截面圖，其中第一器件區(qū)段和第二器件區(qū)段在不同的處理步驟期間被集成在相同襯底上。
具體實施例方式根據(jù)這里所描述的實施例，一種半導體模具包括相同半導體襯底上的第一器件區(qū)段和第二器件區(qū)段。第一器件區(qū)段包括襯底上的外延層以及形成在第一器件區(qū)段的外延層中的第一類型的一個或更多半導體器件。也就是說，第一器件區(qū)段可以包括單個器件—— 例如在一通道開關應用中的一個功率DMOS——或者多于一個器件。第二器件區(qū)段與第一器件區(qū)段分隔開，并且包括襯底上的外延層以及形成在第二器件區(qū)段的外延層中的第二類型的一個或更多半導體器件。第一器件區(qū)段的外延層與第二器件區(qū)段的外延層不同，從而第一類型的一個或更多半導體器件與第二類型的一個或更多半導體器件形成在不同的外延層中。每一個器件區(qū)段可以包括相同模具上的多個分隔開的區(qū)域，諸如兩通道開關具有在第二器件區(qū)段中位于模具中部或中心處的所述開關的模擬/邏輯部分以及在第一器件區(qū)段中位于模擬/邏輯部分的任一側的兩個功率DMOS器件。根據(jù)這里所描述的各種方法， 可以利用層疊的外延層來制造半導體模具，以將模具的第一器件區(qū)段(例如DMOS區(qū)段)與第二器件區(qū)段(例如模擬/邏輯CMOS區(qū)段)的有效外延屬性分開。根據(jù)這里所描述的其他方法，還可以通過對于模具的第一和第二器件區(qū)段選擇性地生長不同的外延層來制造半導體模具。下面將更加詳細地描述不同實施例的細節(jié)。圖1示出了半導體模具10的實施例。半導體模具10是集成模具，因為至少兩種不同類型的半導體器件被制造在模具10上。模具10包括襯底12、在襯底12上生長的第一外延層14以及在第一外延層14上生長的第二外延層16。第一外延層14的厚度和/或摻雜濃度不同于第二外延層16。這樣就可以對于在模具10的第一器件區(qū)段18中制造的第一類型的半導體器件優(yōu)化第一外延層14的屬性，并且對于在與第一器件區(qū)段18分隔開的模具10的第二器件區(qū)段20中制造的第二類型的半導體器件優(yōu)化第二外延層16的屬性。第一器件區(qū)段18和/或第二器件區(qū)段20可以包括相同模具10上的多個分隔開的區(qū)域。舉例來說，兩通道開關可以利用在第二器件區(qū)段20中位于模具10的中部或中心處的該開關的模擬/邏輯部分來實施，并且兩個或更多功率DMOS器件可以在第一器件區(qū)段18中位于模擬/邏輯部分的任一側?？梢岳貌煌钠骷愋蛠韺嵤┢渌愋偷碾娐罚⑶移骷^(qū)段18、20的至少一個包括模具10上的分隔開的不同區(qū)域。替換地，第一器件區(qū)段18和第二器件區(qū)段20都是連續(xù)的。在一個實施例中，第一類型的半導體器件是DMOS晶體管，并且第二類型的半導體器件是模擬和/或邏輯CMOS晶體管。一個或更多DMOS晶體管中的每一個被制造在第一外延層14中，該第一外延層14與包括CMOS晶體管的第二外延層16相比可以更薄并且/或者更大程度地摻雜。根據(jù)實施例，第一外延層14的摻雜濃度是第二外延層16的3x - 30X 倍，并且第二外延層16的厚度是第一外延層14的1. 3到4倍。舉例來說，第一和第二外延層14、16都可以是η型，對于60V技術，第一外延層14可以具有大約^16cnT3的摻雜濃度， 并且第二外延層16可以具有大約3el5Cm_3的摻雜濃度。對于60V技術，第一外延層14可以是大約4到5 μ m厚，并且第二外延層16可以是大約6到10 μ m厚。當然，取決于最大技術電壓、器件類型、電路應用等等，外延層14、16可以具有其他厚度和/或摻雜濃度。寬泛地說，可以對于制造在相同模具上的不同類型的半導體器件優(yōu)化外延屬性， 這是通過在不同的外延層中形成每種類型的半導體器件而實現(xiàn)的。這樣就可以獨立于其他器件外延層的屬性來優(yōu)化一個外延層。在圖1中，第一器件區(qū)段18包括第一外延層14和形成在第一外延層14中的第一類型的半導體器件。第二器件區(qū)段20與第一器件區(qū)段18 分隔開，并且包括第二外延層16和形成在第二外延層16中的第二類型的半導體器件。這樣，第一類型的半導體器件就被形成在與第二類型的半導體器件不同的外延層中。根據(jù)圖 1的實施例，第一器件區(qū)段18沒有第二外延層16。這樣，第一器件區(qū)段18在襯底12上與第二器件區(qū)段20垂直偏離。第一類型的半導體器件可以例如是DMOS晶體管。例如可以對于一通道開關應用提供單個DMOS晶體管，或者可以例如對于多通道開關應用提供多于一個DMOS晶體管。DMOS 晶體管包括漏極，該漏極包括襯底12以及第一外延層14的處于襯底12與主體區(qū)段22之間的部分。主體區(qū)段22與漏極相鄰，并且源極區(qū)段M與主體區(qū)段22相鄰，從而主體22在垂直于襯底12的主表面的方向上介于漏極與源極M之間。在一些實施例中，襯底12、第一外延層14和源極M是η摻雜，主體22是ρ摻雜。在其他實施例中，這些器件區(qū)段具有相反摻雜類型。在任一種配置中，都在第一外延層14中形成溝槽沈。每一道溝槽沈填充有
9導電材料觀，該導電材料28充當通過絕緣材料30與第一外延層14絕緣的場板。第二類型的半導體器件可以包括集成功率技術的整個模擬和/或邏輯器件庫，也就是說，第二類型的器件可以是低或高電壓MOS器件、雙極型器件、JFET (結型場效應晶體管)、無源器件等等。第二類型的半導體器件在模具10的第二器件區(qū)段20中被形成在第一外延層14上方的第二外延層16中。在一個實施例中，襯底12、第一外延層14和第二外延層16是η摻雜，并且在第二外延層16的上部形成ρ摻雜勢阱32。在ρ型勢阱區(qū)段32中形成通過溝道區(qū)段38分隔開的η型源極和漏極區(qū)段34、36。在其他實施例中，這些器件區(qū)段具有相反的摻雜類型。在溝道區(qū)段38上方形成柵極結構40以用于控制溝道38。柵極結構40包括將溝道區(qū)段38與柵極電極44分隔開的柵極電介質(zhì)42?？梢栽诘诙庋訉?6 中形成圍繞P勢阱32的溝槽46，以提供與形成在第二外延層16中的其他晶體管的側向隔離，第二器件區(qū)段20中的每一道溝槽46包括通過絕緣材料50與第二外延層16絕緣的導電材料48。根據(jù)本實施例，在處理第一和第二外延層14、16之后形成第一和第二器件區(qū)段 18,20的溝槽沈、46。例如通過等離子蝕刻在第一器件區(qū)段18中去除第二外延層16，從而使得第一類型的半導體器件被放置在凹谷52中。該凹谷在本實施例中具有被場氧化物56 覆蓋的垂直邊沿Μ。第一和第二器件區(qū)段18、20共享有限數(shù)目的光處理步驟，對于具有槽接觸的完全優(yōu)化的DMOS器件來說尤其如此。所共享的步驟——諸如源極η+注入和主體注入——不一定需要在DMOS器件區(qū)段18內(nèi)結構化。相反，所述光處理可以集中于模擬/邏輯CMOS區(qū)段20的表面水平并且使用負性抗蝕劑處理。圖2示出了半導體模具10的第二實施例。圖2與圖1類似，除了分隔第一和第二器件區(qū)段18、20的凹谷52具有傾斜步階58而不是如圖1中所示的垂直于襯底12的主表面的步階。傾斜的凹谷步階58導致在處理期間的抗蝕劑覆蓋得到改進。圖3示出了半導體模具10的第三實施例。圖3與圖1類似，除了凹谷步階60還被用于第二器件區(qū)段20中的勢阱區(qū)段32的側向隔離。也就是說，可以通過凹谷邊沿60來隔離第二器件區(qū)段20中的勢阱區(qū)段32，而不是像圖1中所示出的那樣通過溝槽來隔離。凹谷邊沿60可以如圖1中所示垂直于襯底12的主表面，或者如圖2中所示是傾斜的以改進處理期間的抗蝕劑覆蓋。圖4示出了半導體模具10的第四實施例。根據(jù)本實施例，在第二器件區(qū)段20中的第一外延層14與第二外延層16之間布置與勢阱區(qū)段32的導電類型相同的高度摻雜區(qū)段62。在一個實施例中，高度摻雜區(qū)段62是通過在第一外延層14上生長附加外延層并且隨后在所述附加外延層上生長第二外延層16而形成的。高度摻雜區(qū)段62的導電類型與第一和第二外延層14、16相反。在另一個實施例中，高度摻雜區(qū)段62是兩個η型外延層14、 16之間的ρ型埋層。在任一種情況下，高度摻雜區(qū)段62都提供改進的襯底隔離。在另一個實施例中，可以使得第二外延層16的厚度適于允許隔離埋層62既朝向襯底12又朝向第二外延層16表面的完全電壓能力，從而允許附加的器件構造選項。圖5示出了半導體模具10的第五實施例。根據(jù)本實施例，第一器件區(qū)段18并非完全沒有第二外延層16。為了減小凹谷52的深度，第二外延層16可以側向延伸到第一器件區(qū)段18中。對于在第一器件區(qū)段18中制造的DMOS器件來說，第二外延層16的這種側向延伸對于向下到主體一漏極結64的DMOS性能沒有任何負面影響?？梢允褂酶郊拥摩切妥⑷雭順蚪又黧w一漏極結64與更高地摻雜的第一外延層14之間的間隙。更具體來說，在襯底12上生長第一外延層14，并且在第一外延層14上生長第二外延層16。在第一器件區(qū)段18中去除第二外延層16的上部，從而使得第二外延層16在第二器件區(qū)段20中比在第一器件區(qū)段18中更厚。相應地，第二外延層16在第二器件區(qū)段20中的高度大于在第一器件區(qū)段18中的高度。還可以在第一器件區(qū)段中比在第二器件區(qū)段中更大程度地摻雜第二外延層。在一個實施例中，把附加的摻雜劑注入到布置在第一器件區(qū)段18中的溝槽沈之間的半導體材料平臺中，從而使得第二外延層16在第一器件區(qū)段18中具有導電性較高區(qū)域66，并且在第二器件區(qū)段20中導電性較低。第一類型的半導體器件被形成在第一器件區(qū)段18中的第二外延層16的導電性較高區(qū)域66中，并且第二類型的半導體器件被形成在第二器件區(qū)段20中的第二外延層16的導電性較低區(qū)域68中。圖6示出了半導體模具10的第六實施例。根據(jù)本實施例，在第一器件區(qū)段18中并不削薄第二外延層16。這樣就消除了這里先前所描述的由硅凹谷52引入的表面中的步階。提供更深的溝槽以用于在第一器件區(qū)段18中埋設DMOS器件。更具體來說，在襯底12 上生長第一外延層14，并且在第一外延層14上生長第二外延層16。隨后形成第一和第二器件區(qū)段18、20中的溝槽沈、46，從而使得溝槽沈、46穿過第一外延層14延伸到第二外延層16中。在這里如前所述地填充第一器件區(qū)段18中的溝槽沈之前，摻雜劑以一角度通過溝槽26被注入到第一外延層16中，以分別形成第一類型的半導體器件的主體區(qū)段22和源極區(qū)段對。舉例來說，可以通過開放溝槽沈注入ρ型摻雜劑以形成主體區(qū)段22，并且注入 η型摻雜劑以形成源極區(qū)段Μ。當然，主體區(qū)段22可以替換地是η型，并且源極區(qū)段M是 P型。在任一種情況下，隨后都形成去到第一類型的半導體器件的導電接觸70，這些導電接觸70穿過第二外延層16延伸到第一外延層14從而與主體區(qū)段22和源極區(qū)段M接觸。在第二器件區(qū)段20中的第一外延層14上方的第二外延層16中形成第二類型的半導體器件。圖7示出了半導體模具10的第七實施例。圖7與圖6類似，除了在源極/主體注入之前使得第一器件區(qū)段18中的溝槽沈之間的半導體材料平臺凹陷。該平臺凹陷可以替代前面對于DMOS器件所描述的接觸孔蝕刻步驟。更具體來說，在襯底12上生長第一外延層14，并且在第一外延層14上生長第二外延層16。形成穿過第一外延層14延伸到第二外延層16的溝槽72。可以同時形成第二器件區(qū)段20的溝槽46。通過蝕刻處理去除第一器件區(qū)段18中的布置在溝槽72之間的第二外延層16的部分，以在這些區(qū)段中暴露出下面的第一外延層14。隨后在溝槽72之間把摻雜劑注入到第一外延層14的所暴露出的部分中， 以在第一器件區(qū)段18中的第二外延層16下方的第一外延層14中形成DMOS器件的主體和源極區(qū)段22、24。利用導電材料74填充溝槽72之間的開放空間，以形成去到DMOS器件的主體區(qū)段22和源極區(qū)段M的接觸。在第二器件區(qū)段20中的第一外延層14上方的第二外延層16中形成第二類型的半導體器件。圖8示出了半導體模具10的第八實施例。根據(jù)本實施例，在溝槽蝕刻之后但是在場氧化物形成和場氧化物結構化之前通過對第二外延層16執(zhí)行平臺凹陷蝕刻來在第一器件區(qū)段18中形成凹谷52。在第二器件區(qū)段20中形成溝槽46以用于側向隔離勢阱區(qū)段 32。溝槽46在第二器件區(qū)段20中的深度大于溝槽沈在第一器件區(qū)段18中的深度。在第二器件區(qū)段20中形成深的溝槽46會在第二器件區(qū)段20中的反向操作模式下降低對于側向少數(shù)載流子電流的敏感度。更具體來說，在襯底12上生長第一外延層14，并且在第一外延層14上生長第二外延層16。在第一器件區(qū)段18和第二器件區(qū)段20中形成穿過第一外延層14延伸到第二外延層16中的溝槽46，從而使得第一和第二器件區(qū)段18、20中的溝槽 26,46在第一外延層14中延伸到相同深度。在形成溝槽沈、46之后，在第一器件區(qū)段20中削薄或完全去除第二外延層16。隨后在第一器件區(qū)段18中的第一外延層14中形成第一類型的半導體器件，并且在第二器件區(qū)段20中的第一外延層14上方的第二外延層16中形成第二類型的半導體器件。圖9 一 13示出了制造半導體模具10的實施例，其中在外延處理之前結構化主襯底表面。更具體來說，如圖9中所示在襯底12中形成傾斜步階76，從而使得襯底12具有針對第一器件區(qū)段18的升高節(jié)段78和針對第二器件區(qū)段20的凹陷節(jié)段80。如圖10中所示，在襯底12的升高節(jié)段78、襯底12的凹陷節(jié)段80以及傾斜步階76上生長第一外延層 14，并且在第一外延層14上生長第二外延層16。襯底12的步階輪廓轉移到第一和第二外延層14、16。也就是說，第一外延層14具有下方節(jié)段82、傾斜步階節(jié)段84和上方節(jié)段86。 類似地，第二外延層16具有下方節(jié)段88、傾斜步階節(jié)段90和上方節(jié)段92。如圖11中所示，在第二外延層16的下方節(jié)段88上并且在第二外延層16的傾斜步階節(jié)段90的下部上沉積諸如SiO2或SiN的掩模層94。如圖12中所示，第二外延層16的上方節(jié)段92和傾斜步階節(jié)段90的至少一部分被去除。例如可以通過化學機械拋光(CMP) 或其他適當處理來去除第二外延層16的這些節(jié)段。對于CMP來說，掩模層94被處理以形成停止層，并且執(zhí)行CMP處理直到檢測到所述停止層為止。掩模層94面對第一器件區(qū)段18 的邊沿提供用于后續(xù)處理的對準參考，如圖12中的箭頭所表明的那樣。隨后在第一器件區(qū)段18中的第一外延層14中形成第一類型的半導體器件，并且在第二器件區(qū)段20中的第一外延層14上方的第二外延層16中形成第二類型的半導體器件，如圖13中所示出的那樣。 在一個實施例中，形成在第一器件區(qū)段中的半導體器件是DMOS器件。形成在襯底12中的步階76可以是針對DMOS器件的終結的一部分，即DMOS器件可以觸碰或者甚至伸到步階76 中。圖14 一 19示出了制造半導體模具10的另一個實施例，其中在外延處理之前結構化主襯底表面。更具體來說，如圖14中所示在襯底12中形成傾斜步階76，從而使得襯底 12具有針對第一器件區(qū)段18的升高節(jié)段78和針對第二器件區(qū)段20的凹陷節(jié)段80。如圖 15中所示，在襯底12的升高節(jié)段78、襯底12的凹陷節(jié)段80以及傾斜步階76上生長第一外延層14，并且在第一外延層14上生長第二外延層16。襯底12的步階輪廓再次地轉移到第一和第二外延層14、16。也就是說，第一外延層14具有下方節(jié)段82、傾斜步階節(jié)段84和上方節(jié)段86。類似地，第二外延層16具有下方節(jié)段88、傾斜步階節(jié)段90和上方節(jié)段92。如圖16中所示，在第二外延層16的下方節(jié)段88上并且在第二外延層16的整個傾斜側壁90上沉積諸如SiA或SiN的掩模層94。如圖17中所示，利用各向同性蝕刻去除第二外延層16的上方和傾斜步階節(jié)段92、90的至少一部分。在步階76的更高邊沿處或該更高邊沿附近結構化掩模層94。隨后采用CMP來去除第二外延層16的上方和傾斜步階節(jié)段92、90的更多部分，如圖18中所示出的那樣。這樣，CMP就沒有被用于去除第二外延層 16的大部分。相反，第二外延層16的大部分是利用濕法蝕刻處理去除的，其中掩模層94充當蝕刻停止層。CMP可以被用來使得所述結構平面化。掩模層94面向第一器件區(qū)段18的剩余邊沿再次地提供用于后續(xù)處理的對準參考，如圖18中的箭頭所表明的那樣。隨后在第
12一器件區(qū)段18中的第一外延層14中形成第一類型的半導體器件，并且在第二器件區(qū)段20 中的第一外延層14上方的第二外延層16中形成第二類型的半導體器件，如圖19中所示出的那樣。形成在第一器件區(qū)段18中的半導體器件可以是DMOS器件。形成在襯底12中的步階76可以是針對DMOS器件的邊沿終結的一部分，即DMOS器件可以觸碰或者甚至伸到步階76中。圖20A - 20C示出了用于制造半導體模具10的選擇性外延處理的實施例。如圖 20A中所示，在襯底12上生長第一外延層14。隨后如圖20B中所示，在生長第二外延層16 之前，在第二器件區(qū)段20中向回蝕刻襯底12。隨后在所得到的凹谷100中生長第二外延層16，同時第一器件區(qū)段18例如受到硬掩模102的保護，該硬掩模102抑制第一器件區(qū)段 18中的外延生長，如圖20C中所示出的那樣。這樣，在后續(xù)處理中就不需要從第一器件區(qū)段18去除第二外延層16。這樣，第一器件區(qū)段18的外延厚度(和摻雜)就由外延處理本身給出，而不是由后續(xù)的結構化步驟給出。襯底12在第一器件區(qū)段18中被第一外延層14覆蓋，并且在第二器件區(qū)段20中被第二外延層16覆蓋。這樣，第二外延層16就與第一外延層14側向相鄰。在一個實施例中，第一器件區(qū)段18包括DMOS器件(未在圖20A — 20C中示出)，并且第二器件區(qū)段20包括CMOS器件(未在圖20A - 20C中示出)。正如這里在前面所描述的那樣，第二外延層16與第一外延層14相比的摻雜程度可以更輕并且更厚，以獨立地優(yōu)化兩類器件的外延屬性。圖21 — 25示出了用于制造半導體模具10的選擇性外延處理的實施例。根據(jù)本實施例，在外延處理和硬掩模形成之前結構化襯底12。更具體來說，在襯底12中形成傾斜步階76，從而使得襯底12具有針對第一器件區(qū)段18的升高節(jié)段78和針對第二器件區(qū)段 20的凹陷節(jié)段80，正如圖21中所示出的那樣。隨后在襯底12上生長第一外延層14，從而使得第一外延層14具有下方節(jié)段82、傾斜步階節(jié)段84和上方節(jié)段86，并且在第一外延層 14的上方節(jié)段和傾斜步階節(jié)段84、86上沉積諸如SW2或SiN的掩模層104，如圖22中所示出的那樣。根據(jù)本實施例，掩模層104的邊沿位于第一外延層14的傾斜步階節(jié)段84的底部邊沿處或靠近該底部邊沿。相應地，在生長于第一外延層14上的第二外延層16的形成期間只有很少或者沒有拓撲圖在平頂水平以上建立，正如圖23中所示出的那樣。在第二外延層16的生長之后，斷口 106保持靠近所述平頂?shù)捻敳窟呇?。可以填充斷?106以避免后續(xù)處理步驟中的集成問題。而且，可以執(zhí)行附加的清潔和平面化步驟，以去除可能在第二外延形成步驟期間沉積在掩模層104頂部的硅人工產(chǎn)物(artifacts) 108并且把第一器件區(qū)段18的表面與第二器件區(qū)段20對準。斷口填充材料110可以被用作后續(xù)處理的對準參考，如圖M中的箭頭所表明的那樣。隨后在第一器件區(qū)段18中的第一外延層14內(nèi)形成第一類型的半導體器件，并且在第二器件區(qū)段20中的第一外延層14上方的第二外延層16中形成第二類型的半導體器件，正如圖25中所示出的那樣。圖26 — 30示出了用于制造半導體模具10的選擇性外延處理的另一個實施例。根據(jù)本實施例，在襯底12中形成傾斜步階76，從而使得襯底12具有針對第一器件區(qū)段18的升高節(jié)段78和針對第二器件區(qū)段20的凹陷節(jié)段80，如圖沈中所示出的那樣。在襯底12 上生長第一外延層14，從而使得第一外延層14具有下方節(jié)段82、傾斜步階節(jié)段84和上方節(jié)段86，并且在第一外延層14的上方節(jié)段86上沉積掩模層104，正如圖27中所示出的那樣。在第一外延層14的下方節(jié)段和傾斜步階節(jié)段82、84上生長第二外延層16，正如圖觀中所示出的那樣。所述選擇性外延在邊沿區(qū)段內(nèi)可能生長到高于所述平頂?shù)捻敳浚瑥亩玫饺斯ぎa(chǎn)物108。執(zhí)行CMP以去除硅人工產(chǎn)物108，正如圖四中所示出的那樣。在上表面中不存在斷口，因而不執(zhí)行填充步驟。在第一器件區(qū)段18中的第一外延層14內(nèi)形成第一類型的半導體器件，并且在第二器件區(qū)段20中的第一外延層14上方的第二外延層16內(nèi)形成第二類型的半導體器件，正如圖30中所示出的那樣。圖31 — 36示出了用于制造半導體模具10的選擇性外延處理的另一個實施例。 在形成第一外延層14和掩模層112之后但是在形成第二外延層16之前結構化半導體襯底12。更具體來說，如圖31所示在襯底12上生長第一外延層14。在第一外延層14的部分上沉積掩模層112，從而使得第一外延層14具有第一器件區(qū)段118中的受到掩模層112 覆蓋的被掩蔽部分114以及第二器件區(qū)段120中的無掩蔽部分116，如圖32中所示出的那樣。例如通過等離子蝕刻去除第一外延層14的無掩蔽部分116，從而使得襯底12在第二器件區(qū)段20中被暴露出并被蝕刻，如圖33中所示出的那樣。這樣，利用被用于第二外延層 16的后續(xù)選擇性生長的相同掩模112來結構化襯底12。這樣做就消除了光處理步驟。此夕卜，取決于處理集成考慮，在側壁中形成的步階118可以是垂直的或傾斜的。隨后在去除了所暴露部分的上部之后，在襯底12的所暴露部分之上生長第二外延層16，從而使得第二外延層16與第一外延層14側向相鄰，如圖34中所示出的那樣。如果期望的話，例如如果第一器件區(qū)段18包括DMOS器件并且第二器件區(qū)段20包括CMOS器件的話，則第二外延層16 的摻雜程度還可以比第一外延層14更輕。例如通過CMP將第二外延層16的上部連同掩模層120上的外延人工產(chǎn)物120 —起去除，從而使得第二外延層16比第一外延層14更厚，如圖35中所示出的那樣。隨后在第一外延層14中形成第一類型的半導體器件，并且在第二外延層16中形成第二類型的半導體器件，如圖36中所示出的那樣。圖37 — 42示出了用于制造半導體模具10的選擇性外延處理的另一個實施例。根據(jù)本實施例，在形成第一外延層14并且通過深溝槽120分隔開第一和第二器件區(qū)段18、20 之后蝕刻襯底12。通過在處理的早期通過深溝槽120分隔開第一和第二器件區(qū)段18、20可以減小不同器件區(qū)段之間的界面面積。此外，處理集成可以得到改進，這是因為現(xiàn)在在外延生長期間可以獲得諸如S^2側壁的絕緣側壁而不是Si側壁。更具體來說，在襯底12上生長第一外延層14，如圖37中所示出的那樣。隨后在蝕刻襯底12之前形成絕緣溝槽122，絕緣溝槽122穿過第一外延層14延伸到襯底12中，如圖38中所示出的那樣。絕緣溝槽122分隔開第一和第二器件區(qū)段18、20，并且是通過蝕刻穿過第一外延層14到達襯底12中的溝槽以及利用諸如SW2的電介質(zhì)材料124填充所述溝槽而形成的。所述溝槽還可以包括由絕緣材料124圍繞的導電材料(未示出)。布置在第一外延層14之上的溝槽絕緣材料IM形成掩模126，該掩模1 在后續(xù)處理期間保護第一外延層14的該區(qū)段。例如通過等離子蝕刻去除第一外延層14的無掩蔽部分128，從而使得襯底12在第二器件區(qū)段20中被暴露出并被蝕刻，如圖39中所示出的那樣。隨后在襯底 12的所暴露部分之上生長第二外延層16，從而使得第二外延層16與第一外延層14側向相鄰，如圖40中所示出的那樣。例如通過CMP平面化第二外延層16，以去除形成在第一外延層14上的掩模層1 上的人工產(chǎn)物128，從而使得第二外延層16比第一外延層14更厚，如圖41中所示出的那樣。隨后在第一外延層14中形成第一類型的半導體器件，并且在第二外延層16中形成第二類型的半導體器件，如圖42中所示出的那樣。
圖43 — 48示出了用于制造半導體模具10的選擇性外延處理的另一個實施例。根據(jù)本實施例，在形成第一外延層14并且通過深溝槽122分隔開第一和第二器件區(qū)段18、20 之后蝕刻襯底12，如以上所描述的那樣。在襯底蝕刻之前還在第二器件區(qū)段20中形成附加的深溝槽130，以提供勢阱隔離。更具體來說，在襯底12上生長第一外延層14，如圖43所示出的那樣。隨后在蝕刻襯底12之前形成分隔開器件區(qū)段的絕緣溝槽122，絕緣溝槽122 穿過第一外延層14延伸到襯底12中，如圖44中所示出的那樣。在第二器件區(qū)段20中形成附加的絕緣溝槽130，該附加的絕緣溝槽130穿過第一外延層14延伸到襯底12中。絕緣溝槽122、130是通過蝕刻穿過第一外延層14到達襯底12中的溝槽并且利用諸如SW2的電介質(zhì)材料1 填充每一道溝槽122、130而形成的。溝槽122、130還可以包括由絕緣材料 124圍繞的導電材料(未示出)。布置在第一外延層12之上的溝槽絕緣材料IM形成掩模 126以用于在后續(xù)期間保護第一器件區(qū)段18之上的第一外延層12，如這里在前面所解釋的那樣。隨后例如通過等離子蝕刻去除第一外延層14的無掩蔽部分128，從而使得襯底12 在第二器件區(qū)段20中被暴露出并被蝕刻，如圖45中所示出的那樣。隨后在第二器件區(qū)段 20中圍繞勢阱隔離溝槽130的襯底12的所暴露部分上生長第二外延層16，從而使得第二外延層16與第一外延層14側向相鄰，如圖46中所示出的那樣。例如通過CMP平面化第二外延層16，以去除形成在第一外延層14之上的掩模層1 上的人工產(chǎn)物120，如圖47中所示出的那樣。隨后在第一外延層14中形成第一類型的半導體器件，并且在第二外延層16 中形成第二類型的半導體器件，如圖48中所示出的那樣。這包括在第二外延層16中形成勢阱區(qū)段32，如這里在前面所描述的那樣。勢阱區(qū)段32被勢阱隔離溝槽130側向隔離，所述溝槽在第二器件區(qū)段20中延伸到襯底12中。諸如“之下”、“以下”、“下方”、“之上”、“上方”等空間相對術語是出于描述起來容易的原因而使用的，以解釋一個元件相對于第二元件的定位。這些術語意圖包含除了在圖中所描繪的之外的器件的不同指向。此外，諸如“第一”、“第二”等等的術語也是被用來描述各個元件、區(qū)段、節(jié)段等等，而不是意圖進行限制。相似的附圖標記在整個描述中指代相似的元件。這里所使用的術語“具有”、“包含”、“包括”等等是開放性術語，其表明所聲明的元件或特征的存在，而不排除附加的元件或特征。除非在上下文中明確另有所指，否則“一個”、“所述”意圖包括復數(shù)以及單數(shù)。鑒于前面的變型和應用范圍，應當理解的是，本發(fā)明既不限于前面的描述，也不限于附圖。相反，本發(fā)明僅由所附權利要求書及其等效表述限制。
權利要求
1.一種半導體模具，包括襯底；第一器件區(qū)段，其包括襯底上的外延層以及形成在第一器件區(qū)段的外延層中的第一類型的一個或更多半導體器件；第二器件區(qū)段，其與第一器件區(qū)段分隔開并且包括襯底上的外延層以及形成在第二器件區(qū)段的外延層中的第二類型的一個或更多半導體器件；并且其中第一器件區(qū)段的外延層與第二器件區(qū)段的外延層不同，從而第一類型的一個或更多半導體器件與第二類型的一個或更多半導體器件形成在不同的外延層中。
2.權利要求1的半導體模具，其中第一器件區(qū)段在襯底上與第二器件區(qū)段垂直偏離。
3.權利要求1的半導體模具，其中形成在襯底中的步階將第一器件區(qū)段與第二器件區(qū)段分隔開。
4.權利要求3的半導體模具，其中所述步階是傾斜的。
5.權利要求3的半導體模具，其中第一器件區(qū)段中的一個或更多半導體器件觸碰或伸到所述步階中，從而所述步階是所述一個或更多半導體器件的邊沿終結的部分。
6.權利要求1的半導體模具，其包括襯底上的第一外延層和第一外延層上的第二外延層，其中第一外延層具有不同于第二外延層的厚度和摻雜濃度中的至少一項，第一類型的一個或更多半導體器件被形成在第一外延層中，并且第二類型的一個或更多半導體器件被形成在第二外延層中。
7.權利要求6的半導體模具，其中第一器件區(qū)段沒有第二外延層。
8.權利要求7的半導體模具，其中形成在第二器件區(qū)段中的溝槽具有比形成在第一器件區(qū)段中的溝槽大的高度，并且穿過第二外延層延伸到第一外延層中的深度與形成在第一器件區(qū)段中的溝槽在第一外延層中的深度相同。
9.權利要求6的半導體模具，其中第一外延層和第二外延層具有相同導電類型，在第二器件區(qū)段中的第一外延層與第二外延層之間插入相反導電類型的第三外延層，并且在第三外延層之上的第二外延層中布置與第三外延層具有相同導電類型的勢阱區(qū)段。
10.權利要求6的半導體模具，其中第一外延層被插入在第一和第二器件區(qū)段中的第二外延層與襯底之間。
11.權利要求10的半導體模具，其中第二外延層在第二器件區(qū)段中的高度大于在第一器件區(qū)段中的高度。
12.權利要求10的半導體模具，其中第一類型的一個或更多半導體器件被形成在第二外延層之下的第一外延層中。
13.權利要求1的半導體模具，其中第一外延層的摻雜濃度是第二外延層的3x到30X 倍，并且第二外延層的厚度是第一外延層的1. 3到4倍。
14.權利要求1的半導體模具，其包括襯底上的第一外延層和襯底上與第一外延層側向相鄰的第二外延層，從而使得襯底在第一器件區(qū)段中被第一外延層覆蓋并且在第二器件區(qū)段中被第二外延層覆蓋，其中第二外延層比第一外延層的摻雜程度更輕并且/或者更厚，第一類型的一個或更多半導體器件被形成在第一外延層中，并且第二類型的一個或更多半導體器件被形成在第二外延層中。
15.權利要求1的半導體模具，其中第一類型的一個或更多半導體器件是DMOS晶體管，并且第二類型的一個或更多半導體器件包括M0S、雙極型、JFET、二極管、電容器和電阻器器件中的至少之一。
16.權利要求1的半導體模具，其中在其中形成第一類型的一個或更多半導體器件的外延層的摻雜類型不同于在其中形成第二類型的一個或更多半導體器件的外延層。
17.權利要求1的半導體模具，其中第一器件區(qū)段和第二器件區(qū)段的至少之一包括所述半導體模具上的多個分隔開的區(qū)域。
18.—種制造半導體模具的方法，包括 提供襯底；形成第一器件區(qū)段，該第一器件區(qū)段包括襯底上的外延層以及形成在第一器件區(qū)段的外延層中的第一類型的一個或更多半導體器件；以及形成與第一器件區(qū)段分隔開的第二器件區(qū)段，并且該第二器件區(qū)段包括襯底上的外延層以及形成在第二器件區(qū)段的外延層中的第二類型的一個或更多半導體器件，第一器件區(qū)段的外延層與第二器件區(qū)段的外延層不同，從而第一類型的一個或更多半導體器件與第二類型的一個或更多半導體器件形成在不同的外延層中。
19.權利要求18的方法，包括 在襯底上生長第一外延層；在第一外延層上生長第二外延層，第一外延層具有不同于第二外延層的厚度和摻雜濃度中的至少一項；在第一外延層中形成第一類型的一個或更多半導體器件；以及在第二外延層中形成第二類型的一個或更多半導體器件。
20.權利要求19的方法，包括在襯底中形成傾斜步階，從而使得襯底具有針對第一器件區(qū)段的升高節(jié)段和針對第二器件區(qū)段的凹陷節(jié)段；在襯底上生長第一外延層，從而使得第一外延層具有下方節(jié)段、上方節(jié)段以及連接上方節(jié)段與下方節(jié)段的傾斜步階節(jié)段；在第一外延層的上方節(jié)段和傾斜步階節(jié)段上沉積掩模層； 在第一外延層的下方節(jié)段和至少部分傾斜步階節(jié)段上生長第二外延層； 在第一器件區(qū)段中的第一外延層中形成第一類型的一個或更多半導體器件；以及在第二器件區(qū)段中的第一外延層之上的第二外延層中形成第二類型的一個或更多半導體器件。
21.權利要求19的方法，包括在襯底中形成傾斜步階，從而使得襯底具有針對第一器件區(qū)段的升高節(jié)段和針對第二器件區(qū)段的凹陷節(jié)段；在襯底上生長第一外延層，從而使得第一外延層具有下方節(jié)段、上方節(jié)段以及連接上方節(jié)段與下方節(jié)段的傾斜步階節(jié)段；在第一外延層的上方節(jié)段上沉積掩模層；在第一外延層的下方節(jié)段和傾斜步階節(jié)段上生長第二外延層；在第一器件區(qū)段中的第一外延層中形成第一類型的一個或更多半導體器件；以及在第二器件區(qū)段中的第一外延層之上的第二外延層中形成第二類型的一個或更多半導體器件。
22.權利要求19的方法，包括在第一外延層上沉積掩模層，從而使得第一外延層具有在第一器件區(qū)段中被所述掩模層覆蓋的被掩蔽部分和第二器件區(qū)段中的無掩蔽部分；去除第一外延層的無掩蔽部分，從而使得襯底在第二器件區(qū)段中被暴露出來； 去除襯底的所暴露部分的上部；在去除襯底的所暴露部分的上部之后在襯底的所暴露部分上生長第二外延層，從而使得第二外延層與第一外延層側向相鄰； 平面化第二外延層的上部；在第一外延層中形成第一類型的一個或更多半導體器件；以及在第二外延層中形成第二類型的一個或更多半導體器件。
23.權利要求22的方法，還包括在去除襯底的所暴露部分的上部之后，形成穿過第一外延層延伸到襯底中的至少部分地填充有絕緣材料的溝槽，所述溝槽分隔開第一和第二器件區(qū)段。
24.權利要求23的方法，還包括在去除襯底的所暴露部分的上部之前，形成穿過第一外延層延伸到襯底中的至少部分地填充有絕緣材料的一個或更多附加溝槽；圍繞所述一個或更多附加溝槽生長第二外延層；以及在第二外延層中形成勢阱區(qū)段，所述一個或更多附加溝槽側向隔離所述勢阱區(qū)段。
25.權利要求19的方法，其中第一外延層和第二外延層具有相同導電類型，并且所述方法還包括在第二器件區(qū)段中形成插入在第一外延層與第二外延層之間的相反導電類型的第三外延層；以及在第二器件區(qū)段中的第二外延層中形成具有與第三外延層相同導電類型的勢阱區(qū)段。
26.權利要求19的方法，包括在襯底中形成傾斜步階，從而使得襯底具有針對第一器件區(qū)段的升高節(jié)段和針對第二器件區(qū)段的凹陷節(jié)段；在襯底的升高節(jié)段、襯底的凹陷節(jié)段和所述傾斜步階上生長第一外延層，從而使得第一外延層具有下方節(jié)段、上方節(jié)段以及連接上方節(jié)段與下方節(jié)段的傾斜步階節(jié)段；在襯底的升高節(jié)段、襯底的凹陷節(jié)段和所述傾斜步階之上的第一外延層上形成第二外延層，從而使得第一外延層具有下方節(jié)段、上方節(jié)段以及連接上方節(jié)段與下方節(jié)段的傾斜步階節(jié)段；在第二外延層的下方節(jié)段和第二外延層的至少部分傾斜步階節(jié)段上沉積掩模層； 去除第二外延層的上方節(jié)段和傾斜步階節(jié)段的至少一部分； 在第一器件區(qū)段中的第一外延層中形成第一類型的一個或更多半導體器件；以及在第二器件區(qū)段中的第一外延層之上的第二外延層中形成第二類型的一個或更多半導體器件。
27.權利要求19的方法，包括通過濕法蝕刻部分地使得襯底的升高節(jié)段之上的第二外延層凹陷；以及在把掩模層用作蝕刻停止層的濕法蝕刻之后向回研磨第二外延層。
28.權利要求18的方法，包括 在襯底上生長第一外延層；在第一外延層上生長第二外延層；去除第一器件區(qū)段中的第二外延層的上部，從而使得第二外延層在第二器件區(qū)段中比在第一器件區(qū)段中更厚；在第一器件區(qū)段中形成第一類型的一個或更多半導體器件，從而使得第一類型的一個或更多半導體器件從表面延伸到第一外延層中；以及在第二器件區(qū)段中形成第二類型的一個或更多半導體器件，從而使得第二類型的一個或更多半導體器件不延伸到第一外延層中。
29.權利要求18的方法，包括 在襯底上生長第一外延層；在第一外延層上生長第二外延層；在第一器件區(qū)段中形成穿過第一外延層延伸到第二外延層中的溝槽； 通過所述溝槽把摻雜劑注入到第一器件區(qū)段中的第一外延層中，以在第一器件區(qū)段中的第二外延層之下的第一外延層中形成一個或更多DMOS器件的源極和主體區(qū)段；形成去到一個或更多DMOS器件的接觸，所述接觸穿過第二外延層延伸到第一外延層；以及在第二器件區(qū)段中的第一外延層上方的第二外延層中形成第二類型的一個或更多半導體器件。
30.權利要求18的方法，包括 在襯底上生長第一外延層；在第一外延層上生長第二外延層；在第一器件區(qū)段中形成穿過第一外延層延伸到第二外延層中的溝槽； 去除第二外延層的布置在溝槽之間的部分，以暴露出下面的第一外延層； 在溝槽之間把摻雜劑注入到第一外延層的所暴露部分中，以在第一器件區(qū)段中的第二外延層之下的第一外延層中形成第一類型的一個或更多半導體器件的源極和主體區(qū)段；在第二器件區(qū)段中的第一外延層上方的第二外延層中形成第二類型的一個或更多半導體器件；以及利用導電材料填充溝槽之間的開放空間，以形成去到第一類型的一個或更多半導體器件的接觸。
31.權利要求18的方法，包括 在襯底上生長第一外延層；在第一外延層上生長第二外延層；在第一器件區(qū)段和第二器件區(qū)段中形成穿過第一外延層延伸到第二外延層中的溝槽， 從而使得第一和第二器件區(qū)段中的所述溝槽延伸到第一外延層中的相同深度； 在形成所述溝槽之后去除第一器件區(qū)段中的第二外延層； 在第一器件區(qū)段中的第一外延層中形成第一類型的一個或更多半導體器件；以及在第二器件區(qū)段中的第一外延層之上的第二外延層中形成第二類型的一個或更多半導體器件。
全文摘要
本發(fā)明涉及具有不同器件外延層的集成電路技術。一種半導體模具包括襯底、第一器件區(qū)段和第二器件區(qū)段。第一器件區(qū)段包括襯底上的外延層以及形成在第一器件區(qū)段的外延層中的第一類型的一個或更多半導體器件。第二器件區(qū)段與第一器件區(qū)段分隔開，并且包括襯底上的外延層以及形成在第二器件區(qū)段的外延層中的第二類型的一個或更多半導體器件。第一器件區(qū)段的外延層與第二器件區(qū)段的外延層不同，從而第一類型的一個或更多半導體器件與第二類型的一個或更多半導體器件形成在不同的外延層中。
文檔編號H01L27/092GK102456688SQ20111032717
公開日2012年5月16日 申請日期2011年10月25日 優(yōu)先權日2010年10月25日
發(fā)明者卡多 C., 邁爾 T., 維爾納 W. 申請人:英飛凌科技股份有限公司