技術(shù)編號：7162706
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。具有不同器件外延層的集成電路技術(shù)背景技術(shù)某些集成CM0S-DM0S技術(shù)包括場板溝槽DMOS (擴(kuò)散金屬氧化物半導(dǎo)體)晶體管以優(yōu)化電阻。場板溝槽DMOS器件的優(yōu)化可能會受到妨礙，這是因?yàn)閷τ谙嗤碾妷旱燃?，針對DMOS晶體管的最優(yōu)外延摻雜水平是針對CMOS (互補(bǔ)金屬氧化物半導(dǎo)體)器件的常規(guī)勢阱的最優(yōu)外延摻雜水平的3到10倍。而且，當(dāng)例如對于低側(cè)邏輯或隔離垂直雙極型器件將隔離的η勢阱集成到所述技術(shù)中時(shí)，對于該技術(shù)的模擬部分所需的外延厚度通常大于優(yōu)化的場板溝槽...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。